JPH05206286A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05206286A JPH05206286A JP1145092A JP1145092A JPH05206286A JP H05206286 A JPH05206286 A JP H05206286A JP 1145092 A JP1145092 A JP 1145092A JP 1145092 A JP1145092 A JP 1145092A JP H05206286 A JPH05206286 A JP H05206286A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 平行平板型のキャパシタを有する半導体集積
回路において、該キャパシタが半導体集積回路の縮小化
に支障になるという点を従来より軽減できさらに従来よ
り平面積が大きなキャパシタをもモノリシック化できる
構造を提供する。 【構成】 半導体基板３１の表面側に半導体素子を含む
当該半導体集積回路構成部品を設け、裏面に平行平板型
のキャパシタ３７を設ける。さらにこの半導体基板３１
に、貫通孔３９ａ，３９ｂと、前記キャパシタ３７を基
板表面のいずれかに接続するための貫通孔配線４１ａ，
４１ｂとを設ける。
回路において、該キャパシタが半導体集積回路の縮小化
に支障になるという点を従来より軽減できさらに従来よ
り平面積が大きなキャパシタをもモノリシック化できる
構造を提供する。 【構成】 半導体基板３１の表面側に半導体素子を含む
当該半導体集積回路構成部品を設け、裏面に平行平板型
のキャパシタ３７を設ける。さらにこの半導体基板３１
に、貫通孔３９ａ，３９ｂと、前記キャパシタ３７を基
板表面のいずれかに接続するための貫通孔配線４１ａ，
４１ｂとを設ける。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関す
るものである。
るものである。
【０００２】
【従来の技術】半導体集積回路は、シリコン基板やＧａ
Ａｓ基板などの半導体基板にトランジスタ、ダイオー
ド、レジスタ、インダクタ及びキャパシタなどの半導体
集積回路構成部品を作り込むことにより構成されてい
る。
Ａｓ基板などの半導体基板にトランジスタ、ダイオー
ド、レジスタ、インダクタ及びキャパシタなどの半導体
集積回路構成部品を作り込むことにより構成されてい
る。
【０００３】ところで、半導体集積回路構成部品の一つ
であるキャパシタは、その構造により、インタデジテイ
テッド型（いわゆるくし型）と、平行平板型とに大別さ
れる。前者は、単位面積当たりの容量は小さいが厳密な
容量が得られるため、小容量かつ厳密な容量値が必要な
キャパシタを得るうえで好適な構造であった。一方後者
は、２つの電極によって絶縁物をはさんだ構造のもの
で、単位面積当たりの容量が大きいため、例えば電源デ
カップリング（減結合）を行なうためのキャパシタなど
大容量を必要とするキャパシタ構造として従来から採用
されていた。
であるキャパシタは、その構造により、インタデジテイ
テッド型（いわゆるくし型）と、平行平板型とに大別さ
れる。前者は、単位面積当たりの容量は小さいが厳密な
容量が得られるため、小容量かつ厳密な容量値が必要な
キャパシタを得るうえで好適な構造であった。一方後者
は、２つの電極によって絶縁物をはさんだ構造のもの
で、単位面積当たりの容量が大きいため、例えば電源デ
カップリング（減結合）を行なうためのキャパシタなど
大容量を必要とするキャパシタ構造として従来から採用
されていた。
【０００４】この平行平板型キャパシタを有する半導体
集積回路の一例としては、例えば、ＭＭＩＣ（Monolith
ic Microwave Integrated Circuit ）があった。図３
（Ａ）及び（Ｂ）はその説明に供する図である。特に図
３（Ａ）はこの半導体集積回路のキャパシタ部分（図中
Ｌ1 ×Ｌ2 で規定される部分）を含む一部分を基板の厚
さ方向に切り欠いて概略的に示した斜視図、図３（Ｂ）
はこのキャパシタ部分を半導体基板上方から見て示した
平面図である。
集積回路の一例としては、例えば、ＭＭＩＣ（Monolith
ic Microwave Integrated Circuit ）があった。図３
（Ａ）及び（Ｂ）はその説明に供する図である。特に図
３（Ａ）はこの半導体集積回路のキャパシタ部分（図中
Ｌ1 ×Ｌ2 で規定される部分）を含む一部分を基板の厚
さ方向に切り欠いて概略的に示した斜視図、図３（Ｂ）
はこのキャパシタ部分を半導体基板上方から見て示した
平面図である。
【０００５】この従来の半導体集積回路は、半導体基板
としてのＧａＡｓ基板１１の表面の所定部分上に、第１
の金属膜１３ａ、絶縁膜１３ｂ及び第２の金属膜１３ｃ
をこの順に積層し構成した平行平板型キャパシタの一種
としてのＭＩＭ（Metal Insulator Metal ）型のキャパ
シタ１３を具え、この基板１１表面の他の部分に半導体
集積回路の他の構成部品１５（例えばトランジスタ、ダ
イオード、レジスタなど）を具え、さらに、基板１１の
表面から裏面に貫通している貫通孔この場合はテーパー
付きの貫通孔いわゆるバイアホール１７と、このバイア
ホール１７の内壁上及び基板１１の裏面上に形成された
導電金属層（以下、裏面導電金属層）１９とを具えた構
成とされていた。そして、この例の場合、キャパシタ１
３の第１の金属膜１３ａは第１の配線２１によって他の
構成部品１５と接続され、第２の金属膜１３ｂはエアブ
リッジ２３、第２の配線２５によって裏面導電金属層１
９と接続されていた。なお、裏面導電金属層１９は、基
板１１表面に作り込まれた各構成部品のうちの接地すべ
き構成部品をバイアホール１７を介して接地するための
ものである。
としてのＧａＡｓ基板１１の表面の所定部分上に、第１
の金属膜１３ａ、絶縁膜１３ｂ及び第２の金属膜１３ｃ
をこの順に積層し構成した平行平板型キャパシタの一種
としてのＭＩＭ（Metal Insulator Metal ）型のキャパ
シタ１３を具え、この基板１１表面の他の部分に半導体
集積回路の他の構成部品１５（例えばトランジスタ、ダ
イオード、レジスタなど）を具え、さらに、基板１１の
表面から裏面に貫通している貫通孔この場合はテーパー
付きの貫通孔いわゆるバイアホール１７と、このバイア
ホール１７の内壁上及び基板１１の裏面上に形成された
導電金属層（以下、裏面導電金属層）１９とを具えた構
成とされていた。そして、この例の場合、キャパシタ１
３の第１の金属膜１３ａは第１の配線２１によって他の
構成部品１５と接続され、第２の金属膜１３ｂはエアブ
リッジ２３、第２の配線２５によって裏面導電金属層１
９と接続されていた。なお、裏面導電金属層１９は、基
板１１表面に作り込まれた各構成部品のうちの接地すべ
き構成部品をバイアホール１７を介して接地するための
ものである。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路では、トランジスタ、ダイオード、レジ
スタ及びキャパシタなどの半導体集積回路構成部品はい
ずれも半導体基板の一方の面（いわゆる表面。ただし表
層部も含む）のみに形成されていた。そして、特に、平
行平板型のキャパシタ１３は、一般に大容量用として作
製されるのでその平面積が相当に大きくなるため半導体
集積回路の全平面積に占める割合が大きくなるので、半
導体集積回路１個当たりの面積（いわゆるチップ面積）
を縮小するうえで大きな障害になっていた。
半導体集積回路では、トランジスタ、ダイオード、レジ
スタ及びキャパシタなどの半導体集積回路構成部品はい
ずれも半導体基板の一方の面（いわゆる表面。ただし表
層部も含む）のみに形成されていた。そして、特に、平
行平板型のキャパシタ１３は、一般に大容量用として作
製されるのでその平面積が相当に大きくなるため半導体
集積回路の全平面積に占める割合が大きくなるので、半
導体集積回路１個当たりの面積（いわゆるチップ面積）
を縮小するうえで大きな障害になっていた。
【０００７】具体例でいえば、例えば、１ＧＨｚ帯の信
号を扱うモノリシックマイクロ波集積回路（ＭＭＩＣ）
では電源デカップリング用のＭＩＭキャパシタの容量は
５０ｐＦ〜１００ｐＦ程度必要であるため、１００ｐＦ
のキャパシタを例えば比誘電率が７．０で厚さが１５０
ｎｍのＳｉ3 Ｎ4 膜を用いて構成した場合これに必要な
基板平面積は２．４×１０-7ｍ2 となり、約５００μｍ
四方の正方形に相当する面積にもなってしまう。
号を扱うモノリシックマイクロ波集積回路（ＭＭＩＣ）
では電源デカップリング用のＭＩＭキャパシタの容量は
５０ｐＦ〜１００ｐＦ程度必要であるため、１００ｐＦ
のキャパシタを例えば比誘電率が７．０で厚さが１５０
ｎｍのＳｉ3 Ｎ4 膜を用いて構成した場合これに必要な
基板平面積は２．４×１０-7ｍ2 となり、約５００μｍ
四方の正方形に相当する面積にもなってしまう。
【０００８】また、このようなことから、半導体基板に
モノリシックに搭載できる平行平板型キャパシタの平面
積即ち容量値の最大値にもおのずと限界があるため、改
善が望まれていた。
モノリシックに搭載できる平行平板型キャパシタの平面
積即ち容量値の最大値にもおのずと限界があるため、改
善が望まれていた。
【０００９】この発明はこのような点に鑑みなされたも
のであり、従ってこの発明の目的は、平行平板型のキャ
パシタを有する半導体集積回路において、該キャパシタ
が当該半導体集積回路の縮小化に支障になるという点を
従来より軽減できさらに従来より平面積が大きなキャパ
シタをもモノリシック化できる構造を提供することにあ
る。
のであり、従ってこの発明の目的は、平行平板型のキャ
パシタを有する半導体集積回路において、該キャパシタ
が当該半導体集積回路の縮小化に支障になるという点を
従来より軽減できさらに従来より平面積が大きなキャパ
シタをもモノリシック化できる構造を提供することにあ
る。
【００１０】
【課題を解決するための手段】この目的の達成を図るた
め、この発明の半導体集積回路によれば、半導体基板の
表面及び裏面の一方の面に半導体素子を含む当該半導体
集積回路構成部品を設けてあり、他方の面に平行平板型
のキャパシタを設けてあり、該半導体基板に、貫通孔
と、前述の他方の面に設けられた前述のキャパシタを前
述の一方の面に設けられた前述の半導体集積回路構成部
品のいずれかに接続するための、前述の貫通孔を経由し
ている配線とを設けてあることを特徴とする。
め、この発明の半導体集積回路によれば、半導体基板の
表面及び裏面の一方の面に半導体素子を含む当該半導体
集積回路構成部品を設けてあり、他方の面に平行平板型
のキャパシタを設けてあり、該半導体基板に、貫通孔
と、前述の他方の面に設けられた前述のキャパシタを前
述の一方の面に設けられた前述の半導体集積回路構成部
品のいずれかに接続するための、前述の貫通孔を経由し
ている配線とを設けてあることを特徴とする。
【００１１】なお、ここでいう半導体集積回路構成部品
とは、半導体基板の他方の面側に設けられる構成部品を
除いた、トランジスタ、ダイオード等の各種半導体素
子、それらの電極、抵抗、キャパシタ（他方の面に形成
されるキャパシタ以外のもの。）、インダクタ、配線な
どをいうものとする。
とは、半導体基板の他方の面側に設けられる構成部品を
除いた、トランジスタ、ダイオード等の各種半導体素
子、それらの電極、抵抗、キャパシタ（他方の面に形成
されるキャパシタ以外のもの。）、インダクタ、配線な
どをいうものとする。
【００１２】
【作用】この発明の構成によれば、半導体基板の、従来
は半導体集積回路構成部品が作り込まれていなかった面
（裏面）に、平行平板型のキャパシタを設けたので、平
行平板型キャパシタを含め半導体集積回路構成部品全て
を半導体基板表面に設けていた従来構成に比べ、半導体
集積回路の縮小化が可能になる。また、基板表面側では
キャパシタを除去した分他の構成部品のレイアウト自由
度が向上する。また、従来は平行平板型キャパシタが設
けられていた領域に新たに別の構成部品を追加すること
が可能になるので、半導体集積回路の高集積化や機能向
上を図ることも可能になる。
は半導体集積回路構成部品が作り込まれていなかった面
（裏面）に、平行平板型のキャパシタを設けたので、平
行平板型キャパシタを含め半導体集積回路構成部品全て
を半導体基板表面に設けていた従来構成に比べ、半導体
集積回路の縮小化が可能になる。また、基板表面側では
キャパシタを除去した分他の構成部品のレイアウト自由
度が向上する。また、従来は平行平板型キャパシタが設
けられていた領域に新たに別の構成部品を追加すること
が可能になるので、半導体集積回路の高集積化や機能向
上を図ることも可能になる。
【００１３】また、半導体基板に平行平板型キャパシタ
を形成するのでその形成の際には他の構成部品の制約を
受けることなく広い面積を使用できるため、モノリシッ
ク化できる平行平板型キャパシタの最大平面積すなわち
キャパシタの最大容量値が向上する。
を形成するのでその形成の際には他の構成部品の制約を
受けることなく広い面積を使用できるため、モノリシッ
ク化できる平行平板型キャパシタの最大平面積すなわち
キャパシタの最大容量値が向上する。
【００１４】また、平行平板型キャパシタの作製に際し
ては、要求される半導体基板の面の状態は、ショットキ
−接合やオーミック接合を形成したりエピタキシャル成
長を行なう場合と比較して、研磨の精度や結晶状態とい
う観点ではより緩やかであるため、こうした点からも、
平行平板型キャパシタを半導体基板裏面に設けるのは有
利である。
ては、要求される半導体基板の面の状態は、ショットキ
−接合やオーミック接合を形成したりエピタキシャル成
長を行なう場合と比較して、研磨の精度や結晶状態とい
う観点ではより緩やかであるため、こうした点からも、
平行平板型キャパシタを半導体基板裏面に設けるのは有
利である。
【００１５】
【実施例】以下、図面を参照してこの発明の半導体集積
回路の実施例について説明する。なお、説明に用いる各
図はこの発明が理解できる程度に各構成成分の寸法、形
状及び配置関係を概略的に示してある。
回路の実施例について説明する。なお、説明に用いる各
図はこの発明が理解できる程度に各構成成分の寸法、形
状及び配置関係を概略的に示してある。
【００１６】図１（Ａ）及び（Ｂ）はこの発明の半導体
集積回路の実施例の説明に供する図である。特に図１
（Ａ）はこの半導体集積回路の要部を半導体基板の厚さ
方向に切って概略的に示した断面図、図１（Ｂ）は図１
（Ａ）に示した部分の、半導体基板の裏面側に当たる部
分の平面図である。
集積回路の実施例の説明に供する図である。特に図１
（Ａ）はこの半導体集積回路の要部を半導体基板の厚さ
方向に切って概略的に示した断面図、図１（Ｂ）は図１
（Ａ）に示した部分の、半導体基板の裏面側に当たる部
分の平面図である。
【００１７】この実施例の半導体集積回路は、半導体基
板としての例えば半絶縁性ＧａＡｓ基板３１の表面及び
裏面の一方の面（この場合表面）に例えばトランジス
タ、ダイオード、抵抗、配線などの種々の半導体集積回
路構成部品３３，３５を設けてあり、他方の面（裏面）
に平行平板型のキャパシタ３７を設けてあり、さらに、
この半導体基板３１に、その表裏をつなぐ貫通孔３９
ａ，３９ｂと、半導体基板３１裏面に設けられた前記キ
ャパシタ３７を半導体基板表面に設けられた前記半導体
集積回路構成部品３３、３５のいずれかに接続するため
の、貫通孔３９ａを経由している配線４１ａ，貫通孔３
９ｂを経由している配線４１ｂ（以下、これらを貫通孔
配線４１ａ，４１ｂという。）とを設けて構成してあ
る。なお、ここでいう基板３１の表面とは、市販の半導
体基板の通常素子作製に用いられる側の面をいうものと
し、裏面とはこの表面と対向する面を言うものとする
（以下、同様。）。
板としての例えば半絶縁性ＧａＡｓ基板３１の表面及び
裏面の一方の面（この場合表面）に例えばトランジス
タ、ダイオード、抵抗、配線などの種々の半導体集積回
路構成部品３３，３５を設けてあり、他方の面（裏面）
に平行平板型のキャパシタ３７を設けてあり、さらに、
この半導体基板３１に、その表裏をつなぐ貫通孔３９
ａ，３９ｂと、半導体基板３１裏面に設けられた前記キ
ャパシタ３７を半導体基板表面に設けられた前記半導体
集積回路構成部品３３、３５のいずれかに接続するため
の、貫通孔３９ａを経由している配線４１ａ，貫通孔３
９ｂを経由している配線４１ｂ（以下、これらを貫通孔
配線４１ａ，４１ｂという。）とを設けて構成してあ
る。なお、ここでいう基板３１の表面とは、市販の半導
体基板の通常素子作製に用いられる側の面をいうものと
し、裏面とはこの表面と対向する面を言うものとする
（以下、同様。）。
【００１８】この半導体集積回路において、平行平板型
キャパシタ３７は、この場合、半絶縁性ＧａＡｓ基板３
１の裏面上に第１の金属層３７ａを設け、さらにこの第
１の金属層３７ａを被覆するように基板３１裏面上に絶
縁膜３７ｂを設け、さらにこの絶縁膜３７ｂ上に第２の
金属層３７ｃを設け、これら三者が重なり合っている部
分（この場合平面形状が略正方形（図１（Ｂ）参照）
で、構成してある。また、貫通孔３９ａ，３９ｂは、貫
通孔配線４１ａ，４１ｂの断線を防止する意味でテーパ
ー状のものが好ましいので、テーパー状のものとしてあ
る。そして、この平行平板型キャパシタ３７の第１の金
属層３１ａは貫通孔配線４１ｂを介して他の構成成分３
５に接続してあり、第２の金属層３１ｃは貫通孔配線４
１ｂを介して他の構成成分３５に接続してある。
キャパシタ３７は、この場合、半絶縁性ＧａＡｓ基板３
１の裏面上に第１の金属層３７ａを設け、さらにこの第
１の金属層３７ａを被覆するように基板３１裏面上に絶
縁膜３７ｂを設け、さらにこの絶縁膜３７ｂ上に第２の
金属層３７ｃを設け、これら三者が重なり合っている部
分（この場合平面形状が略正方形（図１（Ｂ）参照）
で、構成してある。また、貫通孔３９ａ，３９ｂは、貫
通孔配線４１ａ，４１ｂの断線を防止する意味でテーパ
ー状のものが好ましいので、テーパー状のものとしてあ
る。そして、この平行平板型キャパシタ３７の第１の金
属層３１ａは貫通孔配線４１ｂを介して他の構成成分３
５に接続してあり、第２の金属層３１ｃは貫通孔配線４
１ｂを介して他の構成成分３５に接続してある。
【００１９】なお、これら第１の金属層３７ａ、絶縁膜
３７ｂ、第２の金属層３７ｃ、貫通孔配線４１ａ，４１
ｂ各々の構成材料は、特に限定されず、半導体集積回路
の設計に応じた好適な材料で構成できる。
３７ｂ、第２の金属層３７ｃ、貫通孔配線４１ａ，４１
ｂ各々の構成材料は、特に限定されず、半導体集積回路
の設計に応じた好適な材料で構成できる。
【００２０】また、この実施例の場合の第２の金属層３
１ｃは、基板裏面側の最上層としてあり外部に露出した
構成としてある。このため、この第２の金属層３７ｃ
は、容易に接地することができるので、キャパシタ３７
の一方の電極としての機能と当該半導体集積回路を接地
するための裏面導電金属層としての機能を持った金属層
とできる。このように第２の金属層３７ｃを接地する構
成とすると、基板３１の表面に設けてある半導体集積回
路構成部品のうちの、接地が必要な構成部品の接地を、
容易に行なうことができるので、半導体集積回路構成部
品の接地をワイヤボンディングにより行なう構成に比べ
インダクタンスとインピーダンスが低減でき、また基板
の表面に形成される構成部品のうちの接地が必要な構成
部品のレイアウトの自由度が増大するという、バイアホ
ール構造の利点を、従来同様に保つことができる。
１ｃは、基板裏面側の最上層としてあり外部に露出した
構成としてある。このため、この第２の金属層３７ｃ
は、容易に接地することができるので、キャパシタ３７
の一方の電極としての機能と当該半導体集積回路を接地
するための裏面導電金属層としての機能を持った金属層
とできる。このように第２の金属層３７ｃを接地する構
成とすると、基板３１の表面に設けてある半導体集積回
路構成部品のうちの、接地が必要な構成部品の接地を、
容易に行なうことができるので、半導体集積回路構成部
品の接地をワイヤボンディングにより行なう構成に比べ
インダクタンスとインピーダンスが低減でき、また基板
の表面に形成される構成部品のうちの接地が必要な構成
部品のレイアウトの自由度が増大するという、バイアホ
ール構造の利点を、従来同様に保つことができる。
【００２１】次に、この発明の理解を深めるために、図
１に示した半導体集積回路の製造方法の一例を説明す
る。図２（Ａ）〜（Ｄ）はその説明に供する工程図であ
る。いずれの図も、製造工程中の主な工程での試料の様
子を図１（Ａ）の位置に対応する位置での断面により示
したものである。
１に示した半導体集積回路の製造方法の一例を説明す
る。図２（Ａ）〜（Ｄ）はその説明に供する工程図であ
る。いずれの図も、製造工程中の主な工程での試料の様
子を図１（Ａ）の位置に対応する位置での断面により示
したものである。
【００２２】先ず、半導体基板３１の表面に当該半導体
集積回路の各構成成分３３，３５をその種類に応じた従
来公知の方法によってそれぞれ作製する。また、基板３
１の裏面の平行平板型キャパシタ形成予定領域に第１の
金属層３７ａを形成する（図２（Ａ））。この第１の金
属層の形成は、公知の成膜技術、ホトリソグラフィ技術
及びエッチング技術により行なうことができる。
集積回路の各構成成分３３，３５をその種類に応じた従
来公知の方法によってそれぞれ作製する。また、基板３
１の裏面の平行平板型キャパシタ形成予定領域に第１の
金属層３７ａを形成する（図２（Ａ））。この第１の金
属層の形成は、公知の成膜技術、ホトリソグラフィ技術
及びエッチング技術により行なうことができる。
【００２３】次に、第１の金属層３７ａ形成済みの基板
裏面に、例えばプラズマＣＶＤ法により、絶縁膜３７ｂ
としての例えばＳｉ3 Ｎ4 膜を形成する。次に、この絶
縁膜３７ｂ上に好適な成膜方法により第２の金属層３７
ｃを形成する（図２（Ｂ））。この第２の金属層３７ｃ
を例えばＡｕ（金）で構成し、その形成を例えば電解め
っき法により行なえる。これら第１の金属層３７ａ、絶
縁膜３７ｂ及び第２の金属層３７ｃの重なっている部分
で平行平板型コンデンサ３７が構成される。
裏面に、例えばプラズマＣＶＤ法により、絶縁膜３７ｂ
としての例えばＳｉ3 Ｎ4 膜を形成する。次に、この絶
縁膜３７ｂ上に好適な成膜方法により第２の金属層３７
ｃを形成する（図２（Ｂ））。この第２の金属層３７ｃ
を例えばＡｕ（金）で構成し、その形成を例えば電解め
っき法により行なえる。これら第１の金属層３７ａ、絶
縁膜３７ｂ及び第２の金属層３７ｃの重なっている部分
で平行平板型コンデンサ３７が構成される。
【００２４】次に、基板３１の表面の所定位置から裏面
に向かって基板３１を貫通する貫通孔３９ａ，３９ｂを
公知の方法によって形成する（図２（Ｃ））。ここで、
所定位置とは、基板表面の、第１の金属層３７ｃと対向
する領域内の一部と、基板表面の、第１の金属層３７ａ
とは対向せず第２の金属層３７ｃと対向する領域内の一
部である。なお、第２の金属層３７ｃの形成工程と、貫
通孔３９ａ，３９ｂの形成工程との実施順序は入れ換え
ても良い。
に向かって基板３１を貫通する貫通孔３９ａ，３９ｂを
公知の方法によって形成する（図２（Ｃ））。ここで、
所定位置とは、基板表面の、第１の金属層３７ｃと対向
する領域内の一部と、基板表面の、第１の金属層３７ａ
とは対向せず第２の金属層３７ｃと対向する領域内の一
部である。なお、第２の金属層３７ｃの形成工程と、貫
通孔３９ａ，３９ｂの形成工程との実施順序は入れ換え
ても良い。
【００２５】次に、第２の金属層３７ｃに対応させて形
成した貫通孔３９ｂにおいては絶縁膜３７ｂが貫通孔３
９ａ及び第２の金属層３７ｃ間に残存しているので、こ
の絶縁膜を除去して第２の金属層３７ｃを貫通孔３９ｂ
において露出させる（図２（Ｄ））。これは、絶縁膜３
７ｂをＳｉ3 Ｎ4 膜で構成した場合であれば例えば六フ
ッ化硫黄（ＳＦ6 ）を反応性ガスとして用いた反応性ド
ライエッチング法で容易に行なうことができる。
成した貫通孔３９ｂにおいては絶縁膜３７ｂが貫通孔３
９ａ及び第２の金属層３７ｃ間に残存しているので、こ
の絶縁膜を除去して第２の金属層３７ｃを貫通孔３９ｂ
において露出させる（図２（Ｄ））。これは、絶縁膜３
７ｂをＳｉ3 Ｎ4 膜で構成した場合であれば例えば六フ
ッ化硫黄（ＳＦ6 ）を反応性ガスとして用いた反応性ド
ライエッチング法で容易に行なうことができる。
【００２６】次に、基板３１の表面側より基板表面の所
定部分上及び貫通孔３９ａ，３９ｂ各々の内壁上に例え
ば選択めっき法により貫通孔配線４１ａ，４１ｂを形成
し図１に示した実施例の半導体集積回路を得る。
定部分上及び貫通孔３９ａ，３９ｂ各々の内壁上に例え
ば選択めっき法により貫通孔配線４１ａ，４１ｂを形成
し図１に示した実施例の半導体集積回路を得る。
【００２７】上述においてはこの発明の半導体集積回路
の実施例について説明したがこの発明は上述の実施例に
限られない。
の実施例について説明したがこの発明は上述の実施例に
限られない。
【００２８】例えば、上述の実施例ではＧａＡｓ基板を
用いた半導体集積回路にこの発明を適用していたが、こ
の発明はシリコン基板などＧａＡｓ基板以外の半導体基
板を用いた半導体集積回路にも適用できる。ただし、半
導体基板の種類によっては、平行平板型キャパシタの第
１の金属層と半導体基板との間に絶縁膜を設けたり、貫
通孔配線と貫通孔の内壁との間に絶縁膜を設ける等の電
気的な配慮が必要になる場合もある。
用いた半導体集積回路にこの発明を適用していたが、こ
の発明はシリコン基板などＧａＡｓ基板以外の半導体基
板を用いた半導体集積回路にも適用できる。ただし、半
導体基板の種類によっては、平行平板型キャパシタの第
１の金属層と半導体基板との間に絶縁膜を設けたり、貫
通孔配線と貫通孔の内壁との間に絶縁膜を設ける等の電
気的な配慮が必要になる場合もある。
【００２９】
【発明の効果】上述した説明からも明らかなように、こ
の発明の半導体集積回路によれば、大面積を必要とする
キャパシタを、半導体基板の、従来は半導体集積回路構
成部品が作り込まれていなかった面（裏面）に、設けた
ので、キャパシタを半導体基板表面に設けていた従来構
成に比べ半導体集積回路の縮小化が可能になる。
の発明の半導体集積回路によれば、大面積を必要とする
キャパシタを、半導体基板の、従来は半導体集積回路構
成部品が作り込まれていなかった面（裏面）に、設けた
ので、キャパシタを半導体基板表面に設けていた従来構
成に比べ半導体集積回路の縮小化が可能になる。
【００３０】また、基板表面側ではキャパシタを除去し
た分他の構成成分のレイアウト自由度が向上する。ま
た、従来は平行平板型キャパシタが設けられていた領域
に新たに別の構成部品を追加することも可能になるの
で、半導体集積回路の高集積化や機能向上を図ることも
可能になる。
た分他の構成成分のレイアウト自由度が向上する。ま
た、従来は平行平板型キャパシタが設けられていた領域
に新たに別の構成部品を追加することも可能になるの
で、半導体集積回路の高集積化や機能向上を図ることも
可能になる。
【００３１】また、半導体基板裏面に平行平板型キャパ
シタを形成するのでその形成の際には他の部品の制約を
受けることなく広い面積を使用できるため、モノリシッ
ク化できる平行平板型キャパシタの最大平面積すなわち
キャパシタの最大容量値が向上する。
シタを形成するのでその形成の際には他の部品の制約を
受けることなく広い面積を使用できるため、モノリシッ
ク化できる平行平板型キャパシタの最大平面積すなわち
キャパシタの最大容量値が向上する。
【００３２】また、平行平板型キャパシタの作製に際し
ては、要求される半導体基板の面の状態は、ショットキ
−接合やオーミック接合を形成したりエピタキシャル成
長を行なう場合と比較して、研磨の精度や結晶状態とい
う観点ではより緩やかである。こうした点からも、平行
平板型キャパシタを半導体基板裏面に設けるのは有利で
ある。
ては、要求される半導体基板の面の状態は、ショットキ
−接合やオーミック接合を形成したりエピタキシャル成
長を行なう場合と比較して、研磨の精度や結晶状態とい
う観点ではより緩やかである。こうした点からも、平行
平板型キャパシタを半導体基板裏面に設けるのは有利で
ある。
【図１】（Ａ）及び（Ｂ）は、実施例の半導体集積回路
の要部を示した図であり、（Ａ）はその断面図、（Ｂ）
はその基板裏面側の平面図である。
の要部を示した図であり、（Ａ）はその断面図、（Ｂ）
はその基板裏面側の平面図である。
【図２】（Ａ）〜（Ｄ）は、実施例の半導体集積回路の
一製法例の説明に供する工程図である。
一製法例の説明に供する工程図である。
【図３】（Ａ）及び（Ｂ）は、従来の半導体集積回路の
説明に供する図であり、（Ａ）はその要部を一部切り欠
いて示した斜視図、（Ｂ）は平行平板型キャパシタ部分
の平面図である。
説明に供する図であり、（Ａ）はその要部を一部切り欠
いて示した斜視図、（Ｂ）は平行平板型キャパシタ部分
の平面図である。
３１：半導体基板（例えば半絶縁性ＧａＡｓ基板） ３３，３５：半導体集積回路構成部品（トランジスタ、
抵抗等） ３７：平行平板型キャパシタ ３７ａ：第１の金属層 ３７ｂ：絶縁膜 ３７ｃ：第２の金属層 ３９ａ，３９ｂ：貫通孔 ４１ａ，４１ｂ：貫通孔配線
抵抗等） ３７：平行平板型キャパシタ ３７ａ：第１の金属層 ３７ｂ：絶縁膜 ３７ｃ：第２の金属層 ３９ａ，３９ｂ：貫通孔 ４１ａ，４１ｂ：貫通孔配線
Claims (1)
- 【請求項１】 半導体基板の表面及び裏面の一方の面に
半導体素子を含む当該半導体集積回路構成部品を設けて
あり、他方の面に平行平板型のキャパシタを設けてあ
り、 該半導体基板に、貫通孔と、前記他方の面に設けられた
前記キャパシタを前記一方の面に設けられた前記半導体
集積回路構成部品のいずれかに接続するための、前記貫
通孔を経由している配線とを設けてあることを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145092A JPH05206286A (ja) | 1992-01-27 | 1992-01-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145092A JPH05206286A (ja) | 1992-01-27 | 1992-01-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206286A true JPH05206286A (ja) | 1993-08-13 |
Family
ID=11778438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1145092A Withdrawn JPH05206286A (ja) | 1992-01-27 | 1992-01-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206286A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08207291A (ja) * | 1994-07-14 | 1996-08-13 | Hitachi Koki Co Ltd | インク噴射記録ヘッドの製造方法および記録装置 |
| JP2000277689A (ja) * | 1999-03-29 | 2000-10-06 | Sony Corp | 半導体装置及びその製造方法 |
| US6682948B2 (en) | 2000-06-27 | 2004-01-27 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
| US6720661B2 (en) | 2000-06-02 | 2004-04-13 | Seiko Epson Corporation | Semiconductor device, method of fabricating the same, stack-type semiconductor device, circuit board and electronic instrument |
| JP2010505259A (ja) * | 2006-09-26 | 2010-02-18 | ハイマイト アクティーゼルスカブ | 誘電体薄膜を用いたウエハ貫通電気相互接続及びその他構造の形成 |
| JP2014521211A (ja) * | 2011-07-06 | 2014-08-25 | ノースロップ グラマン システムズ コーポレーション | 基板モードの抑制のための途中まで延びるバイア |
-
1992
- 1992-01-27 JP JP1145092A patent/JPH05206286A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08207291A (ja) * | 1994-07-14 | 1996-08-13 | Hitachi Koki Co Ltd | インク噴射記録ヘッドの製造方法および記録装置 |
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| US6720661B2 (en) | 2000-06-02 | 2004-04-13 | Seiko Epson Corporation | Semiconductor device, method of fabricating the same, stack-type semiconductor device, circuit board and electronic instrument |
| US6962865B2 (en) | 2000-06-02 | 2005-11-08 | Seiko Epson Corporation | Semiconductor device, method of fabricating the same, stack-type semiconductor device, circuit board and electronic instrument |
| US7102219B2 (en) | 2000-06-02 | 2006-09-05 | Seiko Epson Corporation | Semiconductor device, method of fabricating the same, stack-type semiconductor device, circuit board and electronic instrument |
| US6682948B2 (en) | 2000-06-27 | 2004-01-27 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
| US7033935B2 (en) | 2000-06-27 | 2006-04-25 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
| JP2010505259A (ja) * | 2006-09-26 | 2010-02-18 | ハイマイト アクティーゼルスカブ | 誘電体薄膜を用いたウエハ貫通電気相互接続及びその他構造の形成 |
| JP2014521211A (ja) * | 2011-07-06 | 2014-08-25 | ノースロップ グラマン システムズ コーポレーション | 基板モードの抑制のための途中まで延びるバイア |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |