JPH02140969A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH02140969A
JPH02140969A JP63295096A JP29509688A JPH02140969A JP H02140969 A JPH02140969 A JP H02140969A JP 63295096 A JP63295096 A JP 63295096A JP 29509688 A JP29509688 A JP 29509688A JP H02140969 A JPH02140969 A JP H02140969A
Authority
JP
Japan
Prior art keywords
electrode
package
rear face
solder
interconnection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63295096A
Other languages
English (en)
Inventor
Masakazu Kurisu
正和 栗栖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP63295096A priority Critical patent/JPH02140969A/ja
Publication of JPH02140969A publication Critical patent/JPH02140969A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W44/00—Electrical arrangements for controlling or matching impedance
    • H10W44/601—Capacitive arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/547—Dispositions of multiple bond wires
    • H10W72/5475—Dispositions of multiple bond wires multiple bond wires connected to common bond pads at both ends of the wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/59—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特にＧａＡｓモノ
リシックマイクロ波ＩＣ（以下、ＧａＡｓＭＭＩＣと称
する）に関する。
〔従来の技術〕
従来、ＧａＡｓ　　ＭＭＩＣで増幅器等を形成する場合
、その入出力整合回路には直流的に絶縁される一方で高
周波的に接続された回路構成を採用している。このよう
な回路の一例を第４図の平面図、及び第５図のＢ−Ｂ線
断面図に示す。
これらの図において、半絶縁性ＧａＡｓ基板１の上面に
第１層配線２を形成し、かつ誘電体としての眉間絶縁膜
３を被着した上で第２層配線４を形成して平行平板コン
デンサを構成している。そして、層間絶縁膜３の一部に
はスルーホール３ａを開設し、第１層配線２にポンディ
ングパッド９を接続している。
また、前記半絶縁性ＧａＡｓ基板１の裏面には裏面電極
５を設け、ソルダ７により金属製のパッケージ８上に固
着している。そして、前記ポンディングパッド９とパッ
ケージ８とをボンディングワイヤ１０により電気接続し
ている。
この構成によれば、第２層配線４とパッケージ８とは、
平行平板コンデンサを介して接続しているため、直流的
には絶縁され、高周波的には短絡される。
〔発明が解決しようとする課題］ 上述した従来の構成では、第１層配線２のボンディング
バッド９とパッケージ８とを接続するためにボンディン
グワイヤ１０を用いているため、このボンディングワイ
ヤ１０にインダクタンスが寄生し、マイクロ波帯では該
インダクタンスが無視できない大きさとなる。また、半
絶縁性Ｇ　ａ　Ａｓ基板１をパッケージ８に固着する際
に、その固着位置を複数個の半導体集積回路装置におい
て全て一定させることが困難であり、両者の距離が個別
に異なってボンディングワイヤ１０の長さ、即ち長さの
装置による寄生インダクタンスがばらつくという問題も
ある。
この結果、ＧａＡｓ　　ＭＭＩＣで増幅器を構成する際
に、上述した構成をインピーダンス整合素子として利用
するときには、帯域や利得の劣化や変動が生じ、半導体
集積回路装置の歩留りを低下させる原因となっている。
本発明は寄生インダクタンスを抑制し、かつそのばらつ
きを解消することを可能にした半導体集積回路装置を提
供することを目的とする。
〔課題を解決するための手段〕
本発明の半導体集積回路装置は、半絶縁性ＧａＡｓ基板
の表面に第１層配線、眉間絶縁膜、第２層配線からなる
平行平板コンデンサを構成し、かつ基板の裏面から開設
したバイアホールに前記第１層配線を露呈し、このバイ
アホールを通して第１層配線に電気的に接続した裏面電
極を形成した構成としている。
〔作用〕
上述した構成では、裏面電極をパッケージに導通状態で
固着すれば、平行平板コンデンサの第１層配線側を裏面
電極を介してパッケージに電気接続することができ、ボ
ンディングワイヤを不要にして寄生インダクタンスの発
生を抑制する。
〔実施例〕
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の要部の平面図、第２図はそ
のＡ−Ａ線に沿う断面図である。これらの図において、
半絶縁性ＧａＡｓ基板１の上面に第１層配線２を形成し
、かつ誘電体としての層間絶縁膜３を被着した上で第２
層配線４を形成して平行平板コンデンサを構成している
。また、前記半絶縁性ＧａＡｓ基板１の裏面には、前記
第１配線２が露呈されるバイアホール６を開設し、この
バイアホール６を含む裏面に裏面電極５を形成している
。
そして、この基板１の裏面電極５をソルダ７により金属
製のパッケージ８上に固着している。この場合、ソルダ
７に導電性ソルダを用いて、裏面電極５をパッケージ８
に電気的に接続することは言うまでもない。
この構成によれば、第１配線２１層間絶縁膜３゜第２配
線４で平行平板コンデンサが構成される。
また、第１配線２は裏面において裏面電極５．ソルダ７
を介してパッケージ８に電気接続されるため、第２配線
４とパッケージ８は直流的には絶縁されるが高周波的に
は接続された構成となる。
そして、この構成では、第２配’４％　４とパッケージ
８とは裏面電極５とソルダ７を介して接続されるため、
僅かなインダクタンスが発生してもボンディングワイヤ
による無視できない程度の大きな寄生インダクタンスの
発生を防止することができる。また、パッケージ８に対
する基板１の位置ずれが生じても、インダクタンスのば
らつきが生じることはない。
第３図は上述した構成をＧａＡｓ　　ＭＭＩＣＩ段増幅
器に適用した例の平面レイアウト図である。
図において、１は半絶縁性ＧａＡｓ基板、１１゜１２は
入出力ボンディングバッド、１３．１４はバイアスポン
ディングパッド、１５．１６は抵抗。
１７はＭＥＳＦＥＴ、１８．１９はソース電極、２０．
２１はマイクロストリップ線路、２２．２３は第１図及
び第２図に示した平行平板コンデンサである。
ここで、マイクロストリップ線路２０．２１と平行平板
コンデンサ２２．２３で入出力インピーダンス整合をと
り、バイアスポンディングパッド１４から抵抗１６を通
してＭＥＳＦＥＴ１７のドレインバイアスを供給する。
このように、本発明をインピーダンス整合用リアクタン
ス素子に適用することにより、ボンディングワイヤを用
いた構成に比較して寄生インダクタンスを抑制しかつそ
のばらつきを防止する。また、ボンディングワイヤを接
続するためのパッドを配設するスペースも不要となり、
レイアウト上の制約を解消し、高集積化を実現する。
（発明の効果〕 以上説明したように本発明は、半絶縁性ＧａＡｓ基板の
表面に形成した平行平板コンデンサの裏面側からバイア
ホール及び裏面電極を形成して、平行平板コンデンサの
一方の配線層に裏面電極を電気的に接続しているので、
裏面電極をパッケージに導通状態で固着すれば、平行平
板コンデンサの一方の電極側を裏面電極を介してパッケ
ージに電気接続することができ、ボンディングワイヤを
不要にして寄生インダクタンスの発生を抑制すると共に
、そのばらつきを低減することができる。特に、本発明
をインピーダンス整合素子として用いた際の帯域や利得
の劣化や変動を防止できる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の要部の平面図、第２図は第
１図のＡ−Ａ線に沿う断面図、第３図は本発明の適用例
を示す平面レイアウト図、第４図は従来構造の一部の平
面図、第５図は第４図のＢ−Ｂ線に沿う断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・第１層配線、
３・・・層間絶縁膜、４・・・第２層配線、５・・・裏
面電極、６・・・バイアホール、７・・・ソルダ、８・
・・パッケージ、９・・・ポンディングパッド、ｌＯ・
・・ボンディングワイヤ、１１．１２・・・入出力ボン
ディングバッド、１３．１４・・・バイアスポンディン
グパッド、１５．１６・・・抵抗、１７・・・ＭＥＳＦ
ＥＴ。 １８．１９・・・ソース電極、２０．２１・・・マイク
ロストリップ線路、２２．２３・・・平行平板コンデン
サ。 第２図 第 図 第５ 図

Claims (1)

    【特許請求の範囲】
  1. １、半絶縁性ＧａＡｓ基板の表面に第１層配線、層間絶
    縁膜、第２層配線を順次形成して平行平板コンデンサを
    構成し、前記基板の裏面からバイアホールを開設して前
    記第１層配線を裏面側に露呈し、このバイアホールに第
    １層配線に電気的に接続した裏面電極を形成したことを
    特徴とする半導体集積回路装置。
JP63295096A 1988-11-22 1988-11-22 半導体集積回路装置 Pending JPH02140969A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63295096A JPH02140969A (ja) 1988-11-22 1988-11-22 半導体集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63295096A JPH02140969A (ja) 1988-11-22 1988-11-22 半導体集積回路装置

Publications (1)

Publication Number Publication Date
JPH02140969A true JPH02140969A (ja) 1990-05-30

Family

ID=17816252

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63295096A Pending JPH02140969A (ja) 1988-11-22 1988-11-22 半導体集積回路装置

Country Status (1)

Country Link
JP (1) JPH02140969A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000028591A1 (de) * 1998-11-05 2000-05-18 Robert Bosch Gmbh Monolithisch integrierte kapazität
JP2018037497A (ja) * 2016-08-30 2018-03-08 住友電工デバイス・イノベーション株式会社 半導体装置
JP6719687B1 (ja) * 2019-08-30 2020-07-08 三菱電機株式会社 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6334974A (ja) * 1986-07-29 1988-02-15 Mitsubishi Electric Corp 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6334974A (ja) * 1986-07-29 1988-02-15 Mitsubishi Electric Corp 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000028591A1 (de) * 1998-11-05 2000-05-18 Robert Bosch Gmbh Monolithisch integrierte kapazität
US6469886B1 (en) 1998-11-05 2002-10-22 Robert Bosch, Gmbh Monolithic integrated capacitor
JP2018037497A (ja) * 2016-08-30 2018-03-08 住友電工デバイス・イノベーション株式会社 半導体装置
JP6719687B1 (ja) * 2019-08-30 2020-07-08 三菱電機株式会社 半導体装置
WO2021038824A1 (ja) * 2019-08-30 2021-03-04 三菱電機株式会社 半導体装置
US12170255B2 (en) 2019-08-30 2024-12-17 Mitsubishi Electric Corporation Semiconductor device including base member with protruding portion at circumferential edge

Similar Documents

Publication Publication Date Title
US5352998A (en) Microwave integrated circuit having a passive circuit substrate mounted on a semiconductor circuit substrate
US5635751A (en) High frequency transistor with reduced parasitic inductance
JPH08213474A (ja) 集積回路及び製造方法
JPH08222657A (ja) 半導体集積回路装置
US5233313A (en) High power field effect transistor amplifier
EP0015709B1 (en) Constructional arrangement for semiconductor devices
JP2003163310A (ja) 高周波半導体装置
US5465007A (en) High frequency transistor with reduced parasitic inductance
JPH02140969A (ja) 半導体集積回路装置
US6094114A (en) Slotline-to-slotline mounted flip chip
JP2650871B2 (ja) ハイブリッドｉｃ
JPH05335487A (ja) 伝送回路素子
JPH01158801A (ja) マイクロストリップライン
JPS6255721B2 (ja)
JPS63244761A (ja) 高周波平面回路装置
JPS6364081B2 (ja)
JPH0249733Y2 (ja)
JPH01143502A (ja) マイクロ波集積回路
JPH0218603B2 (ja)
JPS6035247Y2 (ja) 半導体装置
JPH05211279A (ja) 混成集積回路
JPS5861652A (ja) 半導体装置
JPS6129155B2 (ja)
JPH0427170Y2 (ja)
JP2986391B2 (ja) 高周波半導体装置