JPH02276387A - サブサンプル映像信号復調装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ライン間オフセットサブサンプリングにより
帯域圧縮したサブサンプル映像信号を復調するサブサン
プル映像信号復調装置に関する。

具体的には、静止画部分をフィールド間・フレーム間オ
フセットサブサンプリングによって帯域圧縮し、動画部
分をライン間オフセットサブサンプリングによって帯域
圧縮したＭＵＳＥ信号を復調するＭＵＳＥデコーダに関
する。特に、ＭＵＳＥデコーダの回路の内でも、動画部
分を復調するフィールド内内挿回路の改良に関する。

（ロ）従来の技術 現在、高画質のテレビジョン放送が各種提案されている
。日本国のＮＨＫ　（日本放送協会）が提案している高
品位テレビジョン（）Ｉｉｇｈ−Ｄｉｆｉｎｉｔｉ。

ｎ　Ｔｅｌｅｖｉｇｉｏｎ）は、ハイビジョン（Ｈｉ−
Ｖｉｓｉｏｎ）と呼ばれている。このハイビジョンの規
格案によると、走査線数が１１２５本、フィールド周波
数が６０Ｈｚ、インクレース比が２対１、画面の縦横比
が９対１６である。このハイビジョン信号のベースバン
ト信号帯域幅は、輝度信号が２２ＭＨｚ、２つの色差信
号（Ｒ−Ｙ）　（Ｂ−Ｙ）が各７ＭＨｚである。

このように、ハイビジョン信号は、広帯域であるため、
このままでは、衛星放送の１チヤンネルの帯域幅（２７
ＭＨｚ）では伝送不可能である。

このためＮＨＫは、このハイビジョン信号を８Ｍ　Ｈｚ
の信号に変換する帯域圧縮伝送方式を提案している。こ
の帯域圧縮伝送方式は、ＭＵＳＥ方式（Ｍｕｌｔｉｐｌ
ｅ　５ｕｂ−ｎｙｑｕｉｓｔ　ｓａｍｐｌｉｎｇ　ｅｎ
ｃｏｄｉｎｇ）と呼ばれている。

このＭＵＳＥ方式を用いると、帯域幅を８ＭＨ２まで圧
縮することができ、衛星放送の１チヤンネル帯で伝送す
ることが可能となる。

尚、ＭＵＳＥ方式に関しては、以下の文献に説明されて
いる。

（ａ）　　日経マグロウヒル社発行の雑誌「日経エレク
トロニクス、１９８４年３月１２日号」の１１２〜１１
６頁。

（ｂ）　　　ｒＮＨＫ技研月報、１９８４年７月号」の
２７５〜２８６頁の「高品位テレビの新しい伝送方式」
。

（ｃ）　　　１９８７年発行のｒＮＨＫａ術研究、第３
９巻、第２号、通巻第１７２号」の１８〜５３頁のｒＭ
ＵＳＥ方式の開発」。

（ｄ）　　「日経エレクトロニクス、１９８７年１１月
２日号」の１８９〜２１２頁の「衛星を使うハイビジョ
ン放送の伝送方式ＭＵ　Ｓ　Ｅ」。

上記文献に記載されている様にＭＵＳＥ方式は、映像信
号の相関性を利用した帯域圧縮技術である。

第１０図にハイビジョン信号のサンプル点と、そのフィ
ールドごとのサンプル点を示す。第１θ図において、Ｏ
印、目印、・印、および■印は、それぞれ４ｎ番目のフ
ィールドのサンプリング点、（４ｎ＋１）番目のフィー
ルドのサンプリング点、（４ｎ＋２）番目のフィールド
のサンプリング点、および（４ｎ＋３）番目のフィール
ドのサンプリング点を示す。Ｔｏは、サンプリング間隔
を示し、伝送サンプリングレート（１６，２ＭＨｚ　）
の逆数に相当する。

つまり、ハイビジョン信号をサンプリングする場合、こ
のサンプル点がフィールド間及びフレーム間ライン間で
重ならないようにサンプリング位相をフィールド間、フ
レーム間、ライン間でオフセットしている。つまり、サ
ンプリング位相が４フイールドで１巡するようにして、
ハイビジョン信号をサンプリングしてＭＵＳＥ信号を作
成する。

このＭＵＳＥ信号を元のハイビジョン信号に復調するＭ
ＵＳＥデコーダでは、静止部分と動画部分で異なる処理
を行なう。

静止部分の場合は、フィールド間・フレーム間で画面に
相関があるので現在伝送されている画素と画素の間の欠
落している画素は、１フイールド前及び１フレーム前に
伝送されている画素を利用して補間する。つまり、静止
部分は４フイ一ルド期間に入力されるＭＵＳＥ信号を用
いて再生を行なう。

又、動画部分は、時間的な相関つまりフィールド間・フ
レーム間の相関が無い。このため現在伝送されている現
フィールドのサンプリング点の画素信号データのみで再
生を行う。そして、現在伝送されている画素と画素の間
の欠落している画業は、ライン相関を利用し、少なくと
も上下のラインの画素を利用して補間する。

この様なＭＵＳＥデコーダを第１１図乃至第１３図を参
照しつつ説明する。第１１図はＭＵＳＥ信号の伝送信号
形式を示す図、第１２図はコントロール信号内容を示す
図である。第１３図はＭＵＳＥデコーダの概略図であり
、説明を容易にするために、単純なものを示した。

第１３図に於て、（１０）はＭＵＳＥ信号入力端子、（
１１）は８．１５ＭＨｚのローパスフィルタ、（１２）
は１６．２ＭＨｚのクロックでサンプリングするＡＤ変
換器である。（１３）は静止画用処理回路であり、（１
４）はフレーム間内挿回路、（１５）はサンプリング周
波数変換回路、（１６）はフィールド間内挿回路である
。（１７）は動画用信号処理回路、（１８）はフィール
ド内内挿回路、（１９）はサンプリング周波数変換回路
である。

（２０）は動き検出回路である。（２１）は混合回路で
あり、この混合回路（２１）は静止画用処理回路（１３
）からの信号と動画用信号処理口”路（１７）からの信
号とを、動き検出回路（２０）で検出された動き量に応
じて、混合比を可変して混合する。　（２２）はＴＣＩ
デコーダであり、ハイビジョン信号を出力する。

（２３）はコントロール信号検出・同期検出回路である
。このコントロール信号検出・同期検出回路（２３）は
、水平・垂直同期信号の検出、及び各種の周波数（１６
，２ＭＨｚ、３２．４ＭＨｚ、４８．６ＭＨｚ等）のク
ロック信号の作成、及び第１２図の動きベクトルデータ
等を含むコントロール信号の検出、及びこれらコントロ
ール信号の検出に基づく各回路の制御及びクロック信号
の供給等を行なう。

このＭＵＳＥデコーダでは、入力されたＭＵＳＥ信号を
Ａ／Ｄ変換器（１２）でデジタルデータに変換した後に
、静止画用処理回路（１３）及び動画用処理回路（１７
）で、夫々静止画用、動画用の復調が為される。そして
、これらの回路（１３）（１７）からの信号は動き量に
応じて混合回路（２１）で混合される。

この混合回路（２１）の出力はＴＣＩデコーダ（２２）
に入力される。ＴＣＩデコーダ（２２）はハイビジョン
信号を出力する。

第１４図に従来のＭＵＳＥデコーダのフレーム間内挿回
路（１４）とフィールド内内挿回路（１８）の−例を示
す。尚、この例ではフィールド内内挿回路（１８）での
処理に時間がかかる。このため静止画信号処理系と動画
信号処理系のタイミングが大きくずれるのを補正するた
めに、フレーム間内挿回路（１４）の出力をフィールド
内内挿回路（１８）内の１ラインメモリ（２４ａ）（２
４ｂ）を介して、遅延させた後にサンプリング周波数変
換回路（１５）へ出力してタイミングのずれを補正して
いる。

第１４図に於いて、（Ｓｌ）はフレーム間内挿用のスイ
ッチである。このスイッチ（Ｓｌ）のａ側には、第１５
図のに示す様な現フィールドの画素信号Ｏが入力される
。又、ｂ側には、第１５図◎に示す様な１フレーム前の
画素信号・に２フレーム前の画素信号○が内挿された信
号が入力される。そして、スイッチ（Ｓｌ）は、◎に示
す２フレーム前の画素信号○の代わりに■に示す画素信
号○が内挿される様に制御されてθに示す信号を出力す
る。（２６）は信号を約１フレーム期間遅延せしめる遅
延回路を形成するフレームメモリである。（２７）はｌ
フィールド遅延回路を形成するフィールドメモリ、（２
８）も１フイールド遅延回路を形成するフィールドメモ
リである。この１フイールドメモリ（２８）は、動きベ
クトル補正のために、動きベクトル信号により、その遅
延時間が可変制御される。

（２０’）は動き検出回路であり、現フレーム及び１フ
レーム前、及び２フレーム前の信号を入力する。前述の
如く、ＭＵＳＥ信号のサンプリング点は２フレーム（４
フイールド）で１巡するので現在及び２フレーム前の画
素信号を比べて動き検出を行なっている（２フレーム間
差動き検出）。

又、この２フレーム間差動き検出だけでは、動き検出は
不完全である。このため、現フレーム及び１フレーム前
の画素信号を比べる動き検出も併用する。尚、このｌフ
レーム間の動き検出は、静止画に於いてサブサンプリン
グにより発生する折り返し歪のない４　、２　Ｍ　Ｈｚ
以下の信号成分を比較することにより行なう。この２つ
の動き検出動作により検出した動き量検出信号を混合回
路（２１）へ出力して混合比を可変する。

（２９）は１６．２ＭＨｚのクロック信号入力端子であ
る。（３０）は、スイッチ（Ｓ、）で２フレーム前の画
素信号に代えて現フレームの画素信号を内挿するだめの
位相制御信号が入力される端子である。

この位相制御信号は、コントロール信号検出・同期検出
回路（２３）でコントロール信号中の９ビツト目のデー
タ及び水平・垂直同期信号により作成される。（３９）
はエクスクルシーブオア回路ＥＸ−ＯＲである。

（１８’）はフィールド内内挿回路である。

ところで、周知の如く、ＭＵＳＥデコーダのフィールド
内内挿回路（１８’）では、伝送されて来た画素と画素
の間の欠落している画素をフィルタ処理により作成する
と共に、この伝送されて来た画素もフィルタ処理を行な
って映像信号の周波数特性の自由度を高めている。

（２４ａ）（２４ｂ）（２４ｃ）（２４ｄ）はｌ水平走
査期間遅延用のラインメモリである。（Ｓ２ａ）（Ｓ２
ｂ）（Ｓ２ｃ）（Ｓ２ｄ）（Ｓ２ｅ）は現フレームの画
素信号を残し、前フレームの画素信号の代わりに接地信
号（ゼロ信号）を挿入するスイッチである。

（３２ａ）（３２ｂ）（３２ｃ）（３２ｄ）（３２ｅ）
は１次元トランスバーサルフィルタである。この１次元
トランスバーサルフィルタ（３２ａ）〜（３２ｅ）は、
同じ回路であり、その設定されるタップ係数（ａ、、）
〜（ａ、、）、（ｂ、　、　）〜（ｂ、ｍ）が異なるの
みである。

（３３ａ）（３３ｂ）（３３ｃ）（３３ｄ）（３３ｅ）
（３３ｆ）は１画素単位の遅延素子であり、この単位遅
延素子（３３ａ）〜（３３ｆ）はＤ型フリップフロップ
（Ｄ−ＦＥ）により形成される。

（３４ａ）（３４ｂ）（３４ｃ）（３４ｄ）（３４ｅ）
（３４ｆ）（３４ｇ）は乗算器であり、夫々異なるタッ
プ係数（ａｌｌ）（ｂｌｌ）（ａ１２）（ｂ１２）（ａ
１３）（ｂ１３）（ａ１４）が与えられている。尚、こ
の乗算器（３４ａ）〜（３４ｇ）は通常ＲＯＭで形成さ
れる。（３５）は加算器である。

（３６）は−次元トランスバーサルフィルタ（３２ａ）
〜（３２ｅ）の出力を加算する加算器である。（３７）
は動画信号処理用のサンプリング周波数変換回路（１９
）へ信号を出力する出力端子である。（１１）（３８）
は静止画信号処理用のサンプリング周波数変換回路（１
５）へ信号を出力する出力ライン及び出力端子である。

このフィールド内内挿回路（１８’）のみの等価回路を
第１６図に示す。この第１６図の例では、ゼロ信号挿入
用のスイッチ（Ｓ３）を、このフィールド内内挿回路（
１８’）の入力段に設けている。この様にすると、ゼロ
信号挿入用のスイッチ（Ｓ３）が１個で良いが、フレー
ム間内挿回路（１４）の出力を時間合わせのために２水
平走査期間遅延せしめるための、１ラインモリ（図示せ
ず）が別に２個必要となる。フィールド内内挿回路の動
作を第１４図乃至第１７図を参照しつつ説明する。第１
７図は入力される画素を示すものとし、現フレームの画
素が白丸Ｏで表わされるものとする。

スイッチ（Ｓ３）はこの第１７図の黒丸・の画素をゼロ
信号とする。

フィールド内内挿回路は、２次元フィルタ処理により、
この黒丸・の部分に画素信号を内挿すると共に、現フレ
ームの画素○に対してもフィルタ処理を行なう。

このフィールド内内挿回路は第１４図及び第１６図より
理解される様に、垂直方向に５次、水平方向に７次の２
次元フィルタ回路でもある。スイッチ（Ｓ３）により、
現フレーム画素○以外の画素・にはゼロが挿入される。

１次元トランスバーサルフィルタ（３２ａ）〜（３２ｅ
）及びラインメモリ（２４ａ）　−（２４ｄ）は３２．
４ＭＨｚのクロックにより動作する。よって、第１４図
、第１６図の中央点（ＣＥＮＴＥＲ）に、現フレーム画
素○が存在する時点では、タップ係数がａｌｌ〜ａ５４
の乗算器（３４ａ）（３４Ｃ）（３４ｅ）（３４ｇ）に
はゼロ挿入された画素・が位置する。このため、結局、
タップ係数（ｂ、、）〜（ｂａｎ）を用いたフィルタ処
理が行なわれることになる。

又、第１４図、第１６図の中央点（ＣＥＮＴＥＲ）にゼ
ロ挿入された画素・が存在する時点では、タップ係数が
ｂ１１〜ｂ、の乗算器（３４ｂ）（３４ｄ）（３４ｆ）
にはゼロ挿入された画素・が位置する。このため、結局
、タップ係数ａｌｌ〜ａ＄４を用いたフィルタ処理が行
なわれる。

例えば、第１７図のゼロ挿入画素ＳＳＳ・を内挿する演
算は次の様になる。

５３３＝　（ａ１４Ｓ５０＋ａ１３Ｓ５２＋ａ１２Ｓ５
４＋ａｌｌＳ５６）−（１）＋（ａ２３ｓ４１＋ａ２２
ｓ４３＋ａ２１ｓ４５）　　　　　　（２）＋（ａ３４
Ｓ３０＋ａ３３Ｓ３２＋ａ３２Ｓ３４＋ａ３１Ｓ３６）
−（３）＋（ａ４３ｓ２１＋ａ４２ｓ２３＋ａ４１ｓ２
５）　　　　　　（４）＋（ａ５４Ｓ１０＋ａ５３Ｓ１
２＋ａ５２Ｓ１４＋ａ５１Ｓ１６）−（５）又、現フレ
ームの画素５３４０をフィルタリングする演算は次の様
になる。

５３４＝　（ｂ１３ｓ５２＋ｂ１２ｓ５４＋ｂｌｌｓ５
６）　　　　　　　　　（６）＋（ｂ２４Ｓ４１＋ｂ２
３Ｓ４３＋ｂ２２Ｓ４５＋ｂ２１Ｓ４７）−（７）＋（
ｂ３３ｓ３２＋ｂ３２ｓ３４÷ｂ３１ｓ３６）　　　　
　　　　　（８）＋（ｂ４４Ｓ２１＋ｂ４３Ｓ２３＋ｂ
４２Ｓ２５＋ｂ４１Ｓ２７）−（９）＋（ｂ５３ｓ１２
＋ｂ５２ｓ１４＋ｂ５１ｓ１６）　　　　　　　　　（
１０）上記フィールド内内挿処理に於いては、第１４図
のスイッチ（Ｓ２ａ　）〜（Ｓ２ｅ）若しくは第１６図
のスイッチ（Ｓ３）で前フレームの画素（第１７図の黒
丸・）にゼロを挿入している。

そして回路の動作スピード（クロック）は、３０ｎｓｅ
ｃ　（３２，４ＭＨｚ　）であり、回路の動作・スピー
ド・演算応答性能を高めなくてはならない。又、このゼ
ロが挿入された画素のデータをも遅延しなくてはならな
いため、メモリ容量が多く必要となる。

つまり、従来に於いては、フィールド内内挿回路の動作
スピードが速く、遅延用のラインメモリ用のＲＡＭ及び
タップ係数乗算器用のＲＯＭを速く動作させなくてはな
らない。又、メモリ容量も多く必要とされる。

ところで、ＭＵＳＥデコーダの実用化のために、これら
フィールド内内挿回路のＩＣ化が切望されている。この
ＩＣ化を行う場合、大きな面積を必要とするＲＡＭ部分
が少ない方が良い。又、動作タイミングの余裕を広げて
信頼性を高めるために動作スピードは遅い方が良い。

このため、フィールド内内挿回路（１８）に於ける、メ
モリ容量の削減及び動作スピードの低速化が望まれてい
る。

ところで、−船釣な映像信号のフィールド内内挿回路と
して第１８図ａの回路が知られている。

このフィールド内内挿回路は、第１６図と同様に、ゼロ
挿入用のスイッチ（Ｓ３）を備えている。そして、この
第１８図ａの回路と等価の処理を行ない且つ動作スピー
ド、メモリ容量の少ない回路として第１８図すの回路が
知られている。

（ハ）発明が解決しようとする課題 この第１８図すの回路をＭＵＳＥデコーダのフィールド
内内挿回路に用いれば、フィールド内内挿回路の動作ス
ピードを遅く出来る。しかし、ＭＵＳＥ信号は第１０図
に示す如くサンプリング位相がライン間・フィールド間
・フレーム間で反転している。

このため、第１８図すの回路をＭＵ・ＳＥデコー゛ダに
適用するには、このサンプリング位相を異ならしめると
いうＭＵＳＥ信号の特性に合わせた補正を行なわなけれ
ばならない。

このことを、第１９図及び第２０図を参照しつつ説明す
る。第１９図は、ある水平走査ライン期間における第１
８図の（ａ）及び（ｂ）の回路の各点の波形を示してい
る。第２０図は、第１９図の状態の次の水平走査ライン
期間における各点の波形を示している。

つまり、第１８図ａの回路の出力（Ｓｓ　＋　）は、常
に好ましい信号となる（尚、ハツチで示された部分は内
挿された信号部分である）。

しかし乍ら、第１８図すの回路の出力（Ｓ、、）は、第
２０図のＳｅｔに示される様に好ましくない。つまり、
好ましくは、第２０図のＳｏ、′に示される様な出力が
要求される。

尚、この様な欠点を備えたＭＵＳＥ信号受信機が特開昭
６２−１８９８８６号に示されている。

この公報には、ＭＵＳＥデコーダのためのサブサンプル
フィルタ回路が開示される。このサブサンプルフィルタ
回路は、第１８図すに示した回路と似た回路を直接的に
適用されているので、上記の第１９図および第２０図に
より説明された問題が発生する。

本発明の目的は、ＭＵＳＥ信号の様に帯域圧縮のために
、少なくともライン間オフセットサブサンプリングを行
なったサブサンプル映像信号を動作、スピードの遅い（
クロック周波数が低い）フィールド内内挿回路で処理す
るサブサンプル映像信号復調装置を提供するものである
。

具体的には、フィールド内内挿回路の大部分が１６．２
ＭＨｚのクロック信号で動作するＭＵＳＥデコーダを提
供することである。

（ニ）課題を解決するための手段 本発明は帯域圧縮のためにライン間オフセットサブサン
プリングされたサブサンプル映像信号を復調する装置に
於いて、 前記サブサンプル映像信号の画素信号を遅延せしめる遅
延回路（４２ａ）〜（４２ｈ）、（３３ｈ）、（３３ｉ
）、（３３ｊ）と、 この遅延回路から少なくとも連続するＭ個（Ｍは２以上
の整数）の画素信号を取り出して夫々にタップ係数を乗
じた後に加算して第１内挿画素信号を作成する第１演算
回路（４４）と、前記遅延回路から少なくとも連続する
Ｍ−１個又はＭ＋１個の画素信号を取り出して夫々にタ
ップ係数を乗じた後に加算した第２内挿画素信号を出力
する期間と、この第２内挿画素信号を画素信号の１伝送
レート分だけ遅延した第２内挿画素信号を出力する期間
がラインごとに切り換わる第２演算回路（４５）と、 前記第１内挿画素信号に前記第２内挿画素信号を内挿す
るスイッチ手段（Ｓ５）（Ｓ５ａ）〜（Ｓ５ｅ　）とを
備えることを特徴とする。

又、本発明はＭＵＳＥ信号を元の高品位映像信号に復調
するサブサンプル映像信号復調装置に於いて、 現フレームの画素信号間に１フレーム前の画素信号を内
挿するフレーム間内挿回路（３１，２６）と、このフレ
ーム間内挿回路からの画素信号のうち現フレームの画素
信号をラッチすることにより前記ｌフレーム前の画素信
号を除くラッチ回路（４０）と、 このラッチ回路からの画素信号を遅延せしめる遅延回路
（４２ａ）　−（４２ｄ）（３３ｈ）（３３ｉ）（３３
ｊ　）と、この遅延回路から少なくとも連続する２Ｎ個
（Ｎは自然数）の画素信号を取り出して夫々にタップ係
数を乗じた後に加算する第１演算回路（４４）と、 前記遅延回路からの前記２Ｎ個の画素信号の内連続する
（２Ｎ−１）個を選択する２つの組み合わせを、ライン
間で反転して選択し、選択された＠素信号に夫々タップ
係数を乗じた後に加算する第２演算回路（４５）と、 この第２演算回路から出力される画素信号に前記第１演
算回路から出力される画素信号を内挿するべく、画素信
号の倍の速度で且つライン間で位相が反転して制御され
、前記第１、第２演算回路からの画素信号を選択的に出
力するスイッチ手段（Ｓ５）（Ｓ５ａ）　−（Ｓ５ｅ）
とを、備えることを特徴とする。

又、本発明は上記の前記フレーム間内挿回路の画素信号
のうち１フレーム前の画素信号をラッチすることにより
現フレームの画素信号又は２フレーム前の画素信号を除
く第２ラッチ回路（５１）と、 前記遅延回路から画素信号を引き出す引き出し線（ｊ２
）と、 前記引き出し線の画素信号にタイミングを合わすために
前記第２ラッチ回路からの画素信号を遅延せしめる第２
遅延回路（４２ｅ）（４２ｆ）と、前記引き出し線の画
素信号に前記第２遅延回路からの画素信号を内挿してフ
レーム間内挿された信号を出力する第２スイッチ手段（
Ｓ６）とを、備えることを特徴とする。

（ホ）作　用 上記の如く、本発明に依れば、スイッチ（Ｓ５ａ）〜（
Ｓ５ｅ）のスイッチングの位相及び第２演算回路（４５
）の出力をラインごとに切り換えて、ライン間オフセッ
トサブサンプリングによるサブサンプル映像信号の内挿
を行なう。

（へ）実施例 第１図及び第２図を参照しつつ本発明の第１実施例を説
明する。尚、第１図に於いて、第１０図乃至第２０図と
同一部分には同一符号を付した。

（４０）はＤ　−Ｆ　Ｆよりなるラッチ回路である。こ
のラッチ回路（４０）は現フレームの画素信号（第１７
図の白丸○）をラッチし、前フレームの画素信号を排除
する。このラッチ回路（４０）への入力信号を第２図（
ｂ）に示す。又、出力を第２図（ｃｌ）に示す。（４１
）もＤ−ＦＦよりなるラッチ回路であり、第２図（ｄｌ
）に示す様に画素信号の出力タイミングをそろえる。

尚、上記説明は白丸○の画素信号が現フレームの場合で
あって、黒丸の画素信号が現フレームの場合は第２図（
ｃ２）（ｄ２）の信号をラッチ回路（４０）（４１）は
出力する。

（４２ａ）（４２ｂ）（４２ｃ）（４２ｄ）は１水平走
査期間遅延回路を形成するｌラインメモリである。この
ラインメモリ（４２ａ）　−（４２ｄ）は、１６．２Ｍ
Ｈｚのタロツクで動作し、その容量は第１４図の１ライ
ンメモリ（２４ａ）−（２４ｄ）の容量の半分で良い。

（４３ａ）（４３ｂ）（４３ｃ）（４３ｄ）（４３ｅ）
は１次元トランスバーサルフィルタである。この１次元
トランスバーサルフィルタ（４３ａ）〜（４３ｅ）は、
タップ係数が異なるのみで同じ回路構成である。（３３
ｈ）（３３ｉ）（３３Ｊ）はＤ−ＦＦよりなる１画素単
位の遅延素子であり、１６．２ＭＨｚのクロックで動作
する。（４４）は連続する４画素信号よりフィルタ演算
を行なう第１演算回路、（４５）は連続する３画素信号
よりフィルタ演算を行なう第２演算回路である。（３４
ａ）（３４ｂ）（３４ｃ）（３４ｄ）（３４ｅ）（３４
ｆ）（３４ｇ）はＲＯＭを用いて形成されるタップ係数
乗算器である。（４６）（４７）は加算器である。（４
８）（４９）はＤ−ＦＦよりなる１画素単位の遅延素子
であり、１６．２ＭＨｚのタロツクで動作する。（Ｓ４
ａ）（Ｓ４ｂ）（Ｓ４ｃ）はｌ水平走査期間ごとに切り
換わるスイッチである。（１１）はインバータである。

（５５ａ）（Ｓ５ｂ）（Ｓ５ｃ）（Ｓ５ｄ）（Ｓ５ｅ）
は、３０ｎｓｅｃ（３２，４ＭＨｚ）ごとに切り換わる
スイッチである。（Ｉ２）はインバータである。このイ
ンバータ（Ｉ１）（１２）により、１次元トランスバー
サルフィルタ（４３ａ）〜（４３ｅ）内のスイッチが制
御される。つまり、１次元トランスバーサルフィルタ（
４３ａ）〜（４３ｅ）のスイッチの接続により、この１
次元トランスバーサルフィルタは（４３ａ）（４３ｃ）
（４３ｅ）と（４３ｂ）（４３ｄ）に分けられる。

（５１）はＤ−ＦＦよりなるラッチ回路である。このラ
ッチ回路は前フレームの画素信号（第１７図の黒丸・）
をラッチし、現フレームの画素信号（第１７図の白丸○
）を排除する。このラッチ回路（５１）への入力信号を
第２図（ｂ）に示す。又、出力を第２図（ｃ２）に示す
。（５２）もＤ−ＦＦよりなるラッチ回路であり、第２
図（ｄ２）に示す様に画素信号の出力タイミングをそろ
える。（４２ｅ）（４２ｆ）は１水平走査期間遅延回路
を形成する１ラインメモリである。この１ラインメモリ
（４２ｅ）（４２ｆ）は、１６　、２　Ｍ　Ｈｚのタロ
ツクで動作し、その容量はラインメモリ（４２ａ　）−
（４２ｄ　）と同等である。（Ｓ６）は、フレーム間補
間信号再作成用のスイッチである。

上記動作を説明する。

スイッチ（Ｓｌ）からのフレーム間補間信号は、ラッチ
回路（４０）に入力されて現フレームの画素信号のみが
ラッチされる。このラッチ回路（４０）には、端子（３
０）から入力されるライン間・フレーム間で反転する制
御信号と、１６．２ＭＨｚのクロック信号がＥＸ−ＯＲ
された１６．２ＭＨｚの信号が入力される。この様にし
て抜き出された現フレームの画素信号は次のラッチ回路
（４１）に入力されタイミングがそろえられる。

このことを、第２図を参照しつつ、詳しく説明する。第
２図（ｂ）に示す様な画素信号がラッチ回路（４０）に
入力される。ラッチ回路（４０）は現フレームの画素信
号のみをラッチして、第２図（Ｃ１）の信号を出力する
。つまり、ラッチ回路（４０）は、第２図（ｂ）の前フ
レームの画素ＳＬ１．５１３、Ｓ１５、・・・５１７、
・・・５２０、Ｓ２２・・・を取り除く。しかし、この
ままでは、１水平走査期間ごとに３２．４ＭＨｚの１ク
ロック分のライン間オフセットが残っているので、第２
図ａに示される１６．２ＭＨｚのクロック信号を用いて
、再度ラッチ回路（４１）でラッチする。このラッチに
より、第２図（ｄｌ）に示す様なタイミングの合った映
像信号となる。

尚、１フレ一ム期間後には、これと反対に、ラッチ回路
（４０）はｌフレーム期間後に於ける現フレーム画素信
号である５１１．Ｓ１３、Ｓ１５．５１７・・・Ｓ２０
、Ｓ２２・・・をラッチして、画素Ｓ１０、Ｓ１２．５
１４、Ｓ１６、・・・５２１．Ｓ２３・・・を取り除く
。

このように、ラッチ回路（４０）（４１）により、現フ
レームの画素信号のみがラッチされて、１６．２ＭＨｚ
レートの映像信号となり、ラインメモリ（４２ａ）及び
１次元トランスバーサルフィルタ（４３ａ）の入力信号
となる。このラインメモリ（４２ａ）の１ライン遅延さ
れた映像信号はラインメモリ（４２ｂ）及び１次元トラ
ンスバーサルフィルタ（４３ｂ）の入力信号となる。ラ
インメモリ（４２ｂ）の出力は、ラインメモリ（４２ｃ
）及び１次元トランスバーサルフィルタ（４３Ｃ）の入
力信号となる。ラインメモリ（４２ｃ）の出力は、ライ
ンメモリ（４２ｄ）及び１次元トランスバーサルフィル
タ（４３ｄ）の入力信号となる。ラインメモリ（４２ｄ
）の出力は、１次元トランスバーサルフィルタ（４３ｅ
）の入力信号となる。

上記の１次元トランスバーサルフィルタ（４３３）〜（
４３ｅ　）の動作を説明する。

例えば、第２図（ｄｌ）に示される信号がラッチ回路（
４１）の出力として得られ、且つ、第１図の■■◎◎の
各点にそれぞれＳ５６、Ｓ５４、Ｓ５２、Ｓ５０の画素
がある時の動作を説明する。

このとき、■［Ｆ］００点には、Ｓ４７、Ｓ４５、Ｓ４
３、Ｓ４１．００００点にはＳ３６、Ｓ３４、Ｓ３２、
Ｓ３０、◎■◎［Ｆ］点にはＳ２７．　Ｓ２５、Ｓ２３
．５２１．００００点にはＳ１６．５１４．５１２．　
ＳｌＯ画素が存在する。

１次元トランスバーサルフィルタ（４３ａ）の各乗算！
（３４ａ）−（３４ｇ）にはそれぞれタップ係数として
ａ１４．　ａ１３、ａ１２、ａｌｌ、ｂ１３、ｂ１２、
ｂｌｌが与えられており、連続する４つの画素から加算
器（４６）の出力に（１）式で示される演算結果が得ら
れる。又、スイッチ（Ｓ４ａ）（Ｓ４ｂ）（Ｓ４ｃ）が
ｂ側に接続せられて連続する３つの画素Ｓ５２、Ｓ５４
、Ｓ５６を乗算器（３４ｅ）（３４ｆ）（３４ｇ）に入
力することで、加算７３（４７）出力には（６）式で示
される演算結果が得られる。この２つの加算器（４６）
（４７）の演算結果は夫々Ｄ　−Ｆ　Ｆ　（４８）（４
９）を介してスイッチ（Ｓ５ａ　）に入力される。

同様にして、第２の１次元トランスバーサルフィルタ（
４３ｂ）において第１の１次元トランスバーサルフィル
タ（４３ａ）の乗算器（３４ａ）〜（３４ｇ）に対応す
る乗算器にはそれぞれタップ係数としてｂ２４、ｂ２３
、ｂ２２、ｂ２Ｌａ２３、ａ２２、ａ２１が、第３のト
ランスバーサルフィルタ（４３ｃ）の対応する乗算器に
はタップ係数ａ３４、ａ３３、ａ３２、ａ３１．ｂ３３
、ｂ３２．　ｂ３１が、第４のトランスバーサルフィル
タ（４３ｂ）の対応する乗’Ｇ　器にはタップ係数ｂ４
４、ｂ４３、ｂ４２、ｂ４１．ａ４３、ａ４２、ａ４１
が、第５のトランスバーサルフィルタ（４３ｅ）の対応
する乗算器にはタップ係数ａ５４、ａ５３、ａ５２、ａ
５１、ｂ５３、ｂ５２、ｂ５１が与えられている。トラ
ンスバーサルフィルタ（４３ｂ）（４３ｃ）（４３ｄ）
（４３ｅ）の各々の第１演算回路（４４）の各出力にそ
れぞれ（７）、（３）、（９）、（５）式の演算結果が
得られる。

また第１のトランスバーサルフィルタ（４３ａ）のスイ
ッチ（Ｓ４ａ）（Ｓ４ｂ）（Ｓ４ｃ）に対応する第２、
第３、第４、第５のトランスバーサルフィルタ（４３ｂ
）（４３ｃ）（４３ｄ）（４３ｅ）の夫々の３つのスイ
ッチはａ、ｂ、ａ、ｂ側に接続される。つまり、第２°
、第３、第４、第５のトランスバーサルフィルタ（４３
ｂ）（４３ｃ）（４３ｄ）（４３ｅ）の夫々の第２演算
回路（４５）の各出力は（２）（８）（４）（１０）式
の演算結果が得られる。以上の説明かられかるように、
１６ＭＨｚクロックの前半部の時間において、スイッチ
（Ｓ５ａ）−（Ｓ５ｅ）がそれぞれａ、ｂ、ａ、ｂ、ａ
側に接続されて、それぞれの出力が加算器（３６）で加
算されれば（１）から（５）式で示される５３３画素の
フィールド内内挿出力が得られる。そして、１６ＭＨｚ
クロックの後半部の時間において、スイッチ（Ｓ５ａ）
〜（Ｓ５ｅ）がそれぞれ今度は反対にす、　ａ、　ｂ、
ａ、ｂ側に接続されて、それぞれの出力が加算器（３６
）で加算されれば（６）〜（１０）式で示されるＳ３４
画素のフィ　−ルド内内挿出力が得られる。

このようにして、Ｓ３３、Ｓ３４、・・・画素のあるラ
イン上の画素をフィールド内内挿する１水平走査期間、
スイッチ（Ｓ４ａ）（Ｓ４ｂ）（Ｓ４ｃ）及びこれに対
応する他のトランスバーサルフィルタ（４３ｂ）（４３
ｃ）（４３ｄ）（４３ｅ）のスイッチはそのままの接続
状態で、スイッチ（５５ａ）〜（Ｓ５ｅ）のみが前述の
位相で３２．４Ｍ　Ｉ−１ｚレートで切り換わることに
より、加算器（３６）出力に３２　、４　Ｍ　Ｉ−Ｉ　
ｚ単位でフィールド内内挿された信号を得ることができ
る。

次に、この時点より、１水平走査期間経過した後の動作
を説明する。

この時、 ＡＢＣＤ各点にＳ６７、Ｓ６５、Ｓ６３、Ｓ６１画素が
、ＥＦＧＨ各点にＳ５６、Ｓ５４、Ｓ５２、Ｓ５０画素
が、ＩＪＫＬ各点に５４７、Ｓ４５．　Ｓ４３．５４１
画素が、ＭＮＯＰ各点にＳ３６、Ｓ３４、Ｓ３２．５３
０画素が、ＱＲ５Ｔ各点に５２７、Ｓ２５、Ｓ２３．５
２１画素が存在する。

そして、この時、スイッチ（５４ａ　）　（Ｓ４ｂ　）
（Ｓ４ｃ　）を制御する信号は反転しているので、第１
のトランスバーサルフィルタ（４３ａ）のスイッチ（Ｓ
４ａ）（Ｓ４ｂ）（Ｓ４ｃ）をａ側に、これと対応する
第２〜第５のトランスバーサルフィルタ（４３ｂ）〜（
４３ｅ）のスイッチをそれぞれす、ａ、ｂ、ａ側という
ふうに前ラインの場合に対し逆端子に接続される。

又、スイッチ（Ｓ５ａ）−（Ｓ５ｅ）を制御する１６．
２ＭＨｚの信号の位相も反転しているため、このスイッ
チ（Ｓ５ａ）−（Ｓ５ｅ）は１６．２ＭＨｚの１クロツ
クの前半期間に於いて、夫々ｂ、ａ、ｂＳ　ａ、ｂ側に
接続される。このため、加算器（３６）の出力は以下の
如くなり、フィールド内内挿用のフィルタ処理を成され
た５４３画素を得る。

５４３＝　ｂ１３ｓ６１＋ｂ１２ｓ６３＋ｂｌｌｓ６５
＋ｂ２４Ｓ５０＋ｂ２３Ｓ５２◆ｂ２２Ｓ５４÷ｂ２１
ｓ５６＋ｂ３３Ｓ４１＋ｂ３２Ｓ４３＋ｂ３１Ｓ４５＋
ｂ４４Ｓ３０＋ｂ４３Ｓ３２＋ｂ４２Ｓ３４＋ｂ４１Ｓ
３６＋ｂ５３Ｓ２１◆ｂ５２ｓ２３＋ｂ５１ｓ２５又、
１６．２ＭＨｚの１クロツクの後半期間に於いて、スイ
ッチ（Ｓ５ａ）〜（Ｓ５ｅ）が夫々ａ、ｂ、ａ、ｂ、ａ
側に接続される。このため、加算器（３６）の出力は、
以下の如くなり、フィールド内内挿用のフィルタ処理を
為された５４４画素を得る。

５４４＝　ａ１４Ｓ６１＋ａ１３Ｓ６３＋ａ１２Ｓ６５
＋ａｌｌＳ６７＋ａ２３Ｓ５２＋ａ２２Ｓ５４＋ａ２１
Ｓ５６＋ａ３４Ｓ４１＋ａ３３Ｓ４３＋ａ３２Ｓ４５＋
ａ３１　Ｓ４７＋ａ４３Ｓ３２＋ａ４２Ｓ３４＋ａ４１
Ｓ３６＋ａ５４Ｓ２１＋ａ５３Ｓ２３＋ａ５２Ｓ２５＋
ａ５１Ｓ２７このようにして、Ｓ４３．５４４画素のあ
るライン上の画素をフィールド内内挿する期間、第１の
トランスバーサルフィルタ（４３ａ）のスイッチ（Ｓ４
ａ）（Ｓ４ｂ）（Ｓ４ｃ）及びこれに対応する他のトラ
ンスバーサルフィルタ（４３ｂ）〜（４３ｅ）のスイッ
チは前ラインに対し逆の連続状態のままであり、スイッ
チ（Ｓ５ａ　）〜（Ｓ５ｅ　）が前ラインの場合と反対
の位相、すなわち、１６．２ＭＨｚのクロックの前半期
間ｂ、ａ、ｂ　　ａ、ｂ側に後半期間ａ、　ｂ、　ａ、
　ｂ、　ａ側に、切り換わることにより、加算器（３６
）出力に３２．４ＭＨｚ単位でフィールド内内挿された
信号を得ることができる。

ｎ＋２ライン上の画素Ｓ３３、Ｓ３４とｎ＋３ライン上
の画素Ｓ４３、Ｓ４４をフィールド内内挿演算するスイ
ッチの状態を比較すると、スイッチ（Ｓ４ａ）（Ｓ４ｂ
）（Ｓ４ｃ）及びこれに対応する他のトランスバーサル
フィルタ（４３ｂ）〜（４３ｅ）のスイッチも、スイッ
チ（Ｓ５ａ）〜（ｓｓｅ）も共にラインで反転する関係
にある。

同様にｎ＋４ライン上の画素を内挿するとき、ｎ＋３ラ
インに対して逆のスイッチ制御、言い換えればｎ＋２ラ
インの画素を内挿するときと同じスイッチ制御が行なわ
れる。このようにラインごとに互いに反転する位相でこ
れらのスイッチ（Ｓ４ａ）（Ｓ４ｂ）（Ｓ４ｃ）は制御
される。

次に、第２図（ｄ２）に示される信号がラッチ回路（４
１）の出力として得られる１フレーム後の動作を説明す
る。

■■■◎各点にＳ５７、Ｓ５５、Ｓ５３．５５１画素が
、■［Ｆ］◎■各点にＳ４６、Ｓ４４、Ｓ４２、Ｓ４０
画素が、■■■■各点にＳ３７、Ｓ３５、Ｓ３３、Ｓ３
１画素が、ｅｅ＠に！り　各点＋：　Ｓ　２６、Ｓ２４
、Ｓ２２．５２０１１１素カ、◎■■■各点にＳ１７．
５１５、Ｓ１３、Ｓｌ１画素があると第１のトランスバ
ーサルフィルタタ（４３８）のスイッチ（Ｓ４ａ）（Ｓ
４ｂ）（Ｓ４ｃ）はａ側に、これと対応する第２〜第５
のトランスバーサルフィルタ（４３ｂ）〜（４３ｅ）の
スイッチはそれぞれす、ａ、ｂ、ａ側に接続されるよう
に制御される。そして、スイッチ（Ｓ５ａ）　〜（Ｓ５
ａ）は１６．２ＭＨｚクロック前半においてそれぞれす
、ａ、ｂ、ａ、ｂ側に接続されるので、加算器（３６）
出力にフィールド内内挿された以下の如き５３３画素を
得る。

５３３＝　ｂ１３ｓ５１＋ｂ１２ｓ５３＋ｂｌｌｓ５５
＋ｂ２４Ｓ４０＋ｂ２３Ｓ４２＋ｂ２２Ｓ４４＋ｂ２１
Ｓ４６＋ｂ３３Ｓ３１＋ｂ３２Ｓ３３＋ｂ３１Ｓ３５＋
ｂ４４Ｓ２０＋ｂ４３Ｓ２２＋ｂ４２Ｓ２４＋ｂ４１Ｓ
２６＋ｂ５３Ｓ１１÷ｂ５２ｓ１３＋ｂ５１ｓ１５又、
スイッチ（Ｓ５ａ）−（Ｓ５ｅ）は１６．２ＭＨｚタロ
ツク後半においてそれぞれａ、ｂ、ａ、ｂ、ａ側に接続
される。よって、加算器（３６）出力にフィールド内内
挿された以下の如き５３４画素を得ることができる。

５３４＝　ａ１４Ｓ５１＋ａ１３Ｓ５３＋ａ１２Ｓ５５
＋ａｌｌＳ５７＋ａ２３Ｓ４２＋ａ２２Ｓ４４＋ａ２１
Ｓ４６＋ａ３４Ｓ３１＋ａ３３Ｓ３３＋ａ３２Ｓ３５＋
ａ３１Ｓ３７＋ａ４３Ｓ２２＋ａ４２Ｓ２４＋ａ４１Ｓ
２６＋ａ５４Ｓ１１＋ａ５３Ｓ１３＋ａ５２Ｓ１５＋ａ
５１Ｓ１７このＳ３３．　Ｓ３４画素を求めるときのス
イッチと１フレーム前の５３３．５３４画素を求めると
きのスイッチの状態を比較すると逆になる。つまりスイ
ッチ（Ｓ４ａ）（Ｓ４ｂ）（Ｓ４ｃ）及びこれに対応す
るトランスバーサルフィルタ（４３ｂ）〜（４３ｅ）の
スイッチも、スイッチ（Ｓ５ａ）〜（Ｓ５ｅ）も共にラ
イン間、フレーム間で反転するような位相で制御され、
加算５（３６）出力に常に正常なフィールド内内挿出力
を得ることができる。

スイッチ（Ｓ４ａ）（Ｓ４ｂ）（Ｓ４ｃ）及びこれに対
応するトランスバーサルフィルタ（４３ｂ）〜（４３ｅ
）のスイッチはＩＨごとに接続点が切り換わり、スイッ
チ（Ｓ５ａ）−（Ｓ５ｅ）は３２　、４　Ｍ　Ｈｚごと
に切換わり、これらのラインごとフレームごとの関係が
反転する関係となるわけであるが、このライン・フレー
ム間反転の制御信号は端子（３０）から入力されるサン
プリング位相を用いて容易に得る。端子（３０）入力に
よりスイッチ（Ｓ４ａ）（Ｓ４ｂ）（Ｓ４ｃ）及びトラ
ンスバーサルフィルタ（４３ｃ）（４３ｅ）の対応する
スイッチを制御し、インバータ（１１）により反転され
た信号によりトランスバーサルフィルタ（４３ｂ）（４
３ｄ）の対応するスイッチを制御する。また、ＥＸ−Ｏ
Ｒ（３９）出力によりスイッチ（Ｓ５ａ）（Ｓ５ｃ）（
Ｓ５ｅ）を制御し、Ｅ　　Ｘ−０Ｒ（３９）出力をイン
バータ（Ｉ２）により反転し、スイッチ（Ｓ５ｂ）（Ｓ
５ｄ）を制御するのである。つまり、第１１第３、第５
のトランスバーサルフィルタ（４３ａＨ４３ｃ）（４３
ｅ）のスイッチ制御は等しく、第　２、第４のトランス
バーサルフィルタ（４３ｂ）（４３ｄ）のスイッチ制御
は等しく共通に行なつ。

ラッチ回路（５１）はラッチ回路（４０）へ入力される
クロックとは逆位相のクロックを入力される。このため
、ラッチ回路（４０）より第２図（ｃｌ）の信号が出力
されている時、ラッチ回路（５１）は前フレームの画素
信号のみをラッチして第２図（Ｃ２）の信号を出力する
。このラッチ回路（５１）の出力は、ラッチ回路（５２
）でタンミンダがそろえられ、第２図（ｄ２）の信号が
得られる。

こうして得られた１６．２ＭＨｚレートの前フレームの
信号はラインメモリ（４２ｅ）（４２ｆ）に入力されて
２７−平走査期間遅延される。つまり、ライン（ｔ２）
の出力と、ラインメモリ（４２ｆ）の出力とのタイミン
グが一致する。

そして、この２つの出力をスイッチ（Ｓ６）に入力する
と共に、このスイッチ（Ｓ６）をＥ　Ｘ　−ＯＲ（３９
）出力により制御すれば、元の第２図（ｂ）の信号を得
ることが出来る。

即ちスイッチ（Ｓ６）は現フレーム画素タイミングには
（ｂ）へ、前フレーム画素タイミングには（ａ）へ３２
．４ＭＨｚ単位で切り換わり、これがライン間、フレー
ム間で反転制御されるから、現、前フレーム信号が元の
ごとくに内挿されるのである。

スイッチ（Ｓ６）の出力として端子（３８）に得られた
信号は入力端子（２５）からみてほば２Ｈ遅れた信号で
あり、一方加算器（３６）出力もほぼ２Ｈ遅れた信号で
あるので、タイミングがほぼ一致した信号を得ることが
できる。この２つの信号は前者が静止画信号として、後
者が動画信号として用いられるものである。このように
わずかな回路を追加し、ラインメモリ（４２ｅ）（４２
ｆ）を前フレーム画素のみの遅延に用いて、容易に動画
出力とほぼ同タイミングの静止画出力が得られる。

尚、第１実施例では、ラッチ回路（５１）への入力は、
スイッ′Ｆ（Ｓｌ）の出力としたが、これは第１図に破
線（ｔ３）で示す様に前フレーム信号と２フレ一ム前信
号とが内挿された信号の内、前フレーム信号のみをラッ
チするようにしても良い。

第３図に本発明の第２実施例を示す。この第２実施例は
、フィールド内内挿回路への入力信号を入力端子（２５
）より入力される現フレーム信号を直接用いている例で
ある。尚、第１図と同一部分には同一符号を付した。

１フレ一ム前信号を児フレーム信号とフレーム間内挿さ
れたスイッチ（Ｓｌ）出力又は２フレ一ム前信号とフレ
ーム間内挿されたフレームメモリ（２６）出力（破線で
示す）から、ラッチ回路（５１）＜５２）によりラッチ
して、ラインメモリ（４２ｅ）（４２ｆ）により２　Ｈ
の遅延を施したのちスイッチ（Ｓ６）のａ端子へ入力す
る。一方、現フレーム信号はラインメモリ（４２ｂ）出
力を遅延調整用のデイレイ回路（５３）によりスイッチ
（Ｓ６）入力前フレーム信号とタイミングを合わせたの
ち、スイッチ（Ｓ６）へ入力する。スイッチ（Ｓ６）は
Ｅ　Ｘ　−ＯＲ（３９）出力により制御され端子（３８
）に静止画用信号が得られる。

第４図に本発明の第３実施例を示す。この第３実施例は
静止画処理用の信号の２Ｈ遅延をフィールド内内挿回路
で行うものである。

（４０ａ）（４０ｃ）はＥ　Ｘ　−ＯＲ（３９）出力を
クロックとして、現フレーム信号のみをラッチするラッ
チ回路である。（４０ｂ）はインバータ（■２）出力を
クロックとして、現フレーム信号のみをラッチするラッ
チ回路である。（４１ａ）（４１ｂ）（４１ｃ）は１６
．２ＭＨｚのクロックが入力されるラッチ回路である。

（２４ａ）（２４ｂ）は３２．４Ｍ、Ｈ２を久ロックと
して動作し、夫々ＩＨ遅延回路として働くラインメモリ
である。現フレーム信号と１フレ一ム前信号がフレーム
間内挿された３２．４ＭＨｚの映像信号はライ　ンメモ
リ（２４ａ）（２４ｂ）により２Ｈ遅延され、ラッチ回
路（４１ｃ）により現フレーム信号のみがラッチされて
１６．２ＭＨｚで動作するラインメモリ（４２ｃ）（４
２ｄ）によりさらに２Ｈの遅延が施される。フィールド
内内挿処理はスイッチ（Ｓｌ　）出力からラッチ回路（
４０ａ）（４１ａ）により１′Ｊだ現フレーム信号と、
ラインメモリ（２４ａ）出力からラッチ回路（４０ｂ）
（４１ｂ）により得た現フレーム信号と、ラッチ回路（
４０Ｃ）（４１Ｃ）出力、ラインメモリ（４２ｃ）（４
２ｄ）出力に得られる現フレーム信号とを、１次元トラ
ンスバーサルフィルタ（４３ａ）〜（４３ｅ）加算器（
３６）を用いて演算処理することで得られる。

フィールド内内挿出力にタイミングのほぼ等しい静止画
用信号は直接ラインメモリ（２４ａ）（２４ｂ）出力か
ら得ることができる。

本実施例による特徴は、ラインメモリ（２４ａ）や（２
４ｂ）はラインメモリ（４２ｃ）（４２ｄ）の倍の容量
を有しており、動作スピードが１６．２ＭＨｚから３２
　、４　Ｍ　）−１ｚと高速化することになる。又、ラ
インメモリの全容量は第１、第２実施例と等しい。

しかし、ラインメモリの個数が２個減りラインメモリの
制御用回路の個数を少なく出来る。又、ラインメモリ（
２４ｂ）の出力をそのまま静止画用出力と出来る。

第５図に本発明の第４実施例を示す。この実施例はフィ
ールド内内挿回路の第１図のタップ係数がタップ係数ｂ
３２を中心に上下・左右対称な値を持つ場合の改良例で
ある。

第５図に於いて、（５４ａ）（５４ｂ）（５４ｃ）（５
４ｄ）（５４ｅ）は加算器、（３４ｄ）はタップ係数ａ
ｌｌの乗算器、（３４Ｃ）はタップ係数ａ１２の乗算器
、（３４ｇ）はタップ係数ｂｌｌの乗算器、（３４ｆ）
はタップ係数ｂ１２の乗算器である。

上記の如く、タップ係数は上下・左右対称なので、 ａｌ　ｌ　＝　ａ、１４　＝　ａ５１　＝　ａ５４ｂｌ
ｌ＝　ｂ１３＝　ｂ５３＝　ｂ５１ａ１２＝　ａ１３＝
　ａ５２＝　ａ５３ｂ１２＝ｂ５２ ｂ２１＝　ｂ２４＝　ｂ４１＝　ｂ４４ａ２１＝　ａ２
３＝　ａ４１＝　ａ４３ｂ２２＝　ｂ２３＝　ｂ４２＝
　ｂ４３ａ２２＝　ａ４２ ａ３１　＝　ａ３４ ｂ３１＝　ｂ３３ ａ３２＝　ａ３３ となる。

本実施例では、加算器（５４ａ）（５４ｂ）により上下
に相等しいタップ係数の掛かる画素を加算したのち１次
元トランスバーサルフィルタ（４３ｆ）〜（４３ｈ）に
入力し、左右に相等しいタップ係数の掛かる画素は加算
器（５４ｃ）−（５４ｅ）及びフィルタ（４３ｇ）（４
３ｈ）の対応する加算器により加算したのち乗算器に入
力することができる。このとき、トランスバーサルフィ
ルタ（４３ｆ）の乗算器（３４ｄ）（３４ｃ）（３４ｇ
）（３４ｆ）に対応するフィルタ（４３ｇ）の乗算器に
はそれぞれタップ係数（ｂ２１）（ｂ２２）（ａ２１）
（ａ２２）、フィルタ（４３ｈ）の乗算器にはそれぞれ
タップ係数（ａ３１）（ａ３２）（ｂ３１）（ｂ３２）
を与えればよい。その他スイッチの動作は第１の実施例
と同じでよい。このようにタップ係数が対称な特性を持
てば回路構成は簡略化される。

第６図に本発明の第５実施例を示す。この実施例は１次
元トランスバーサルフィルタ用の遅延回路を１水平走査
遅延用の回路内に収めたものである。（４２ｅ）（４２
ｆ）（４２ｇ）（４２ｈ）はｌ水平遅延回路である。こ
の回路（４２ｅ）　−（４２ｈ）には、回路（４２ｅ）
に示される様に（４８０−３）単位遅延用の遅延回路（
５５ａ）　（シフトレジスタ、ラインメモリ等よりるる
）が、内蔵されている。又（５６ａ）（５６ｂ）（５６
ｃ）（５６ｄ）（５６ｅ）は全て同一構成である。

第７図に本発明の第６実施例を示す。この実施例は、第
１実施例に於いて、スイッチ（Ｓ４ａ）（Ｓ４ｂ）（Ｓ
４Ｃ）を用いて行なっていた乗算Ｈ（３４ｅ）−（３４
ｇ）への入力の切り換えの代わりに、乗算器の出力をス
イッチ（Ｓ７）により遅延せしめるか否かで行うもので
ある。

（Ｓ７）はスイッチ、（５８）はＤ−ＦＦより為る単位
遅延素子である。（４３’ａ）（４３’ｂ）（４３°ｃ
）（４３’ｄ）（４３’ｅ）は−次元トランスバーサル
フィルタであり、タップ係数が異なるのみで全て同じ回
路構成である。

第８図に本発明の第７実施例を示す。尚、第８図に於い
て、今まで説明した回路と同一部分には同一符号を付し
た。この例は、静止画の信号に巡回型ノイズリデュース
を行うものである。

第８図に於いて、（１８”）はフィールド内内挿回路で
あり、（１４”）はフレーム間内挿回路である。

（６０）は巡回型ノイズリデューサ回路である。尚、巡
回型ノイズリデュース回路は、特開昭６３−２８７２７
０　（ＨＯ４Ｎ５／２１）にも示される様に周知のもの
であるので、概略のみを示す。（６２）（６３）（６４
）は周知の如く巡回型ノイズリデューサを形成する減算
器、ＲＯＭ、加算器である。尚、本実施例ではＲＯＭ制
御回路（６５）は、このＲＯＭ（６３）の入力・出力特
性を切り換えて、その時の入力信号に応じてノイズリデ
ューサ回路の混合比を切り換えている。このＲＯＭ制御
回路（６５）には、コントロール信号を再生して検出し
た動き情報（ビット番号１６．１７．１８）及び、この
時入力されているＭＵＳＥ信号のＳＮ比、ノイズリデュ
ースコントロール情報及びシーンチェンジ（動き情報の
値が“３”時からの経過時間、及び、動き検出回路から
の動き量情報に応じて制御する。

つまり、シーンチェンジ時、ノイズが少ない時、シーン
チェンジ時よりいくらも時間が経過ししていない時、動
き部分の場合は、現フレーム信号の混合比率を高める。

そして、それと反対の時、全体的に静止画時、ノイズが
多い時、シーンチェンジより時間が経過した時、静止画
部分の場合は、２フレーム前の信号の混合比率を高める
。

尚、動き検出回路（２０”）での動き検出には約２Ｈ期
間の時間遅れが発生する。このため、現フレーム、１フ
レーム前２フレーム前の信号は、夫々端子（２５）、可
変遅延回路（６６）より入力する。

（２７）は１フイールド遅延回路である。（６６）はフ
ィールドメモリより成る可変遅延回路である。

この可変遅延回路（６６）は、第１４図のフィールドメ
モリ（２８）に比べて読み出しタイミングを２Ｈ早めて
いる。（６８１）（６３ｂ）は２Ｈ遅延回路を形成する
ラインメモリである。

この発明の第８実施例を第９図に示す。第９図に示した
回路は、第１図の第１実施例と比較すると、各トランス
バーサルフィルタ（４３ａ＋　〜４３ｅ）内にスイッチ
（Ｓ５ａ、〜Ｓ５ｅ　）を設ける代わりに、１つのスイ
ッ＋（Ｓ５）がトランスバーサルフィルタの外側に設け
られる。

スイッチ（Ｓ５）は、入力端子（ａ）が加算器（３６ａ
）の出力に接続され、入力端子（ｂ）が加算器（３６ｂ
）の出力に接続される。加算器（３６ａ）（３６ｂ）は
、トランスバーサルフィルタ（４３ａ、〜４３ｅ）中に
設けられたＤ型−７リツプフロツプ（４８ａ、〜４８ｅ
）および（４９ａ、〜４９ｅ）からの出力信号を選択的
に受けるように接続される。第１図に示した加算器（３
６）は、３２．４ＭＨｚのクロック信号に応答して動作
していだが、第９図に示した２つの加算器（３６ａ　）
および（３６ｂ）は、１６．２ＭＨｚのタロツク信号に
応答して動作する。すなわち、半分の動作速度で加算処
理が行われる。

尚、第１図〜第９図の実施例においては５×７次の２次
元フィールド内内挿を例としたが、別に本発明はこれに
限られるものではない。

本実施例によれば、動画再生のためのフィールド内内挿
回路において、内挿処理には不要な前フレーム画素をラ
インメモリ上を遅延させることがなくなり、ラインメモ
リの容量が節約できる。即ち従来３２ＭＨｚで１ライン
９６０画素であり、このうちＹ信号に７６０画素、線順
次Ｃ信号に２００画素とすると、ひとつのラインメモリ
容量はＹ　Ｉ　Ｈ分、ＣＺ　Ｈ分で１．１６０Ｘ８＝９
．２８０ｂｉｔ、これが４Ｈ分で３７，１２０ｂｉｔの
容量が必要であったが、本実施例によれば３２ＭＨｚラ
インメラインメモリ上ＭＩ（ｚラインメモリ２つで９．
２８０Ｘ２＋４，６４０Ｘ２＝２７．８−１０ｂｉｔで
済むことになり、メモリ容量が２５％節約できる。

フィールド内内挿演算においてゼロ挿入を行なうことな
く現フレーム画素のみを用いてフィルタ演算を行なうこ
とができるので、演算スピードを従来の３２ＭＨｚから
１６ＭＩ−Ｉｚにすることができタイミング余裕、特に
ＲＯＭによる乗算器のタイミング余裕が増え、信頼性が
向上する。

（ト）発明の効果 上記の如く、本発明に依れば、ライン間オフセットサブ
サンプリングされたサフ゛サンプルｌ央イ急信号をフィ
ールド内内挿回路でゼロ挿入を行うことなく処理する場
合に、ライン間でそのフィルタ処理用の演算出力をスイ
ッチ手段（Ｓ４ａ、　Ｓ４ｂ、　５４ｃ）（Ｓ７）によ
り切り換えているので、何ら不都合なく正規のフィール
ド内内挿処理が行なえる。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す図、第２図はその動
作を説明するための図である。 第３図は本発明の第２実施例を示す図である。 第４図は本発明の第３実施例を示す図である。 第５図は本発明の第４実施例を示す図である。 第６図は本発明の第５実施例を示す図である。 第７図は本発明の第６実施例を示す図である。 第８図は本発明の第７実施例を示す図である。 第９図は本発明の第８実施例を示す図である。 第１０図乃至第２０図は従来技術に関する。 第１０図はＭＵＳＥ信号のサンプリング点を示す図であ
る。 第１１図はＭＵＳＥ信号の１フレーム内の信号割当てを
示す図である。 第１２図はコントロール信号内容を示す図である。 第１３図はＭＵＳＥデコーダの概略図である。 第１４図はＭＵＳＥデコーダのブロック図、第１５図は
その動作を説明するための図である。 第１６図はフィールド内内挿回路の等価回路図、第１７
図はその動作を説明するために画素の並び方を示す図で
ある。 第１８図は一般的なフィールド内内挿回路を示す図であ
る。第１９図、第２０図は第１８図の回路の異なる水平
走査ライン期間に於ける各部の波形を示す図である。

Claims (3)

【特許請求の範囲】
1. （１）帯域圧縮のためにライン間オフセットサブサンプ
   リングされたサブサンプル映像信号を復調する装置に於
   いて、 前記サブサンプル映像信号の画素信号を遅延せしめる遅
   延回路と、 この遅延回路から少なくとも連続するＭ個（Ｍは２以上
   の整数）の画素信号を取り出して夫々にタップ係数を乗
   じた後に加算して第１内挿画素信号を作成する第１演算
   回路と、 前記遅延回路から少なくとも連続するＭ−１個又はＭ＋
   １個の画素信号を取り出して夫々にタップ係数を乗じた
   後に加算した第２内挿画素信号を出力する期間と、この
   第２内挿画素信号を画素信号の１伝送レート分だけ遅延
   した第２内挿画素信号を出力する期間が、ラインごとに
   切り換わる第２演算回路と、 前記第１内挿画素信号に前記第２内挿画素信号　を内挿
   するスイッチ手段とを、 備えることを特徴とするサブサンプル映像信号復調装置
   。
2. （２）ＭＵＳＥ信号を元の高品位映像信号に復調するサ
   ブサンプル映像信号復調装置に於いて、現フレームの画
   素信号間に１フレーム前の画素信号を内挿するフレーム
   間内挿回路と、 このフレーム間内挿回路からの画素信号のうち現フレー
   ムの画素信号をラッチすることにより前記１フレーム前
   の画素信号を除くラッチ回路と、このラッチ回路からの
   画素信号を遅延せしめる遅延回路と、 この遅延回路から少なくとも連続する２Ｎ個（Ｎは自然
   数）の画素信号を取り出して夫々にタップ係数を乗じた
   後に加算する第１演算回路と、前記遅延回路からの前記
   ２Ｎ個の画素信号の内連続する（２Ｎ−１）個を選択す
   る２つの組み合わせを、ライン間で反転して選択し、選
   択された画素信号に夫々タップ係数を乗じた後に加算す
   る第２演算回路と、 この第２演算回路から出力される画素信号に前記第１演
   算回路から出力される画素信号を内挿するべく、画素信
   号の倍の速度で且つライン間で位相が反転して制御され
   、前記第１、第２演算回路からの画素信号を選択的に出
   力するスイッチ手段とを、 備えることを特徴とするサブサンプル映像信号復調装置
   。
3. （３）前記フレーム間内挿回路の画素信号のうち１フレ
   ーム前の画素信号をラッチすることにより現フレームの
   画素信号又は２フレーム前の画素信号を除く第２ラッチ
   回路と、 前記遅延回路から画素信号を引き出す引き出し線と、 前記引き出し線の画素信号にタイミングを合わすために
   前記第２ラッチ回路からの画素信号を遅延せしめる第２
   遅延回路と、 前記引き出し線の画素信号に前記第２遅延回路からの画
   素信号を内挿してフレーム間内挿された信号を出力する
   第２スイッチ手段とを 備えることを特徴とする請求項２記載のサブサンプル映
   像信号復調装置。