JPH0227676B2

JPH0227676B2 -

Info

Publication number: JPH0227676B2
Application number: JP53046573A
Authority: JP
Inventors: Kazuo Watanabe; Yasuyo Ishikawa
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1978-04-21
Filing date: 1978-04-21
Publication date: 1990-06-19
Also published as: JPS54139429A

Description

【発明の詳細な説明】この発明は、デイスプレイ装置、特にラスタス
キヤン方式のCRTデイスプレイ装置に関する。

CRTデイスプレイ装置においては、表示すべ
き情報がリフレツシユメモリに書き込まれ、そし
てリフレツシユメモリから読み出された情報が表
示画面上に表示される。

リフレツシユメモリに、コード化された文字、
記号情報を書き込む場合は、かかるリフレツシユ
メモリからのコード情報は、パターン発生回路に
よつてドツト構成のパターン信号に変換された上
で、表示画面上に表示される。この場合は、文
字、信号情報がコード化されて記憶されることと
なるので、リフレツシユメモリに比較的多量の表
示情報を書き込むことができる。反面、コード化
されていないような任意パターンを記憶ないしは
表示させることはできない。

これに対し、リフレツシユメモリに、ドツト情
報を書き込む場合は、そのドツト情報を表示画面
上に表示することとなるので、任意パターン表示
させることができる。反面、表示画面の各表示ド
ツトと一対一対応の情報（ドツト情報）をリフレ
ツシユメモリに書き込むこととなるので、広い表
示面積の情報を書くことができない。

特開昭52―2223号公報には、各８ビツトからな
る記憶語毎に文字符号又はグラフパターンと区分
ビツトとを記憶する記憶装置（リフレツシユメモ
リ）を用いて文字パターンとグラフパターンとを
表示可能とするグラフ表示方式が記載されてい
る。しかしながら、この従来の方式では、記憶の
１語ごとに区別ビツトを設けることとなるので、
文字符号の種類を多くすること及びグラフパター
ンの記憶量の増大を図ることに関し制限が生ず
る。加えて、この方式では、記憶装置に情報を書
き込む際、電子計算機等から送られてくる文字符
号、グラフパターン毎に区別ビツトを付加するこ
ととなるので、構成が複雑となる。

この発明は、デイスプレイ装置の機能の拡大が
図れるとともに、装置の小型化が可能かつ安価に
実施できるデイスプレイ装置を提供することを目
的とする。

この発明に従うと、バスラインを介してマイク
ロプロセツサから表示モード制御信号が与えられ
るフリツプフロツプ回路が設けられ、かかる表示
モード制御信号が、コード情報を指示していると
きは、リフレツシユメモリから読み出されたコー
ド情報がパターン発生回路によつてドツト情報に
変換された上で表示画面に表示され、かかる表示
モード制御信号がドツト情報を指示しているとき
は、リフレツシユメモリから読み出された情報す
なわちドツト情報がそのまゝ表示画面に表示され
る。

本発明に従うと、コード情報の表示とドツト情
報の表示との２種の表示モードが、上記のような
フリツプフロツプ回路の利用によつて指示される
こととなり、リフレツシユメモリを表示のために
有効に使用できることとなる。また、マイクロプ
ロセツサの機能の利用によつて上記フリツプフロ
ツプを制御することとなるので、動作制御が簡単
にできるとともに、回路規模の大幅増大を招くこ
となくかかる動作制御を行なうことができるよう
になる。

以下、実施例により、この発明を具体的に説明
する。

第１図は、この発明の一実施例を示すブロツク
図である。

この実施例におけるCRTデイスプレイ装置の
概要は、次の通りである。

キーボードやCPU（マイクロプロセツサ）等の
入力源（図示しない）により、リフレツシユメモ
リ５に表示すべき情報が書き込まれる。この場
合、リフレツシユメモリ５には、コード化された
文字、記号情報と、任意の図形を構成するための
ドツト情報とのいずれかが書き込まれるものであ
る。このため、リフレツシユメモリ５は、少なく
ともCRT上に表示される１画面分のメモリ容量
を有するものである。リフレツシユメモリ５に書
き込まれた情報は、CRTのラスタタイミングに
同期して１文字、記号のコード情報ごと又は複数
ドツト情報ごとに読み出される。上記コード情報
は、パターン発生回路（画素メモリ：８，９）に
より、１文字、記号ごとにドツト構成にされたパ
ターン信号に変換される。このパターン発生回路
８，９は、コード情報によつて参照される文字、
記号パターンを記憶しており、一般的にはリー
ド・オンリ・メモリROMにより構成される。し
たがつて、表示されるべき文字等のコード情報が
リフレツシユメモリ５からパターン発生回路８，
９に与えられること、すなわち、パターン発生回
路８，９のアドレスを指定することにより、パタ
ーン発生回路８，９はラスタスキヤン・タイミン
グに同期して文字等の画素データを出力する。一
方、任意の図形情報は、リフレツシユメモリ５の
内容が画素データを構成するものであるため、そ
の読み出しにより直接画素データとして用いられ
るものである。

これらの画素データは、パラレル／シリアル変
換回路１０，１１により、それぞれシリアルデー
タに変換され、ラスタごとの映像信号に変換され
る。この映像信号は、ビデオ制御回路１３によ
り、同期パルスと合成されCRT装置に供給され
てCRT管面上に文字、記号パターン、あるいは
任意の図形パターンを描くこととなる。

タイミングコントローラ４は、リフレツシユメ
モリ５のアドレスタイミングパルス、パターン発
生回路８，９のラスタアドレスタイミングパルス
の基本となるクロツクパルスCLK、文字パター
ン等の画素データをシリアル変換するためのタイ
ミングパルス等を形成するものである。

CRT制御回路１は、その詳細を図示しないが
水平表示文字レジスタ（ドツト表示にあつてはド
ツト数レジスタとなる）、垂直表示文字レジスタ
（ドツト表示にあつては、垂直ドツト数レジスタ
となる）等の各種制御レジスタと、リフレツシユ
メモリ５の番地指定、換言すればCRT画面上の
番地指定を行なう文字、記号及び行（ドツト表示
にあつては、ドツト組及び行）カウンタと、
CRTの水平及び垂直同期信号発生回路と、ラス
タ制御回路と、カーソル制御回路等とにより構成
される。これにより、CRTのラスタに同期した
リフレツシユメモリ５のアドレス指定、パターン
発生回路８，９のラスタ指定をして、上述のよう
な画素データ及び、CRT表示のための同期パル
スを形成するものである。

このCRT制御回路は、例えば、「商品型名
HD46505」のモノリシツク半導体集積回路を用
いることができる。

この実施例の装置において形成されるクロツク
は、上記CRT制御回路１に送出するための基本
クロツク（キヤラクタクロツク：CLK）と、ビ
デイオ信号に関係するビデイオクロツクVCLK、
すなわち、画素データをシリアル信号に変換する
ために用いるシフトレジスタ（パラレル／シリア
ル変換回路）のシフトクロツクとに大別できる。
この両者CLK，VCLKの間には、次のような密
接な関係が与えられる。すなわち、キヤラクタク
ロツクCLKは水平方向の１文字の表示期間を規
定するタイミングパルスとされ、ビデイオクロツ
クVCLKが、上記キヤラクタクロツクの１周期
（１表示タイミング）における水平方向のドツト
数を規定するタイミングパルスとされる。

今ここで、例えば、第２図に示すように、
CRT２２の表示画面部２３を構成するラスタ本
数を240本とし、水平走査時間を54.16μsとし、か
つ、表示画面部２３の上下，左右に10％ずつのブ
ランキング部を設けて表示画面２４を構成するも
のとする。そして、表示画面２４中において、１
文字表示画面２５を第３図に示すように、横ドツ
ト、縦１２ラスタ（ドツト）で構成するものと
し、それを64文字／行、16行を設けるものとする
と、上記ビデイオクロツクVCLKの１周期
（t_VCLK）は、次式(1)で求められる。

t_VCLK＝54.16×0.8／７×64 ＝0.096714（μs）一方、キヤラクタクロツクCLKの１周期
（t_CLK）は次式(2)で求められる。

t_CLK＝54.16×0.8／64 ＝0.677000（μs）なお、上記表示画面部２３は、ノンインタレー
スモードでラスタを構成し、一般のホームテレビ
受像機における262.5本のうちの91.4％である240
本を用い、他のラスタは、帰線消去期間に割り当
てられる。また、走査時間は帰線消去時間を9.3
（μs）とし、全体の水平走査時間は63.5（μs）とな
るものである。

したがつて、上記文字構成の画面を得るために
は、10.339764MHzの周波数信号が必要になる。
第１図において、発振回路２は、この周波数信号
を形成するためのものである。ところで上述のよ
うな周波数信号を使用して文字を表示すること
は、ホームテレビ受像機では、帯域幅の関係上で
きない。このため、ホームテレビ受像機を用いる
場合、横32文字構成とすることにより、ドツト周
波数（映像信号周波数）を1/2に低下させるもの
である。

また、任意の図形を描くため、画面全体をドツ
ト構成とする場合、第４図に示すように、表示画
面２５′を、横128ドツト、縦96ビツトとした上
で、前記同様の計算でビデイオクロツクVCLKを
求めると、t_VCLK＝42.3／128＝330.468（ns）とな
る。このクロツクを1/3分周して用いるものとす
ると、必要な周波数数は、9.0780141MHzとなり、
第１図において、発振回路３がこれを形成するも
のである。

なお、第２図又は、第４図の表示画面２４の横
と縦の比は、いずれも４：３に設定されるもので
あり、表示画面２４のラスタの本数は240×0.8＝
192本に設定されるものである。したがつて、第
４図における単位ドツト２８は、横方向に128ド
ツト、縦方向に96ドツトで、上記４：３の表示画
面を形成するものであるため、その単位形状が正
方形となる。このような単位ドツトは、任意の図
形を描く場合において、リフリツシユメモリ５の
ビツトパターンと表示パターンとが対応するもの
となり、図形パターンを形成するプログラムを簡
便にするものである。

文字パターン表示の場合には、横７×64（又は
32）ドツト、縦192ドツトとする。したがつて、
横32文字表示の場合は、ドツトの形状は、略正方
形となり、64文字表示の場合は、縦長の長方形と
なる。しかし、この文字、記号表示の場合は、そ
のパターン形状に正確さが要求されないから、問
題となることはない。

文字、記号表示の場合には、CRTの帯域幅
（解像度）を考慮して、ドツト数を決定するもの
とすることとし、また、任意の図形表示のための
ドツトは、上記正方形条件及び解像度を考慮して
ドツト数を決定するものとすることとする場合、
それぞれの条件を満すべきドツト周波数が決定で
きるよにするため、この実施例に示すように、発
振回路を２個設けることが、CRTデイスプレイ
システムを簡単にする上で有利となる。

すなわち、１個の発振回路で構成しようとする
と、上記条件を満足するビデイオクロツクVCLK
等を形成するタイミングコントローラ４の回路構
成が極めて複雑となり、原発振周波数を極めて高
いものを使用しなければならなくなり、実際的で
なくなる。

この実施例において、第１図に示すリフレツシ
ユメモリ５は、１バイトが８ビツト構成で、2048
バイトの記憶容量を有し、記憶番地は、10進数で
0000〜2047となる。マイクロコンピユータシステ
ムにあつては、リフレツシユメモリ５は、16進数
で例えばB000〜B7FFの記憶番地を持つとされ
る。CRT制御回路１によるリフレツシユメモリ
５のためのアドレス情報は、MA₀〜MA₁₀の11ビ
ツト構成の情報となる。このCRT制御回路１か
らのアドレス情報MA₀〜MA₁₀は、アドレスセレ
クタ６を介して、上記リフレツシユメモリ５に入
力される。このアドレスセレクタ６は、CPU等
の入力源からアドレスバスADDRESSを介して
供給されるアドレス情報（B000〜B7FF）を、上
記11ビツトのリフレツシユメモリ用アドレス情報
に変換するアドレスデコーダ７の出力と、上記
CRT制御回路のアドレス情報とを切り換えるた
めのものである。

このリフレツシユメモリ５の記憶容量は、前述
のように2048バイトである。これに応じてリフレ
ツシユメモリ５は、32字×16行の文字表示にあつ
ては、１ページ分が512バイトなので、４ページ
分の容量を有し、64字×16行の文字表示にあつて
は１ページ分が1024バイトなので、２ページ分の
容量を有する。そして、128×96ドツト表示にあ
つては、128×96／８＝1536（バイト）を必要とす
るから、上記記憶容量（2048バイト）をもつてす
れば、１画面を構成するドツト情報を保持するこ
とができる。この実施例においては、上述のよう
に、１個のリフレツシユメモリ５を、文字、記号
パターン表示と、ドツト表示に併用するものであ
るから、表示機能の拡大を図りつつ、CRTデイ
スプレイシステムの簡素化を図ることができる。

一般に、文字コードは、アスキ（ASCII）コー
ドを用い、７ドツトで64文字を表現するものであ
る。

この実施例においては、リフレツシユメモリ５
を１バイト構成すなわち８ビツト構成とするもの
であり、また８ドツトの情報の最上位桁の情報
が、上記アスキコードでは“０”となることに着
目し、上記文字以外の記号の場合は、上記最上位
桁“１”とする。これによつて任意のコード情報
を形成するものである。

上記文字コード（アスキコード）を画素データ
に変換するのがパターン発生回路８であり、上記
任意の記号コードを画素データに変換するのがパ
ターン発生回路９である。両者の切り換えは、上
記最上位桁の“０”，“１”により行なわれ、上記
最上位桁に対応するいずれかのパターン発生回路
８，９の出力が選択的に出力され、パラレル／シ
リアル変換回路１０に送出される。

この場合、パターン発生回路８，９は、第３図
に示すように、１文字構成２５が７×12ドツトで
構成されているので、７×12ビツトの情報の出力
を必要とするものである。ここで１文字構成２５
は、図示のように５×７ドツトからなる文字部２
７の上部１行、左右各１列及び下部４行のスペー
ス部からなる。そこで、文字のパターン発生回路
８は、その記憶容量の削減を図るため、７×８ド
ツト２６をもつて、１文字を表現するための画素
データを書き込むものである。

そして、文字の行間を形成するスペース（カー
ソル表示部）は、ラスタアドレスが８〜11、２進
情報で表現すると、“１”“０”“０”“０”〜
“１”“１”“０”“０”であることに着目し、最上
位桁のラスタ情報RA₃が“１”のときは、無条件
に黒レベル（空間レベル）の画素データを出力す
るようにするものである。

第３図に示しかつ上述したように、文字表示部
２７は、上部及び左右に１ドツトずつスペースを
設け、下部には、４ドツトのスペースを設けるも
のである。したがつて、同図に示すように、文字
間には、２ドツト、行間には５ドツトのスペース
が構成され、文字を見やすくしている。特に、
上、左、右に１ドツトのスペースを設けたのは、
文字表示の白黒反転表示の際における表示画面２
４と、CRT画面２３の境界の線と、黒で表示す
る文字との間に白のスペースを形成して、文字の
解読を容易にするものである。

ここで、第３図は、パターン発生回路８の動作
を説明するためのもので、パターン発生回路８に
書き込まれたアルフアベツト文字「Ａ」情報をキ
ヤラクタクロツクCLKと、ビデイオクロツク
VCLKとによる横方向の時間割り当てと、ラスタ
アドレスとを対応させて、どのように画面上にド
ツト表示するかを示すものであり、タイミング及
びラスタをマトリツクス状に表現すると、交点に
おける〇印が白（反転の場合は黒）ドツトとして
表示される。

そして、R₁，R₂が各ラスタR₁，R₂においてパ
ラレル／シリアル変換回路１０から出力されるビ
デイオ信号となる。

一方、ドツト表示の場合には、リフレツシユメ
モリ５から読み出された８ビツト情報がそのまま
画素データとなるので、第４図に示すように、リ
フレツシユメモリ５の１バイト当りの画素データ
２５′が直接パラレル／シリアル変換回路１１に
入力されて、ビデイオ信号に変換される。

そして、上記文字等のビデイオ出力と、ドツト
表示のビデイオ出力とは、ゲート回路１２により
切り換えられ、ビデイオコントロール回路に入力
される。

パラレル／シリアル変換回路を１個で構成し、
入力側に切り換えゲート回路を設けるものとして
もよいが、この場合、切り換えるべき情報が８本
と多いことより、ゲート回路が複雑となる。上記
パラレル／シリアル変換回路１０，１１は、シフ
トレジスタで構成でき、回路が簡単であること、
シフトクロツク（ビデイオクロツクVCLK）の切
り換えが不用となることにより、この実施例に示
すように、パラレル／シリアル変換回路を２個設
けた方が得策である。

ここで、タイミングコントローラ４と、このパ
ラレル／シリアル変換回路１０，１１を切り換え
るゲート回路とは、対応して制御される。すなわ
ち、文字等のいわゆるパターン表示と、ドツト表
示とでは、第２図、及び第４図に示すように、ド
ツト構成（画面構成）が異なるため、これに応じ
た、キヤラクタクロツクCLK、ビデイオクロツ
クVCLKを形成する必要があり、これに基づいて
ビデイオ信号を形成することが必要となるからで
ある。

したがつて、第５図に示すように、タイミング
コントローラ４は、前記説明した発振回路２，３
の出力を切り換えるスイツチ回路SW₁と、32文
字／行のパターン表示のためのドツトパルスを形
成する1/2分周回路２９と、ドツト表示の場合の
ドツトパルスを形成する1/3分周回路３０と、上
記32文字／行と64文字／行の切り換えを行うスイ
ツチSW₃と、上記パターン表示とドツト表示のド
ツトパルスを切り換えるスイツチ回路SW₂と、キ
ヤラクタクロツクCLKを形成する7/8進切り換え
カウンタ回路３１とにより構成される。上記パラ
レル／シリアル変換回路１０，１１に送出するビ
デイオ（ドツト）クロツクVCLKは、スイツチ回
路SW₂の入力側の信号が対応しているので、それ
ぞれ対応するパラレル／シリアル変換回路１０，
１１に入力される。

パターン表示の場合には、１キヤラクタが横７
ドツトで構成されるので、７進カウンタにより、
キヤラクタクロツクCLKを形成し、ドツト表示
の場合には１キヤラクタに相当するタイミング期
間に８ドツトで構成されるので８進カウンタによ
り形成する必要がある。ゲート回路G₁は、7/8進
カウンタの制御回路であり、制御信号MODEが
“１”のときは７進カウンタとして動作させるも
のであり、その動作図を第６図に示す。この制御
信号MODEは、いわゆるパターン表示とドツト
表示との切り換えを行う表示モード制御信号であ
り、スイツチ回路SW₁，SW₂の制御と、上記ゲー
ト回路１２の制御とを行うために用いるものであ
る。この制御信号MODEは、第１図に示すフリ
ツプフロツプ回路１５で形成され、マイクロコン
ピユータシステムにおいて、例えば、SEOA2番
地が割当てられており、プログラムによる“０”
又は“１”の書き込みで、上記一連の表示モード
の切り換えに必要なスイツチ及びゲートを切り換
えるようにするものである。

なお、第６図には、７進カウンタ動作のみの動
作波形図を示し、８進カウンタ動作は周知である
ので省略するものである。このカウンタ回路にお
けるゲート回路G₁の出力は、その立ち上りタイ
ミングでパラレル／シリアル変換回路１０のパタ
ーン発生回路８，９からの画素データを入力する
セツトパルスとして用い、ゲート回路G₂は、そ
の立ち上りタイミングでパラレル／シリアル変換
回路１１のリフレツシユメモリ５からの画素デー
タを入力するセツトパルスとして用いるものであ
る。

これにより、例えば、第３図に示すように、画
素データを連続した映像信号R₁，R₂にすること
ができる。

第１図において、ビデイオコントロール回路１
３は、複合映像信号を形成するためのものであ
り、上記パラレル／シリアル変換回路１０又は１
１で形成された映像信号と、CRT制御回路１で
形成された同期パルス等（Ｈ／Ｖ SYNC，
DISPTMG）を合成するためのものである。

この具体的回路として、例えば、第７図に示す
ようなものを用いることができる。この回路は、
黒レベル、白レベル及び同期パルスレベルの３値
レベルを形成する抵抗R₁〜R₃による分圧回路と、
上記抵抗R₁〜R₃の接続点にそれぞれ設けられた
オープンコレクタ構成のインバータ回路IN₁，
IN₂と、出力回路を構成するエミツタフオロワ回
路Q₁，R₄とで構成される。

上記インバータ回路IN₂には、パラレル／シリ
アル変換回路１０又は１１で形成されたビデイオ
信号と、CRT制御回路１で形成された水平、垂
直のブランキング信号DISPTMGとが合成され
たビデイオ信号を入力し、インバータ回
路IN₁にはCRT制御回路１で形成された水平、垂
直同期パルス（Ｈ／Ｖ SYNC）を入力するもの
である。

上記ビデイオ信号が“１”のとき、イ
ンバータ回路IN₂の出力が“０”、すなわち抵抗
R₃を短絡して、抵抗R₁とR₂の比で定まる黒レベ
ル信号を形成し、“０”のときには、抵抗R₁と
R₂，R₃の比で定まる白レベルを形成する。

一方、同期パルス（Ｈ／Ｖ SYNC）が“１”
のとき、インバータ回路IN₁の出力が“０”、す
なわち抵抗R₂，R₃を短絡して0Vレベルまで下げ
て、同期パルスレベルを形成する。これにより第
８図に示すような複合ビデイオ信号を得ることが
できる。

上記ビデイオ信号を形成するブランキ
ング信号DISPTMGは、前記第３図における表
示画面２４の外側におけるCRT画面を黒レベル
とするためのもので、水平方向は文字カウンタ、
垂直方向は行カウンタの出力に基づいて形成され
る。

なお、この実施例においては、パラレル／シリ
アル変換回路１０，１１のゲート回路１２を介し
た出力側に、図示しない反転制御回路を設けて、
表示画面の白黒を反転する機能を設けるものであ
る。この反転ゲート回路は、例えば、排他的論理
和回路を用い、一方の入力を制御入力として、
“０”，“１”に変化させることにより、他方の入
力に印加されたビデイオ信号の同相又は逆相の出
力を選択的に得ることができる。

この制御信号NEGは、第１図に示すように、
フリツプフロツプ回路１６で形成される。このフ
リツプフロツプ回路１６に、例えばSEOA4の番
地を割り当てることにより、“０”又は“１”の
プログラムによる書き込みで白黒反転を制御する
ことができる。

上記ビデイオコントロール回路１３は、複合ビ
デイオ信号を出力するものであるので、直接モニ
タ用CRTを駆動できるが、家庭用（ホーム）テ
レビ受像機をCRTとして用いるときには、VHF
（Very High Frequency）波で変調する必要があ
る。変調回路１４は、このためのものであり、例
えば、標準テレビバンドで１チヤンネル
（91.25MHz）又は２チヤンネル（97.25MHz）を
使用して変調信号を形成し、アンテナ端子から入
力するものである。

この実施例において、第１図に示すように、
CRTデイスプレイ期間を検出するため、状態検
出回路１９を設けるものである。例えば、この状
態検出回路１９に、SEOA8番地を与え、CPUか
らリフレツシユメモリ５にアクセスできる否かを
判定するものである。すなわち、CPUがリフリ
ツシユメモリ５をアクセスするときは、上記検出
回路１９を指定して、アドレスセレクタ６の制御
信号SELの状態を知ることにより、書き込み等の
実行を行うようにするものである。このとき、書
き込みプログラムとしては、書き込み命令実行の
後に、再び状態検出を行い、現実に書き込まれた
か否かを書き込み可能な状態にあつたか否かで確
認することが望ましい。

また、データバスDATA、アドレスバス
ADDRESSにRAM２０，ROM２１を設けて、
CPUのメモリ拡張が図られるようにしている。
このメモリ２０，２１は、上述のようにCPUの
メモリの単なる拡張としての役割の他、CRTデ
イスプレイ装置としては、前述のように、リフレ
ツシユメモリ５をパターン表示とドツト表示に共
用するものであることにより、両者を交互に表示
する場合等において、リフレツシユメモリ５の待
避用に用いることで、情報の保護が図られる。

このように、リフレツシユメモリ５と、他のメ
モリ２０，２１を同一バス上に設けること、及び
CPUとメモリ２０，２１間の情報の授受と、
CRTデイスプレイ動作におけるリフレツシユメ
モリ５の読み出しを同時に行う場合の情報の干渉
を防ぐため、バスドライバ１７を特に設けるもの
である。

バスドライバ１８は、CPUとの入力源とCRT
デイスプレイ装置との間に必要なものである。

この発明は、前記実施例に限定されず、リフレ
ツシユメモリ５が、パターン表示とドツト表示の
両者に共用して用いることができるCRTデイス
プレイ装置であるシステム構成であれば、具体的
な構成は何んであつてもよい。また、文字等を構
成するドツト数は、種々変形でき、特殊な記号を
表示しないときは、パターン発生回路９は不用で
あることはいうまでもない。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロツク
図、第２図及び第４図は、この発明の一実施例を
示すCRTの画面構成を示す図、第３図は、この
発明の一実施例を示すパターン発生回路の動作を
説明する図、第５図は、この発明の一実施例を示
すタイミングコントローラの具体的回路図、第６
図は、その動作波形図、第７図は、この発明の一
実施例を示すビデイオコントロール回路の具体的
回路図、第８図は、その動作波形図である。１……CRT制御回路、２，３……発振回路、
４……タイミングコントローラ、５……リフレツ
シユメモリ、６……アドレスセレクタ、７……ア
ドレスデコーダ、８，９……パターン発生回路、
１０，１１……パラレル／シリアル変換回路、１
２……ゲート回路、１３……ビデイオコントロー
ル回路、１４……変調回路、１５，１６……フリ
ツプフロツプ回路、１７，１８……バスドライ
バ、１９……状態検出回路、２０……RAM、２
１……ROM、２２……CRT、２３……表示画面
部、２４……表示画面、２５……１文字表示画
面、２７……文字表示部、２８……ドツト、２
９，３０……分周回路、３１……カウンタ回路。

Claims

【特許請求の範囲】１表示画面に表示されるべき情報を記憶する記
憶手段５と、コード情報をドツト情報に変換するパターン発
生手段８，９と、バスラインDATA，ADDRESSを介してマイ
クロプロセツサに結合されるようにされかつ表示
のための同期信号とともにかかる同期信号に同期
して上記記憶手段５のためのアドレス情報を順次
に形成する表示制御手段と、マイクロプロセツサによつて指示されるアドレ
スが与えられてなり上記記憶手段５から読み出さ
れる並列関係にある複数ビツトの情報がコード情
報の形式かドツト情報の形式かを示す表示モード
制御信号がバスラインDATA，ADDRESSを介
してマイクロプロセツサから与えられるフリツプ
フロツプ回路１５と、上記フリツプフロツプ回路１５からの上記表示
モード制御信号によつてその動作が制御され上記
表示モード制御信号がドツト情報を指示している
ときは上記記憶手段５から読み出される情報をそ
のまゝ表示画面に表示させかつ上記表示モード制
御信号がコード情報を指示しているときは上記記
憶手段５から読み出される情報を上記パターン発
生手段によつてドツト情報に変換した上で表示画
面に表示させるように上記記憶手段からの情報と
上記パターン発生手段からの情報とを切換え表示
させる切換手段１２と、を備えてなることを特徴とするデイスプレイ装
置。