JPS60110065A - デユアルポ−トメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はマイクロコンビーータ等において１６ビツト
システム及び８ビツトシステムの双方からアクセス用能
なデュアルポートメモリ（ｄｕａｌ　ｐｏｒｔｍｅｍｏ
　ｒｙ　）を有するデュアルポートメモリ装置に関する
ものである。

〔従来技術〕

従来この種の装置として第１図に示すものがめった。図
において囚は１６ビツトマイクロコンピユータシステム
専用のバス（この明細１瞥では１６ビツトシステムバス
という）　、（Ｂｌは８ビットマイクロコンピュータシ
ステム専用のバス（この明細書では８′ビツトシステム
バスという、ｌ、（ｃ）はアクセス裁定回路、（Ｄ）は
デュアルポートメモリである。デュアルポートメモ＋３
　ｆｆ）ｌは調で構成される。

１６ビツトシステムのマイクロコンピュータ（図示せず
）及び８ピントシステムのマイクロコンピュータ（図示
せずンがデュアルポートメモ’Ｊ　（Ｄ）にアクセスし
ようとするときは、それぞれ１６ビツトシステムバス（
Ａ）及び８ビツトシステムバス（Ｂ）を経てアクセス裁
定回路（Ｃｌヘアクセス要求を送る。アクセス裁定１ｐ
１路（Ｃ１は、双方からのアクセス費求が競合しない時
はアクセス要求のあった方のシステムバスをプーアルボ
ートメモリ（Ｄ）に接続する。双方からのアクセス装〉
ｋが競合したときは、あらかじめ定める１・ｐ先順位に
従って、いずれかのシステムへアクセス権を与える。但
し、従来の方法では、アクセス４介が与えられてアクセ
ス中であればそのアクセスを中断するような制御を行わ
ず、丑た、アクセス軸を＜＜ｔてアクセス中のシステム
はデータ転送が終了したとき、その終了を示すフラグを
システムバスを経てアクセス裁一定回路（Ｃ）を介し相
手方のシステムバスに送出した。

たとえば、　１６ビツトシステムのマイクロコンピュー
タから８ビツトシステムのマイクロコンピュータにデー
タを転送するときは、１６ビツトシステムバス（Ａ）を
経て１６ビツト単位のデータをデュアルボートメそりに
書込み４、この書込みが終了したことを示すフラグを８
ビツトシステム（Ｂｌに送ると、８ビツトシステムのマ
イクロコンピュータはアクセス裁定回路（Ｃ１にアクセ
ス要求を出し、アクセス権を得た上で、デュアルポート
メモＩＪ　（ＤＪの内容を８ビット単位で読出す。

逆に８ビツトシステムから１６ビツトシステムへデータ
を伝送する場合も類似の手順で実行できる。

従来の装置は以上のように構成されているので次のよう
庁欠点があった。すなわち、１つのシステムからアクセ
ス要求を出しても他のシステムがアクセス中であればそ
の終了を待たなければアクセス出来ず、もしアクセス中
のシステムに事故が発生してアクセスが終了しなかった
とすｎば、後からアクセス要求を出したシステムは待た
された′！！：まになる。

また、１６ビツトシステムから見れば、８ビツトシステ
ムからデュアルポートメモリＤ）に書込む８ビツトのデ
ータは半分のデータであって、１６ビ・ソトシステムの
１個のデータを構成する１対の８ビツトのデータが、８
ビツトシステムからデュアルボートノモリＱ））への２
回のアクセスによって、１６ビツトシステムの１つのア
ドレスに対応する連続したアドレス位１ばに正確に書込
まれることが必要である。従って、もし８ビツトシステ
ムからのメモリ（１））へのｖ１込みと１６ビツトシス
テムによるメモ１月Ｄ）からの耽出しのタイミングの制
御を誤ると、意味のないデータを伝送したことになり、
ソフトエラーによる伝送不良となる。

同４５に’に、１６ビツトシステムからデュアルポート
メモリ０に１込んで、これを８ビツトシステムから読出
す場合にも、ソフトエラーによる伝送不良が発生しイ（
Ｉる。

〔発明の４１：を安〕 この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明ではアクセス裁定回路に
時分割切換機能を付加して１つのシステムがアクセスで
きる時間の幅を一定の時間幅に規矩し、その時間幅の間
にデータ転送が終了しない場合は、そのシステムがアク
セスできる時間幅の次の周期まで待ってデータ転送を再
開するようにし、１つのシステムがデュアルポートメモ
リ０にアクセスしたままの状態で停止して、他方のシス
テムからのアクセスを不可能にするという欠点を除去し
た。

また、８ビツトシステムとプーアルボートメモリ（Ｄｌ
との間に１６ビツトの双方向ラッチバッファを付加して
、デュアルポートメモ’Ｊ　（１））への入出力はこの
ランチバッファから１６ビツト単位で行われ、８ビツト
システムとこのラッチバッファの間の入出力は８ビット
単位で何うようにしてソフトエラーによる伝送不良を防
止した。すなわち、８ビツトシステムからメモリ■）へ
書込むときは、最初の８ビツトは単にラッチバッファへ
書込むだけの動作とし、更に連続したアドレスの８ビツ
トを書込むときに、これをラッチバッファへ書込むと共
に、ランチバッファの１６ビツトを１ワードとしてメモ
リ０〕）へ冴込むことにした。また８ビツトシステムが
メモＩＪ　［Ｄ）を読出すときは、最初の８ビツトを読
出すときにこれに続く８ビツトと合せた１６ビツトのデ
ータを酢ｒ、出してラッチバ・ソファにセットして・そ
のうちの８ビツトを８ビツトシステム側に読出し、８ビ
ットシステムが次の８ビツトを読出すときは、メモリ０
〕）にアクセスすることなく、ラッチバッファから残り
の８ビツトを読出すようにしたものである。

〔発明の実施ｙ１」〕 以１この発明の実施例を口開について説明する。

第２図はこの発明の一冥加１例を示すブロック図で、第
１図と同一符号は同−又は相当部分を示し、Ｅはクロッ
ク発生器、Ｆは双方向の１６ビツトラツチバンフアであ
る。第３図はクロック発生器に）からの出力電圧の経過
を示す動作タイム図であって、横軸は時間ｔで、Ｔｏは
切換の一周期、ＴＡは１６ビノトシステムのアクセスを
有効とする時間　ＴＢは８ビツトシステムのアクセスを
有効とする時間であり、クロック発生器（Ｅ）の出力論
理は、たとえばＴ　の間がｒｌＪ、Ｔ　の間が「０」と
する。

Ａ　Ｂ ＴＡとＴｎの切換はＴ１．　Ｔ２．　ｉ’３．　Ｔ４　
で示すように周期的に循環して繰返される。クロック発
生器（ｆｃ）の出力によりアクセス裁定回路（Ｃ）は閏
・３図に示すとおりＫ（Ｊ）換えられるが、この切換は
常時行ってもよく、またアクセス裁定回路＋Ｃ）におい
て１６ビツトシステムからのアクセス要求と８ビツトシ
ステムからのアクセス要求とが競合したときだけ、第３
図に示す切換えを行ってもよい。

次に、１６ビツトのデータを１６ビツトシステムから８
ビツトシステムへ転送する場合を例にして第２図に示す
装置の動作を説明する。

田・３図にＴ１で示す時間幅のすぐ前の時間幅の間に１
６ビツトシステムからのアクセス要求があったとすると
、このアクセス要求はＴ□で示す時間幅が来るまで待た
され、この時間幅が来て１６ビツトシステムからのアク
セスが有効になると１６ビツトシステムバス囚はプーア
ルポートメモＩＪ　（Ｄ）に接続され、バス（Ａ）で送
られるアドレス信号によって指定されたメモ’Ｊ　（Ｄ
）内の番地にイくヌ（イ）で送られる１６ビツトのデー
タ（仮にデータＷ１６とするンが書込まれる。８ビツト
システムからＴ□で示す時間幅の間にメモ’Ｊ　（Ｄ）
へのアクセス要求が出ているとすると、Ｔ２で示す時間
幅が来たときにそのアクセスが許可され、８ビツトシス
テムパヌｆＢ）がバッファ田゛）を介してメモリ（Ｄｌ
に接続される。８ビツトシステムはデータＷ１６の下位
の８ビツト（仮にデータ′Ｗ８Ｌとし、同様に上位の８
ビットをデータＷ８Ｈとする）を読出すべきアドレス信
号をバスｔＢｌで送出すると、メモリ（ト））からはこ
のアドレス信号によって指定される番地とその次の番地
とに格納されているデータ、すなわちＷａＬ＋Ｗ８Ｈ＝
　Ｗｌ　ａ　カ読出すレ、１６ヒツトラツチバツフア（
ｉｉ”）に書込まれ、かつＷ８Ｌが８ビツトシステムに
フェッチ（ｆｅｔｃｈ）される。次に８ビツトシステム
がＷ８Ｈを読出すべくアクセス要求を出すが、この時は
Ｔ３で示す時間幅になっていたとすれｒＪ′−このアク
セス要求はηで示す時間幅まで待たされて許可され、こ
の場合プーアルポートメモリ（Ｄｌへのアクセスは必要
とせス、１６ビノトラツチバツフア（Ｆ＋からＷ８Ｈを
８ビツトシステムへ読出せばよ込。

従ってＴ３で示す時間幅の間に１６ビツトシステムから
データＷ１６の位置に新しいデータを書込んでも差支え
ない。

８ビツトシステムからデュアルポートメモリ（Ｉ））Ｋ
畳込むとき、最初のデータＷｓＬは１６ビツトラツチバ
ツフア（ｌｉ’）の下位８ピツ）　Ｋ　書込むだけでメ
モＩＪ　（ＤｌにＣＬ／クセスせず、次のデータｗ８Ｉ
、を書込むときバッフｙ　（ＦｌのＷＢ、と合せてＷＢ
　Ｌ＋ＷＢ　Ｈ＝Ｗ、６としてプーアルポートメモリに
書込む。

したがって、１６ピツトデータの最初の半分の８ビツト
だけが書込まれた状態で１６ビツトシステムにより読出
されてソフトエラーとなることはあり得ない。

なお、上記実施例では１６ビツトシステムと８ビットシ
ステムとの間のデータ伝送について説明したが、この２
つのシステムにおけるデータのワード構成は３２ビツト
でも６４ビツトでもよく、ビット数には制限がない。

〔発明の効果〕

以−ヒのようにこの発明によれば、ビット数の異なる２
つのシステム間のデータ伝送において、ソフトウェアエ
ラーによる伝送不良を防止することができる。

【図面の簡単な説明】

第１図は従来の装置を示すブロック図、第２図はこの発
明の一実施例を示すブロック図、第３図は第２図のクロ
ック発生器からの出力′電圧の経過を示す動作タイム図
である。 Ａ・・・１６ビツトシステムバス、Ｂ・・・８ビツトシ
ステムバス、Ｃ・・・アクセス裁定回路、Ｄ・・・デュ
アルポートメモリ、Ｅ・・・クロック発生機。Ｆ・・・
１６ビツトラツチバツフア。 尚、各図中同一符号は同−又は相当部分を示す。 代理人　大　岩　増　雄 第１図 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 １６ビツトシステム及び８ビツトシステムの双方からア
   クセス用能なデュアルポートメモリを有するデュアルポ
   ートメモリ装置において、１６ビツトシステムバスを経
   てのアクセス要求及び８ビノトシステムバヌを経てのア
   クセス要求を受付け、上記１６ビツトシステムバス又は
   上記８ビツトシステムバスのいずれかと上記デュアルポ
   ートメモリとを接続するよう制御するアクセス裁定回路
   と、 このアクセス裁定回路にタイミング信号を供給し、上凸
   己アクセス裁定回路に上記１６ビツトシステムからのア
   クセス要求と上記８ビツトシステムからのアクセス要求
   とが同時に存在する期間においては、」１記タイミング
   信号に従って時分割循環的に」；ｉαＨうヒ゛ノドシス
   テムバスと上丙己８ビットシステムバスを切換えて上記
   プーアルボートメモリに接続するよう制御するクロック
   発生器と、上記８ビヴトシステムバスから上記デュアル
   ポートメモリに入出力するデータが、１対の８ビ・ノド
   信号を構成する１６ピツト信号として上記デュアルポー
   トメモリに入出力されるよう、上記８ビツトシステムバ
   スに対する入出力データを一時記憶する１６ビツトラツ
   チバツフアとを１ｉｆＮえたことを特徴とするデュアル
   ポートメモリ装置。