JPH02277125A - レジスタバンク回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、レジスタバンク回路に関し１％にマイクロプ
ロセッサ部を改良する場合に適するものである。

（従来の技術） この種のレジスタバンク回路は、第３図の様にＲＡＭ　
（リード、ライトメモリ）２１と、レジスタ番号を保持
するレジスタポインタ２２と、バンク番号を保持するバ
ンクポインタ２３と、そのバンクポインタ、レジスタポ
インタの出力を受けて。

アドレスを生成するアドレス生成回路２４を有し。

そのアドレスをＲＡＭ　Ｊ　Ｊに与える事によシ任意の
レジスタをリード、ライトできるようにしたレジスタバ
ンク方式を採っていた。

（発明が解決しようとする課題） しかしながら上記のものは、次のような欠点があった。

（ａ）　　レジスタとしてＲＡＭ　２１を使用するため
。

アドレスを与えてから、データフ４ス２５上のデータが
有効になるまでの時間（アクセスタイム）が長く、この
レジスタバンク方式をマイクロゾロセッサ等に導入する
と、頻繁に発生するレジスタへのリーグ、ライト毎に、
前記アク竜ス時間が必要となり、マイクロプロセッサ等
の実行速度が制限されるため、高速処理を必要とするも
のには導入し難い。

ｆｂ）　　又１通常のＲ届をレジスタとして使用するた
め、同時に２つの異なりたレジスタのデータをアクセス
する事ができない、このため、このレジスタバンク回路
をマイクロゾロセッサ等に導入すると、２つのレジスタ
のデータ処理をする時に。

２つのレジスタを同時にアクセスできる方式に比べて、
２つのレジスタを１つずつアクセスしなければならない
ため、処理速度が遅くなる。

そこで上記第３図の欠点を改善するため、第４図の様な
レジスタパンタ方式について考えてみる。

この方式は、それぞれ・々ンクを構成する複数のレジス
タラッチ群３１と、レジスタ番号を保持するレジスタポ
インタ３２−１．レジスタポインタ３２−２と、バンク
番号を保持するノ々ンクポインタ３３と、それらレジス
タポインタ、バンクポインタの出力を受けて、これをデ
コードするデコーダ３４を有し、そのデコーダの出力に
よシ、前記複数のレジスタラッチ群３１から任意のノ９
ンクの中の最大２つのレジスタを選択できるようになっ
ている。ま九この複数のレジスタラッチ群３１は。

各々バンク番号と対応づけられている。ここで。

ｌバンクが８レジスタで８バンク構成のレジスタバンク
を例にとることにする。第５図、第６図にその詳細を示
す。図のように各レジスタラッチ群３ノは、レジスタラ
ッチＲＯ〜Ｒ７の８つのレジスタによって構成されてい
る。又デコーダ３４の出力は、バンクセレクト信号８セ
ツト（ＢＳ７〜ｎ５ｏ）であシ、各セットはバンク番号
とｌ対ｌに対応して、前記レジスタラッチ群３１に接続
される。又。

各セットは２つあるレジスタポインタ３２−１゜３２−
２の各々により各レジスタが選択されるようになりてい
る為、さらに２組に分かれている。

（例えばＢ５７ａとｎ５７ｂ）そして各組は８本のコン
トロール信号からなっている。又、その８本のコントロ
ール信号は、各々レジスタ番号と１対ｌに対応して、前
記レジスタラッチＲ，０〜Ｒ７に接続されている。従が
りて、各々の組から独立に、レジスタラッチＲＱ−Ｒ７
の１つを選択する事が可能となっている。第１０組に選
ばれたレジスタラッチはデータバス３５−１　ｔ−通し
て、第２の組に選ばれたレジスタラッチはデータバス３
５−２ｔ−通して、データのリード、ライトを行うよう
にする。

このようなレジスタバンク回路を導入したマイクロプロ
セッサは、高速のレジスタ転送が可能となシ、実行速度
の向上が計れる。

しかし、上記第３図の方式に比べ１次の問題点を有す。

（ａｌ　　レジスタラッチによってレジスタを構成する
ため、第３図のＲＡＭヲ使用する方式に比べ１回路規模
が大きくなるという問題点がある。このため１例えば、
第５図の様な回路を集積回路上で実現しようとすると、
　ＲＡＭを使用する方式の倍以上の面積を必要とし、場
合によっては、必要なレジスタ数を確保できない可能性
がある。

（ｂ）　　デコーダ３４が出力するコントロール線（前
記バンクセレクト信号及びレジスタ選択信号）の本数が
多く、集積回路で使用する場合、　ＲＡＭの方式に比べ
配線に必要な面積が大きくなったり。

取り扱いが繁雑になったりする。

（ｅ）　　バンクの数を増減する際の柔軟性に関しても
、増減に伴なって、デコーダ部の再設計が必要となり、
この方式ではデコーダの規模が大きいため、大きな回路
変更となる。これは、集積回路上で実現した場合大きな
制約となる。

そこで本発明の目的は、「レジスタ数×バンク数」が多
くても小規模で、しかも容易な回路で実現でき、かつ高
速なレジスタバンク方式を実現すると共に、レジスタ数
やバンク数の増減に対しても柔軟に対応でき、コストパ
フォーマンスの高いレジスタバンク回路を実現せしめる
ものである。

［発明の構成］ （課ｊｌＳＬｔ−解決する九めの手段と作用）本発明は
、各行がそれぞれ複数ブロックのレジスタよりなるバン
クを構成し、各列がそれぞれ専用のメモリバスにつなが
るリード、ライト可能なメモリによって構成されたレジ
スタアレイと。

１つ以上のバンク番号を保持するバンク番号保持手段と
、そのバンク番号保持手段の出力によシ前記メモリ中の
一連のデータ群を選択するための７９ンク選択手段と、
１つ以上のレジスタ番号を保持するレジスタ番号保持手
段と、そのレジスタ保持番号手段の出力により前記一連
のデータ群に対し１つ以上のレジスタのデータを選択す
るレジスタ選択手段とを具備し、リード時には、前記一
連のデータ群が１バンク内の全てのレジスタのデータに
よって構成されているととｆ：％徴とするレジスタバン
ク回路である。

即ち本発明は、バンク番号のデコード信号のみで、その
バンク番号に対応するノ々ンクの全てのレジスタが選択
されるようにメモリを構成する。そして、ｌバンク分子
：１括してメモリから選択し。

保持することによシ、高速の兜埋が可能となる。

さらに、メモリはレジスタ選択手段としてのマルチプレ
クサに接続され、リード、ライトをこのマルチプレクサ
を通して処理されるようにする。又。

このマルチプレクサは、レジスタ番号によりコントロー
ルされ、任意のレジスタを選択できるようになっており
、必要に応じて複数のマルチプレクサを用意して、複数
のレジスタを同時にアクセスする事も可能にしている。

しかもまたバンク番号保持手段とレジスタ番号保持手段
によシ、バンク番号とレジスタ番号を一足期間保持して
いる。このため１例えば一つのバンク番号を指定し続け
て、一つのバンク内のレジスタ間でデータを処理する際
に１番地設定時間の短縮が可能となる。つまり。

−度バンク番号を指定するだけで、あとはそれをバンク
番号保持手段で保持し、そのバンク番号を指定しつづけ
れば、改めてバンク番号を指定しなおす必要がない。こ
れによシ１本願レジスタを用いたマイクロプロセッサは
兜埋速度の高速化を実現することができる。

を九、レジスタポインタから直接バンクに配線されたと
きの構造のように面積が大きくすることがなく、小さい
面積で比較的多数のレジスタを構成できる。

（実施例） 以下図面を参照して本発明の詳細な説明する。

第１図（５）は１本発明の適用の概略図である。これは
、マイクロプロセッサの主要部のブロックダイアダラム
であり、各機能ブロックは１次に述べる通りである。

ＤＢＩ　６　Ｊ　ハデータバスインターフェースで６９
゜データバスＤＢ６９ｆ介してプログラムメモリやデー
タメモリとの間で命令やデータなどのやり取りを行う。

この時必要なアドレス情報は、アドレス生成ユニットＡ
ＧＥＮ　６　ｊで生成され、アドレスバスインターフェ
ースＡＢＩ　５３　トアドレスノ譬スＡＢ６＃によって
供給される。メモリから読み込まれた命令は、命令バッ
ファＩＢＵＦ　６４に保持され、そして命令デコーダＩ
ＤＥＣ６５に順次送られて解読される。

制御信号発生ユニツ）　Ｃ０ＮＴ　６６は、解読された
命令の実行に必要な各部の制御信号を発生する。

ＡＬＵ　５　Ｆは算術論理演算ユニットであシ、算術演
算や論理演算等の各種演算を処理する。ＲＥＧＩ　５Ｔ
ＥＲＢＡＮＫブロツク５１は、プログラマによって使用
されるバンク化されたレジスタの集合体である。そのレ
ジスタバンク番号を保持するのがバンクポインタＢＰ５
３であシ、バンクポインタの内容をデコードしてレジス
タバンクの選択信号を出力するのがデコーダＤＥＣ５４
である。選択されているレジスタバンク内の読み出しレ
ジスタ番号を保持しているのが、レジスタポインタ（Ｒ
ＰＪ）５．５−ＪＲ。

（ＲＰ２）５５−ＩＲである。このレジスタポインタに
よって指定されたレジスタを選択し、その内容を出力す
るためのセレクタブロックとしてＲ８ＥＬ５ｇ−Ｒがあ
る。また１選択されているレジスタバンク内の書き込み
レジスタ番号を保持しているのがレジスタポインタ（Ｒ
Ｐ、？）５５−ＩＷ、（ＲＰ４）、５５−ＪＷである。

このレジスタポインタによって指定されたレジスタを選
択し、そのレジスタに書き込みを行なうためのセレクタ
ブロックとしてＷＳＥＬ　５　ｇ　−Ｗがおる。

これらの機能ブロックは、データバスＤＢＸ　。

ＤＢ７により繁かれ、データがやシ取シされる。制御信
号発生ユニツ）　Ｃ０ＮＴ部６６からの出力であるＩＲ
Ｇ３Ｃ％ＩＲＧｙ　、　０ＲＧｘ及び０ＲＧ７は命令に
よって指定されるレジスタ番号をそれぞれレジスタポイ
ンタに転送する信号線である。ＲＰＯｌｘ　、　ＲＰＯ
２ｘ　。

ＲＰＯ３！及びＲＰ０４にはレジスタポインタ５５から
各セレクタ部５６−Ｒ、５Ｂ−Ｗにつながれた出力信号
線である。ＢＰＯｘはバンクポインタ５３の出力信号線
であり、　ＢＳＫはレジスタバンク５１のバンク選択信
号である。ＣＢｘ及びその反転信号ＣＢＸは各レジスタ
のビットパス信号である。　ＢＢＸは各レジスタのビッ
トの読みだしデータ信号線である。

この概略図において、ルジスタＲＯの内容とレジスタ番
号の内容を加算しその和をレジスタＲ２（後述の第１図
（１１参照）に格納する”という命令を実行する場合の
例を説明する。

この時バンクポインタ５３は事前に、あるレジスタバン
ク番号が設定されているものとする。当該命令は命令バ
ッファＩＢＵＦ　６４よシ取シ出され。

命令デコーダＩＤＥＣ部６５により解読され、各制御信
号が発生される。この時、信号線ＩＲＧｘにＲｏに対応
するレジスタ曽号データが、また、信号線ＩＲＱｙＫＲ
Ｊに対応するレジスタ番号データが出力され、レジスタ
ポインタＲＰ　１とＲＰ　２に各々設定される。そして
、信号線０ＲＧＸ　ＩＩＣはＲ２に対応するレジスタ番
号データが出力され、レジスタポインタＲＰ　Ｊに設定
される。その後、レジスタに対する読みだし信号が出さ
れることにより、セレクタＲ８ＥＬブロック５６−Ｒか
らＲｏの内容がデータバスＤＢＸに、Ｒ１の内容がデー
タバスＤＢＦに出力される。

ここで１本実施例は複数のデータバスＤＢｘ　。

ＤＢＦ　ｔ−用いることで、このような処理に際しても
２つのデータを同時に移動できる。

ＤＢＸとＤｎｙ上に出力され九データは演算二二ツ）　
ＡＬＵ　６　Ｆの両方の入力にそれぞれ取シ込まれる。

制御信号発生ユニツ）　Ｃ０ＮＴ部６６よシ加算の制御
信号が出され、　ＡＬＵ　６　ｆＦにて加算が行なわれ
る。

この加算の和はデータバスＤＢｘに出力されてセレクタ
ツロックＶＩＢＥＬ部５６−Ｗの入力となる。そして。

レジスタへの書き込み信号が出力されることＫよｐＲｘ
への書き込みが行なわれる。この様に各命令の実行が行
なわれていくことになる。

また、レジスタポインタ（ＲＰＪ）５５−ＪＲ，（ＲＰ
！’）５５−２Ｒ，（ＲＰ３）５５−ＩＷ並びに（ＲＰ
４）５５−；ＩＷに対するレジスタ番号の設定は、　Ａ
ＬＵ　６７における演算中などのように、それぞれのレ
ジスタポインタの動作の空きがあるときに随時設定する
ことが可能であり、演算の実行とレジスタポインタの設
定は並行して行なえる。したがって、実行中の命令と次
の処理ｔ−重ね合わせて地理効率の向上を図ることもで
きる。

更！’Ｃ，篤１図（Ｂ）は本願発明であるレジスタバン
ク回路の実施例の概略的構成囚、第２図は同構成を更に
具体化した図である。即ちこの構成は、各行がそれぞれ
複数ブロックのレジスタよりなるバンクを構成し、各列
がそれぞれ専用のメモリバス５２につながるリード、ラ
イト可能なメモリ５１と、１つ以上のバンク番号を保持
するバンク番号保持手段５３と、その・９ンク番号保持
手段の出力によ＃）前記メモリ中の一連のデータ群を選
択するためのバンク選択手段５４と、１つ以上のレジス
タ番号を保持するレジスタ番号保持手段５５と。

そのレジスタ番号保持手段の出力により前記一連のデー
タ群に対し１つ以上のレジスタのデータを選択するレジ
スタ選択手段５６とを具備する。リード時には、前記一
連のデータ群が１バンク内の全てのレジスタのデータに
よって構成され、これがメモリバス６２に出力される。

この出力はレジスタ選択手段５６で選択され、データバ
ス５７に出力される。

第２図では、バンク番号保持手段５３はバンクポインタ
で、バンク選択手段５４は行（ＲＯＷ　）　デコーダで
、レジスタ番号保持手段５５はレジスタポインタ６５−
１　、５５−２で、レジスタ選択手段５６はマルチブレ
フサでそれぞれ実現されている。

レジスタの１ブロツクＢは１ビツトレジスタでも。

複数ピットレジスタでもかまわない。また本例線。

バンク数８．各バンク内のレジスタ数８．各レジスタ長
８ピット、同時にアクセスできるレジスタ数２のレジス
タ７４７２回路となっている。また本例では、リード、
ライト可能なメモリ５１と、バンク番号を保持するバン
クポインタ（３ビツト）とその出力をデコードするＲＯ
Ｗ　ｆ’　：ｒ−ダ（出力８本）を有しておシ、メモリ
５１は、　ＲＯＷデコーダ５４の出力に対応して８つの
バンクに分かれている。メモリ５１は、横方向に並らぶ
ｌ連のレジスタ群（ＲＯ〜Ｒ７）で１バンクを形成して
いる。バンクポインタ５３に任意のバンク番号（０〜７
）を設定すると、その出力は行デコーダ５４へ入力され
１行デコーダはこれをデコードし、設定されたバンク番
号に対応する出力信号を１本、有効な状態に遷移させる
。これによシ、メモリの、８バンクの内の１バンクが選
択さ、れ、その選択されたバンク内の全てのレジスタ（
ＲＯＳ−ＲＦ）は、それぞれ専用のメモリバス５２を通
じてマルチプレクサ５６へ接続される。この時１選択さ
れていないバンクの各レジスタは電気的に、メモリバス
５２から絶縁されている。

又１本例において１図のマルチプレクサ５６はレジスタ
番号を保持するレジスタポインタ５５−１（３ピツト）
、これとは独立にレジスタ番号を保持するレジスタポイ
ンタ５Ｂ−２（３ビｙ））Ｋ接続されておシ、２つのレ
ジスタポインタの出力に応じてメモリバス５２の選択を
行なう、レジスタポインタ５５−１によって選択された
メモリバスは。

データバス５７−１と、レジスタポインタ５５−、？　
Ｋよって選択されたメモリバス５２は、データバス５７
−２とマルチプレクサを通して接続される。図の様にメ
そリパス（ＭＢ、ｏ〜ＭＢ、、）は各々レジスタ番号と
ｌ対ｌに対応しており、前記の様に、メモリバスがマル
チプレクサ５５を通して、ｒ−タパス（デーｆｉｉ４：
Ｘ！ＩＴ−ＩＳｆ”　　ｆｉ’４ス５ｌ−２）と接続さ
れることによシ、各レジスタのリード、ライトが行なわ
れる。

つまシリード時には、バンクポインタ５３で１行のバン
クが選ばれて、そのバンクのレジスタＲＯ〜Ｂ７までの
データがメモリバス５２ｔｌＣ出力される。その出力の
うち、レジスタポインタ５ｓ−ｉ　。

５５−２によル指定され九ものが、マルチプレクサｊ６
を介してデータバス５Ｆ−１，５１−；２へ出力される
。

一方ライト時には、レジスタポインタ５５−Ｊ　。

５５−２で任意数（この例では轟然２つ）のレジスタを
選び、バンクポインタ５３で任意（この例では当然１つ
）のバンクを指定して、この指定されたバンクの２つの
レジスタＲＫｆ−メを書き込めばよい。

以上の様に１本実施例の回路では、−度しジスタボイン
タを設定すると、メモリ５１中の１バンク分の８つのレ
ジスタが、常時ＲＯＷデコーダ５４によシ選択されてお
シ、メモリバスを経由してマルチプレクサと接続されて
いる。従がって、バンク内のレジスタのリード、ライト
ｈｇ：意のレジスタ番号をレジスタポインタに設定する
のみでよく、２のレジスタポインタ５５−１．５５４に
独立してレジスタ番号を設定する事によシ、同時に、２
つの異なるレジスタをアクセスする事もできる。

本例では、バンク数８．バンク内のレジスタ数８、各Ｌ
／シスタ畏８ピット、同時にアクセスできるレジスタ数
２としたが、これに限定する必要はなく、バンクポイン
タ長、レジスタポインタ数。

マルチブレフサ等ｔ−変える事によシ任意のレジスタバ
ンク回路を構成する事ができる。

又、更に第１図（５）中のレジスタバンク５１が第７図
のようなレジスタモデルで構成されている場合を例とし
て１本発明のレジスタバンクの構成例を説明する。

第７図（Ａ）　、　（Ｂ）は、レジスタモデルを示して
いる。

各レジスタＲは、ｌデータを記憶する最小単位の構成が
１０１であるピットｏ（ｂｏ）からビットｎ（ｂｎ）ｔ
でのｎ＋ｌビットで構成されている。

そのレジスタＲがＲＯからＲｋまでのに＋１本で１つの
レジスタバンクを構成する。また、そのレジスタバンク
がＢＡＮＫ　ＯからＢＡＮＫ　ｍまでのｍ＋１バンクで
構成されているレジスタモデルである。例えば４ピツト
のレジスタモデルであれば各レジスタは４ピツトごとに
信号が扱われ、さらにその後のセレクタ、データバス等
も４ピツトに対応し九回路構成が適用されるが１本願の
レジスタは任意のビット数に対して適用が可能である。

これらのビット数を１デ一タ処理単位ビット数”と呼ぶ
と。

第７図の１つのＢＡＮＫは、データ処理単位ビット数の
最小レジスタ１０１で構成されている。つｔｂ。

そのレジスタが８ピツト用であれば、ひとつのレジスタ
は８つの最小レジスタノ０１で構成されている。このレ
ジスタＢが複数個構成されてｌ　ｔ４ンク（ＢＡＮＫ　
）を形成している。

レジスタ／４ンク内の各レジスタは第８図、第９図の例
に示すように、同じレジスタ番号のレジスタを同じ列に
なるように配置する。

また、第１Ｏ図の例のように、レジスタ内の各ビットｚ
ｏｘＦｉ、レジスタ番号の同じビットが列方向に重なる
ように配置される。なお、各ピット列にはプリチャージ
回路ＰＲとセンス回路ＳＡが１列に１対配置される。

第１１図は、これらのセルＣＩＬＬ、ＰＲＭびに８人の
詳細回路例である。ＣＢ及びその反転信号であるＣＢは
セル列のビットパスである。ＢＳはセルの行選択信号で
１Ｌこの信号がハイレベルの時にセルが選択されること
になる。ＰＲＣはツリチャージ回路の制御信号であり、
この信号がローレベルの時にビットパスＣＢ、ＣＢをプ
リチャージしてハイレベルに設定する。８ＮＳ及びＳＮ
Ｓはセンス回路の制御信号であり、　８ＮＢがノ１イレ
ペルＢＮＢがローレベルの時にビットパスの状態を１選
択されているセルが保持しているｒ−タに確保させる。

ＢＢは各ビットの読みだしデータ信号線であり。

この信号の状態が読みだしされたデータの１ビツトに対
応する。また１図中のｖｄｄは電源である。

データを直接電荷として記憶するためのＣＥＬＬは、ピ
ット線対ＣＢ、ＣＢと、その一端がビット線ＣＢに接続
されダートが行選択信号線ＵＳに接続された第１ＦＥＴ
ＪＪＪと、この第１ＦＥＴＩＪＪの他端にその一端を接
続され九第１インバータ１１３と、この第１ＦＥＴＪＪ
Ｊの他端にその一端を接続さた第２インバータ１１４と
、この第１インバータ１１Ｂの他端と第２インバータ１
１４の他端にその一端を接続され、その他端に賜う一方
のビットＩ！ＡＣＢが接続され、ダートが行選択信号線
Ｂ、に接続された第２ＦＥＴＪＪＪとからなっている。

又、正電位を供給する回路、ノリチャージ回路ＰＲは、
正電位電源Ｖｄｄと、ピット線対ＣＢ。

ＣＢと、このビット線ＣＢにその一端が接続され。

正電位電源Ｖｄｄにその他端が接続され丸部１　ＦＥＴ
１１５と、もう一方のピッ）ａＣＢにその一端が接続さ
れ、正電位電源Ｖｄｄにその他端が接続され丸部２　Ｆ
ＥＴ　Ｊ　Ｊ　６とからなっている。また第１ＦＥＴ　
７１５と第２　ＦＥＴ　Ｉ　Ｊ　６のダートは、プリチ
ャージ信号ＰＲＣに接続されている。

そして、ビット線ＣＢ、ＣＢの電位を確定させるセンス
アンプは、正電位電源Ｖｄｄと、ピット線対ＣＢ、ＣＢ
と、ビット線ＣＭに一端が接続された第１　ＦＩＴ　Ｊ
　１７と％第１　ＦＥＴ　１１７の他端がその一端に接
続され、もう一方のビット線ＣＢにその他端が接続され
、ビット線ＣＢにそのｒ−）が接続された第２　ＦＥＴ
　Ｊ　Ｊ　ｊと、ビット線ＣＢに一端が接続され、第１
　ＦＥＴ　Ｊ　Ｊ　７のｒ−）ともう−方のピッ）＃Ｃ
ＢＥそのｆ−）が接続され九＃ｌ３ＦＥＴ　１１９と、
第３ＦＥＴ１１９の他端にその一端が接続され、もう一
方のビット線ＣＢにその他端が接続され、第２　ＦＥＴ
　７１　Ｂのダートにそのダートが接続され丸部４ＦＥ
Ｔ１２０と、正電位電源Ｖｄｄに一端が接続され、第１
ＦＥＴＪＪ７の他端にその他端が接続され、制御信号Ｓ
ＮＳがダートに供給された第５ＦＥＴ　Ｊ　ｊ　Ｊと、
第４ＦＥＴ１２０の一端に接続され、接地電位にその他
端が接続され、制御信号８ＮＳがｒ−トに接続されてい
る第６ＦＥＴ１ｊｊとからなる。

第１２図は、第１図のレジスタポインタＲＰ　１　。

ＲＰｊ、　ＲＰＪ、ＲＰＪの詳細回路例である。第１図
（５）の例においては、データバスＤＢｘとＤＢＦと次
の信号線ＩＲＱＸ　、　ＩＲＧｙ　、　０ＲＧｘ　、　
０ＲＧｙの内の一つとの３人力となっているため１通常
のラッチ回路の入力に３人カマルチグレクサが付加され
たものとなっている。この第１２図のＬ３ｇという回路
ブロックが必要ビット数だけならべられることになる。

つ１４）、１バンク内のレジスタ本数８本であるならば
３ビツトとな如、１６本であるならば４ビツトとなる。

第１２図中のＳＥＬ　３は三つの入力のうちのどれかを
選択するかを指定する選択信号である。

この信号がハイレベルになったとζろに対応する入力カ
レジスタポインタへの入力となる。ＬＲはレジスタポイ
ンタのレジスタ番号設定信号である。

ＬＲがローレベルになると入力のデータを取込み。

ハイレベルになったときそのデータを保持することにな
る。第１２図中の入力信号であるＤＢｘ　ＯからＤＢｘ
ｎが第１図（５）におけるＤＢｘデータバスヲ意味し、
ＤＢ）ＦＯからＤＢｙｎは第１図体）におけるＤＢ７デ
ータパスを意味しており、ｌ１０ＲＧｉＯからｌ１０Ｒ
ＧｉＪは第１回内における信号線ＩＲＧｘ　、　ＩＲＧ
ｙ　、　ＯＲＪ：ｉｘ。

ｏＲａｙを意味している。　ＲＰＯＯからＲＰＯｊはレ
ジスタポインタからの出力であプ、第１図体）における
信号線ＲＰＯＩＸ　、　ＲＰＯ２ｘ　、　ＲＰＯ３ｘ　
、　ＲＰＯ４ｘを意味している。

第１９図にレジスタポインタの更新のタイミング例を示
す、この例はＩ　ＲＧ！上のレジスタ番号”０１”（１
６進数）ｔ−ＲＰＪに取り込み、レジスタ選択信号（Ｒ
８０からＲ８ｋ）が変化するまでのタイミングを表して
いる。

第１３図は、第１回内におけるライトセレクタＷＢＥＬ
５６−Ｗの詳細回路例である。レジスタポインタＲＰ３
　、　ＲＰＪの出力のＲＰＯ３０からＲＰＯ３ＪとＲＰ
Ｏ４ＱからＲＰＯ４Ｊを入力しデコーダＲＰ３ＤＥＣお
よびＲＰ４ＤＫＣでデコードし、書き込みを行うレジス
タに対応した選択信号Ｒ８３０ｘ　、　Ｒ８３１！　、
　Ｒ８４０Ｆ。

ＲＩ９４１Ｆ　、・・・・・・・・・を生成する。第１
図（４）の例ではＤＢＸとＤＢＦの二つのデータバスか
らの書き込みデータ経路があるため、それぞれに対応し
た書き込み信号ＷＲｘ　、　ＷＲｙがあシ、レジスタ選
択信号と組み合わせられて実際の書き込み信号となる。

この書き込み信号はレジスタ単位で共通に接続されてお
り、一つの書き込み信号によシーつのレジスタのすべて
のピットに書き込みが行われる。また。

ライトセレクタＷＢＥＬ部の構成要素であるＳＯはデー
タバスＤＢｘとＤＢＦに接続されておシ、それらのどち
らかを選択するかは書き込み信号によシ決定される。

ζこで、データバスＤＢｘ上のデータをレジスタＲＯＫ
Ｉき込む場合を例にとると１次のような動作となる。レ
ジスタポインタＲＰ３にＲＯに対応したレジスタ番号を
設定する。このＲＰ３の出力をＲＰ３ＤＥＣによシブコ
ードすることによりＲ８３０に信号がハイレベルとなシ
、それ以外の選択信号Ｒ８３１！。

・・・・・・は、ローレベルとなる。ここでデータバス
ＤＢｘ側の書き込み信号ＷＲｘがハイレベルとなるとＮ
ＡＮＤＱの出力のみがローレベルとなる。このＮＡＮＤ
Ｏの出力につながれているＲ（＞に対応したＳＯブロッ
クのＤＢｘ側のバッファがアクティブとなり、ＤＢＦ上
のデータがそれぞれのビットに対応したビットパスＣＢ
ＯＯ，ＣＢＯｌ、・・・・・・、ＣＢＱｎに供給され、
それぞれのデータの反転信号がビットパスＣＢＯＯ、Ｃ
ＢＯＩ　、＝・、　ＣＢＯｎに供給される。この時。

他のレジスタ番号に対応したビットパスは何も影響を受
けないことになる。セル部分においてはいずれかのレジ
スタバンクに対応し７’ｈ１行のセルの選択信号（ＢＳ
）はハイレベルとなりておシ、グリチャージ回路ＰＲと
センス回路８Ａは非アクティブとなっている。このよう
な状態でＲＯの各ピットに対応したビットパス上にＤＢ
ｘのデータが強制的に供給されるので１選択されている
セル中のＲＯに対応したビットのセルはビットパス上の
データを書き込まれてしまうことになる。それ以外のセ
ルにおいてはビットパスの状態が変わらない為、何も変
化は起こらない、書き込みに必要な時間が経過すると、
苗り信号はローレベルとなシ。

いままでＤＢｘ上のデータをビットパスに・供給してい
たＷ８ＫＬｏＲＯに対応し九ＳＯは非アクティブと邊る
４１ＲＯＫ対応したビットパスは書き込まれたデータを
保持し、あたかも読み出しが行われたのと同じ状態にな
る。

このようにして、レジスタへの書き込みが行われる。し
たがって、既成のＲＡＭｔ−用いた場合のように書き込
みアドレスに対応したデコーダの設定やビットパスのプ
リチャージ動作等は一切不要でＴｏシ、さらに書き込み
動作後の再読み出し要求に対しても何も動作を必要とし
ないで済むことになる。

第２１図にＲＯＫ　ＤＢｘ上のデータ″５５”（１６進
数）と、Ｒ１にＤＢＦ上のデータ”ＡＡ”（１６進数）
を同時に書き込むときのタイミング例を示す。

第１４図社第１図囚におけるリードセレクメＲ８ＫＬ　
５　ｇ　−Ｒの詳細回路例である。レジスタポインタＲ
ＰＯ、ＲＰＩの出力のＲＰＯＩＯからＲＰＯｌｊとＲＰ
Ｏ２ｊを入力としたデコーダＲＰＩＤＥＣとＲＰ２ＤＥ
Ｃにより。

レジスタ選択信号Ｒ８１０Ｘ　、　Ｒ８１１ｘ　、　Ｒ
８２０ｘ　。

Ｒ８２１ｙ　、・・・・・・・・・が生成される。第１
回置の例ではデータバスＤＢｘとＤＢＦの二つの読みだ
しデータ経路がある丸め、それぞれに対応したＤＢｘ側
への読みだし信号ＲＤｘ　＜！：　ＤＢｙ側への読みだ
し信号ＲＩ）Ｆとが組み合わされて１選択レジスタの実
際の読みだし信号となる。この読みだし信号はレジスタ
単位で共通に接続されておシ、一つの読みだし信号によ
り一つのレジスタのすべてのピットの読みだしが行われ
る。また、リードセレクメＲ８ＥＬ部の構成要素である
Ｓ！は各レジスタの読みだしデータ信号線ＢＢＯＯ、Ｂ
ＢＯＩ　、・・・・・・・・・を入力としてＤＢｚデー
タバスとＤＢ７データバスへ選択出力を行うようになっ
ている。読みだし動作といっても％あるレジスタのすべ
てのピットのデータが読み出されておシ。

８Ｉの入力としてすでに供給され続けている。したがっ
て、読み出しを行いたいレジスタに対応したレジスタ番
号をレジスタポインタに設定して。

読み出し信号を印加することによシセレクタ回路ＳＩか
ら所望のデータバスＤＢｘ　、ＤＢｙに即座にデータが
出力されることになる。

このように本願のレジスタは、アクセスタイムを必要と
されるのは、レジスタバンクの切シ替工時点においての
みであり、この動作においてはアクセスタイムは問題に
ならない長さである。

第２０図にレジスタＲＯとＲ１の内容ｔ−ＤＢｘとＤＢ
３Ｆに同時に読み出すときのタイミング例を示す。

この回路構成を採用することで高速な動作を必要とし、
なおかつ、書き込み後の再読み出しを必要とするレジス
タを容易な構成で実現することが可能となっている。

第１５図はレジスタポインタの出力からレジスタ選択信
号を生成するデコーダＲＰＩＤＥＣ、ＲＰ２ＤＥＣ。

ＲＰ３ＤＥＣおよびＲＰ４ＤＥＣの詳細回路例である。

レジスタポインタが３ビツトであるならば８イ固のＮＡ
ＮＤ　−Ｎ０７回路で構成され、４ビツトであるならば
１６個のＮＡＮＤ　−Ｎ０７回路で構成される。

第１６図は、バンクポインタＢＰの詳細回路例である。

第１図体）の例においては、バンクポインタはデータ・
量スＤＢｘとＤＢ３Ｆの二つの入力を持っているため１
通常のラッチ回路の入力の所に２人力のマルチブレフサ
が付加されている。このマルチブレフサの選択信号が８
ＥＬ　２である。バンクポインタのラッチ信号はＬＢで
あり、ＬＢがローレベルの時ＫＤＢｘもしくはＤＢＦ上
のデータをマルチブレフサ経由で入力し、ハイレベルに
なりた時にそのデータを保持することになる。ｎｐｏｏ
からＢＰＯ１はバンクポインタの出力信号であり、第１
図（５））中のＢＰＯｘ　を意味している。レジスタバ
ンク数が８バンクの場合は３ビツトでレジスタポインタ
が構成され、１６バンクの場合は４ビツトで構成される
。

第１７図は第１図（５）中のデコーダＤＥＣの詳細回路
例である。バンクポインタＢＰの出力信号であるＢＰＯ
ＯからＢＰＯＩ　ｆ：入力しバンク選択信号（Ｂｏｏか
らＢＳｍ　）を生成するデコーダ回路である。バンク選
択信号はレジスタバンク５１の行選択信号Ｂ８に接続さ
れ、バンクポインタによってレジスタバンク５１の１行
のセルが選択されるようになっている。

ＤＩ８　信号Ｓはバンクポインタの切シ替わシ時点でバ
ンク選択信号が不安定な状態になるため、その期間中は
いずれの選択信号も非アクティブにしておくための、バ
ンク選択糸上信号である。

第１８図にレジスタバンク切り替えタイミング例を示す
。この例では、ＤＢｘデータバス上の’０１″（１６進
数）というデータを取シ込むことによって、レジスタバ
ンクＩ’？：選択し、そのレジスタバンク１のすべての
レジスタのすべてのデータビットを読み出すまでのタイ
ミングを示している。

バンクポインタへのデータラッチ信号（ＬＢ）がアクテ
ィブになり九ときには、その期間中バンク選択信号を禁
止する為にＤＩＳ信号がアクティブとなる。また、この
期間を利用してレジスタバンク５１内のピットパスをプ
リチャージする九めにＰＲＣ信号ノｆルスが生成される
。これは、新規に選択されるレジスタバンク５１上のセ
ルのデータが破壊されないために必要となる。ラッチ信
号（ＬＢ）が非アクティブになると、バンク選択禁止信
号（０１１９）も非アクティブとなシ、レジスタバンク
１の選択信号（１１９１）だけがハイレベルとなる。

この選択信号によりレジスタバンク５１に対応したセル
ー行が選択され、各々のセルに接続されたビットパスを
セルのデータで駆動し始め、その後センス回路（ＳＡ）
′ｔ−働かせるためにＳＮ３．８ＮＳ信号パルスを印加
する。センス回路（ＳＡ）が働くと、レジスタバンク５
ノ内のビットパス上のデータはそれぞれの状態に確定さ
れる。

このようにして、レジスタバンクの切り替えとその切り
替えられたレジスタバンク内のすべてのレジスタのすべ
てのビットのデータが読み出され。

読みだしデータ信号ＭＡＣＢ　Ｂ　”）ｔ−経由してリ
ードセレクタＲ８ＥＬ回路の入力に供給されることにな
る。

レジスタバンク５１内のノリチャージ回路（ＰＲ）トセ
ンｘ回路（ＳＡ）はレジスタバンク切〕替え時に働き、
レジスタの読みだし動作や８１！込み動作においては働
かないよう罠なっている。

以上の本発明の詳細な説明においても明らかなように本
発明によって、既成のＲＡＭ　ｔ−用いたときに必要と
されるアドレス動作を必要としないでデータをアクセス
できるため、レジスタラッチと同様に高速なアクセスが
可能であり、大容量であるにもかかわらず回路規模の小
さいレジスタバンク回路を容易にかつ安価に作成できる
こととなる。

［発明の効果コ 従来の第３図の方式では、レジスタとしてＲＡＭ　ｔ″
使用、バンク番号及びレジスタ番号から１つのアドレス
を生成して、レジスタをアクセスするようにしていたた
め、同じバンク内のレジスタでも毎回レジスタをアクセ
ス毎に、前記アドレスを与え直さざる得なかった。ま九
原理的に、−回に１つのレジスタしかアクセスする事が
できなかった。

これに対し本発明はバンク番号のデコード信号によシ、
１バンク分の全てのレジスタを選択できるため、バンク
内のレジスタをアクセスする時には、レジスタ番号によ
ってマルチプレクサ等のレジスタ選択手段を切シ換える
だけであるので、バンク番号が切シ換わるまでメモリの
選択をしなおす必要がなくなる。又、マルチプレク？を
複数用意することによって、複数のレジスタ番号を指定
する事も可能で、これによシー度で複数のレジスタのア
クセスが可能となる。このことによシ、レジスタのアク
セス毎のアクセスタイムは不要となシ、バンクが切り替
った時のみアクセスタイムが存在することになるので高
速なアクセスが可能となる。

ま次、従来の第４図〜第６図の方式では、レジスタラッ
チによってレジスタを形成するため１回路規模が大きく
なりたり、デコーダの出力本数も多くなるため、集積回
路で実現する際紘面積が非常に大きくなる欠点を有して
いた。又、レジスタ数やバンク数の増減に対しても１回
路規模の大きなデコーダの設計変更を必要とし、柔軟性
はなかつ九。

これに対し本発明は、マイクログロセッサ内のレジスタ
として好適でデコーダ、マルチプレクサ等も小さなもの
で済む。又、レジスタ数の増減も。

主として１回路の小規模なデコーダとメモリの増減のみ
で済むため柔軟性に富む。

以上のように本発明は１回路規模、高速性、レジスタ数
の柔軟性に富むレジスタバンク回路を容易にしかも安価
に実現できることになる。特にマイクログ目セッサ、集
積回路に組み込むと、チッ７″面積の専有率やシステム
能力等において、その実力を充分に発揮し、コストパフ
ォーマンスの良い優れたものが実現できる。

【図面の簡単な説明】

第１図は本発明の実施例の構成図、第２図は構成の一部
詳細図、＃！３図ないし第６図は本発明が適用されない
レジスタバンク回路図、第７図はレジスタの構造を示す
概念図、第８図はレジスタバンク配置例を示す概念図、
第９図はレジスタ配置列を示した概念図、第１θ図はビ
ット配置列を示す概念図、８１１図ないし第１７図は上
記実施例の各部詳細回路図、第１８図ないし第２１図社
同各部の動作を示すタイミングチャートである。 ５１・・・レジスタアレイ（レジスタバンクブロック）
、５２・・・メモリバス、５３・・・バンク番号保持手
段、５４・・・デコーダ、５５・・・レジスタ番号保持
手段、５５−ＩＷ〜５５４Ｂ・・・バンク４インタ、５
６・・・レジスタ選択手段、　５６−Ｗ・・・書き込み
側セレクタ、５６−Ｒ・・・読み出し側セレクタ、　５
’ｉ−１，５７−２・・・データバス、６１・・・デー
タバスインターフェース、６２・・・アドレス発生器、
６３・・・アドレスバスインターフェース、６４・・・
命令バッファ、６５・・・命令デコーダ、６６・・・制
御信号発生ユニット。 ６７・・・算術論理演算ユニット、６８・・・アドレス
バス、６９・・・データバス。 第 図 第 図 第 図 第 図 第９ 図 第１８図 第１９１ｇ

Claims (2)

【特許請求の範囲】
1. （１）各行がそれぞれ複数ブロックのレジスタよりなる
   バンクを構成し、各列がそれぞれ専用のメモリバスにつ
   ながるリード、ライト可能なメモリによって構成された
   レジスタアレイと、前記メモリ中の１バンク内の全ての
   レジスタを選択するためのバンク選択手段を有すること
   を特徴とするレジスタバンク回路。
2. （２）１つ以上のバンク番号を保持するバンク番号保持
   手段と、そのバンク番号保持手段の出力により前記メモ
   リ中の一連のデータ群を選択するための前記バンク選択
   手段と、１つ以上のレジスタ番号を保持するレジスタ番
   号保持手段と、そのレジスタ番号保持手段の出力により
   前記一連のデータ群に対し１つ以上のレジスタのデータ
   を選択するレジスタ選択手段とを具備することを特徴と
   する請求項１に記載のレジスタバンク回路。