JPH02277142A - 二重系計算機システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、メモリ転写機能を改善して計算機の切換え
がより確実にできる待機冗長系の二重系計算機システム
に関するものである。

〔従来の技術〕

第７図は、例えば特公昭６４−１８０９号公報に示され
た従来の二重系計算機システムの概念的構成図である。

第７図において、ｌａ、２ａは計算機、３は二重化制御
装置、４１．４２はそれぞれ計算機１ａ、２ａの入出力
バス、５は入出力バス切換器、６は入出力装置である。

二重化制御装置３は２つの計算機１ａ、２ａとはメモリ
バス、監視信号線、制御信号線等によってそれぞれ接続
され、両針算機の動作監視と人出力バス使用許可制御お
よびメモリ転写制御を行う。二重化制御装置３はまた入
出力バス切換器５に制御信号を与え、その切換えを制１
２１１する。

二重化制御装置ｉ！３は、２つの計算機１ａ、２ａの状
態を判定して、どちらか一方の正常な計算機に人出力バ
ス使用許可信号を与え、かつ入出力バス切換器５をそち
ら側に投入する。２つの計算機ｌａ、２ａのうち入出力
バス使用許可信号が与えられた方が実作業に従事し、他
方の計算機は待機する。

計算機１ａ、２ａと二重化制御装置３の詳細な接続関係
を、メモリ転写手段に着目して示せば第８図のようにな
る。ただし第８図はｙ１雑さを避けるために、計算機１
ａを実作業側、計算機２ａを待機側としたときの計算機
１ａから計算機２ａへのメモリ転写系の構成のみを示し
たものであって、計算機２ａから計算機１ａへのメモリ
転写系も全く同様に構成されてい゛る。計算機１ａ、２
ａはそれぞれプロセッサ１１．２１とメインメモリ１２
゜２２を持っている。二重化制御装置３は、ファースト
イン・ファーストアウトメモリ（Ｆ　Ｉ　ＦＯ）を有す
るアドレスモニタ部３１と、監視部３２と、データベー
ス等値化部３３と、データベース複写部３４およびアド
レスモニタ部３１内のＦＩＦＯのオーバフローを検出す
る検出部３５を持っている。

アドレスモニタ部３１は、計算機１ａがメモリアクセス
するときのアドレスを傍受し、等値化要求信号を伴った
アドレスを受信したときそれをＦＩＦＯに記憶する。監
視部３２は計算機１ａ、２ａのレディ信号とアドレスモ
ニタ部３１のデータレディ信号を監視してデータベース
等値化部３３とデータベース複写部３４の動作を制御す
る。データベース等値化部３３は監視部３２の制御信号
とアドレスモニタ部３１のＦＩＦＯから与えられるアド
レスに従って計算機１ａのメインメモリを読出し、この
読出したデータを計算機２ａのメインメモリの同一アド
レスに書込む。これによって、計算機１ａが要求したデ
ータが計算機２ａに転写され等値化が行われる。ＦＩＦ
Ｏは計算機１ａのメモリアクセスと二重化制御装置３の
等値化動作とタイミング差を緩衝する。計算機１ａによ
る等値化要求は、計算機ｌａがメインメモリ１２内のデ
ータベースのある種のデータの書込みを行ったとき発せ
られる。この種のデータは、計算機１ａ＋２ａが実作業
を遂行する場合に共通に利用するデータとされる。した
がって、計算機」ａの凹込みによってこの種の共用デー
タが変化するたびにその変化したデータが計算機２ａの
データベースに転写されることになる。一方、データベ
ース複写部３４は、監視部３２の制御信号に従って計算
機ｌａの全データベースを計算機２ａに書き移す。

データベース複写部３４の動作は主として、計算機２ａ
が二重系に投入された出きに計算機２ａの初期化作業の
１つとして行われる。データベース等値化部３３とデー
タベース複写部３４は並行して動作できるようになって
いる。したがって、データベース複写中に計算機１ａが
共用データを書替えると、そのつとそのデータにつき等
値化が行われる。

ＦＩＦＯオーバフロー検出部３５は、アドレスモニタ部
３１のＦＩＦＯの内部に、それ以前に発生した等値化要
求に従って等値化すべきアドレスが満たされている状態
で、新たな等値要求が発生したこと（ＦＩＦＯオーバフ
ロー）を検出する。

平均的には計算機１ａの等値化要求の頻度よりも、デー
タベース等値化部の動作速度は十分速いが、瞬時的には
、等値化要求の頻度が等値化動作の処理速度を上まわる
場合があり、この時ＦＩＦＯが緩衝となる。ＦＩＦＯの
容量が十分であれば問題はないが、実際には有限である
ため極端に等値化要求の頻度が高まった時、前記のＦＩ
ＦＯオーバフローが発生し得る。ＰＩＦ−０オ一バフロ
ー検出部３５は、この状態を検出すると直ちに監視部３
２に通知する。監視部３２はそのことを知ると一旦ＦＩ
ＦＯをリセットし空状態に初期化したのち、データベー
ス複写部３４を起動し、計算機１ａの全データヘースを
計算機２ａに転写させる。

これによってＦＩＦＯオーバフローによって等値化不能
となったアドレスについても一致が保証される。この動
作においても、データベース複写部３４の起動と同時に
データベース等値化部３３も再び動作開始し、全データ
ベース転写と並行して動作する。

〔発明が解決しようとする課題〕

従来の二重系計算機システムは以上のように構成されて
いるので、両針算機１ａ、２ａに設けられているメイン
メモリ１２．２２の内容が一致したとしても、計算機１
ａ、２ａの切換えに際して厳密にプログラム実行の連続
性を保つことは難しく、切換え点における命令の欠落や
重複実行を防止するための手段が必要であるなどの課題
があった。さらに、稼動中の計算機１ａがマルヂタスク
（複数のモジュール）を時分割で並列処理している場合
などに、切換え点における連続性保持の困難から逃れる
ために、切換えが発生した直前に実行していたモジュー
ルの先頭から、他方の計算機２ａがモジュールを実行す
る場合には、モジュールの先頭から切換え点までの間が
一度実行されて、取り扱うデータが変化してしまってい
る可能性があり、そのまま先頭から実行したのでは正確
な処理結果にならないなどの課題があった。

この発明は上記のような課題を解消するためになされた
もので、計算機の切換えに際してモジュールの先頭から
実行することにより実質的な連続性を確保し、しかも、
モジュールの先頭から実行してもそのモジュールの処理
が矛盾なく行われ、その後のタスク切換えも問題なく行
える二重系計算機システムを得ることを目的とする。

〔課題を解決するための手段〕

請求項（１）記載の発明に係る二重系計算機システムは
、それぞれの計算機に対応した外部メモリ装置を有し、
これら外部メモリ装置は、少なくとも計算機内の実作業
メモリのメモリ容量と同じ容量の待避メモリと、接続さ
れている計算機のバス上のデータをバッファを介して他
方の外部メモリ装置に出力する第１のインタフェース回
路と、この第１のインタフェース回路と択一的に動作可
能状態となり、他方の外部メモリ装置から供給されたデ
ータをバッファを介して前記待避メモリに与える第２の
インタフェース回路とを有し、各計算機は、待機時に、
他方の計算機が出力した、あるモジュールのモジュール
実行終了情報を検出し、接続されている外部メモリ装置
の待避メモリから、モジュール実行情報および実行が終
了したモジュールに関する更新データを取り込んで、自
身の実作業メモリに転写するモジュール情報転写手段を
有して構成されたものである。

また、請求項（２）記載の発明に係る二重系計算機シス
テムは、それぞれの計算機に対応した外部メモリ装置を
有し、これら外部メモリ装置は、接続されている計算機
から出力されたデータを一時待避する待避メモリと、出
力されたデータ中に存在するモジュール実行終了情報を
検出して、他方の外部メモリ装置へ待避メモリ内のデー
タを転送する制御を行うマイクロプロセンサとを有し、
各計算機は、稼動中には、計算機内の実作業メモリに更
新データを書き込む際に、接続されている外部メモリ装
置にこの更新データをアドレスとともに出力し、かつ、
モジュール実行終了時にモジュール実行終了情報を含む
モジュール実行情報を出力するモジュール情報出力手段
と、待機時には、接続されている外部メモリ装置の待避
メモリからデータを取り込んで、自身の実作業メモリに
更新データおよびモジュール実行情報を転写するモジュ
ール情報転写手段とを有して構成されたものである。

〔作　用〕

請求項（１１記載の発明に係る外部メモリ装置は、計算
機のバスを導入して、計算機が実作業メモリのあるアド
レスのデータを更新する際に、バス上のデータを他方の
外部メモリ装置の待避メモリに与える。そして、他方の
計算機、つまり、待機系の計算機は、稼動中の計算機が
、あるモジュールを実行終了したことを認識して、待機
系の計算機に接続されている外部メモリ装置の待避メモ
リから、実行終了したモジュールに関するデータおよび
モジュール実行情報を導入して、自身の実作業メモリへ
転写する。

また、請求項（２）記載の発明に係る外部メモリ装置は
、稼動中の計算機が出力した更新データとそのアドレス
を導入して、待避メモリに記憶し、稼動中の計算機があ
るモジュールを実行終了したことを検出して、実行終了
したモジュールに関するデータとそのアドレスおよびモ
ジュール実行情報を他方の外部メモリ装置に対して送出
する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、７，８はそれぞれ計１Ｘ機ｌ。

２に接続された外部メモリ装置、６５ａはバス（アドレ
スバスおよびデータバス）、６５ｂはコントロール信号
（運転指令および異常信号を含む）であり、その他のも
のは同一符号を付して第７図に示したものと同一のもの
である。第２図は第１図に示した計算ａｔ、２および外
部メモリ装置７゜８の内部構成を示すブロック図（第１
の実施例）である。図において、１１．２１はそれぞれ
計算機１，２の中央処理装置（ｃｐｕ）、１２．２２は
それぞれ計算機１．２の実作業メモリ、６１は外部バス
６５上のアドレスおよびデータを他方の外部メモリ装置
７．８にインタフェースする差動アンプ送信回路（第１
のインタフェース回路）、６２は他方の外部メモリ装置
７．８から与えられたアドレスおよびデータを受信する
差動アンプ受信回路（第２のインタフェース回路）、６
３は実作業メモリ１２．２２と同一容量の待避メモリ、
６５はバス６５ａとコントロール信号６５ｂを含む外部
バス、７７．７８は二重化実行判定回路である。なお、
差動アンプ送信回路６１および差動アンプ受信回路６２
は、第３図に示すように、それぞれ０Ｎ１０ＦＦ状態が
逆になる２つのスイッチ回路６４ａ、６４ｂを介して、
どちらか一方のみが計算機１．２に接続されることにな
る。このスイッチ回路６４ａ、６４ｂは手動で切換え可
能である。なお、外部メモリ装置７．８は共に第３図に
示した構成を有しているが、第２図においては、それぞ
れの外部メモリ装置７．８は片方の差動アンプのみを示
している。以下の説明では、計算機１を稼動している側
（主系）、計算ａ２を待機系とする。

次に動作について説明する。外部メモリ装置７８は、従
来の場合と同様に再計算機１．２の動作監視と入出力バ
ス使用許可制御を行う。つまり、二重化実行判定回路７
７．７日は、両針量ａ１２の状態を判定し、どららか一
方の正常な計算機ｌに入出力バス使用許可信号を与え、
かつ、入出力バス切換器５をそちら側に投入する。よっ
て、計算機ｌは主系となり、他方の計算機２は待機系と
なる。

次にデータおよびモジュール実行情報の転写制御につい
て説明する。主系側ＣＰＵＩＩが実作業メモリ１２に対
して書込み動作を行う際に、アドレス情報、データ情報
は外部バス６５にも流出する。このアドレス／テーク情
報は、外部メモリ装置７の差動アンプ送信回路６１を経
由して、待機系の外部メモリ装置８に人力する。そして
、外部メモリ装置８の差動アンプ受信回路６２を経て待
避メモリ６３に到達する。待避メモリ６３において、ア
ドレス情報に応じたアドレスにデータ情報が書込まれる
。

主系側ＣＰＵＩＩは、実行するモジュールを切換える際
に、必要な情報を実作業メモリ１２に書込むので、同時
に外部メモリ装置８の待避メモリ６３の該当エリアにモ
ジュールの実行が終了した旨を示すモジュール実行終了
情報およびこのモジュールと他の全てのモジュールとの
七ジ１−ルの走行状態を示すモジュール実行情報が書込
まれる。

ここで、主系側ＣＰＵＩ　１は実作業メモリ１２および
外部メモリ装置８の双方から応答を受ける構成としても
よい。外部メモリ装置８は、待避メモＩＪ６３にモジュ
ール実行終了情報が書込まれたことを契機として、待機
系ＣＰＵ２１に対して割り込み要求を発生する。待機系
ＣＰＵ２１は、この割り込み要求に応じた処理で外部メ
モリ装置８の待避メモリ６３から必要なデータおよびモ
ジュール実行情報を、実作業メモリ２２に転写する。こ
こでは、待機系ＣＰＵ２１と計算機２内のプログラムと
でモジュール情報転写手段が実現されている。例えば、
待機系ＣＰＵ２１は、モジュール実行終了情報に対応し
たモジュールのソースアドレステーブルを調べ、このソ
ースアドレステーブルに登録されているアドレスのデー
タを待避メモリ６３から取り込むようにする。ここで、
モジュールごとに設けられているソースアドレステーブ
ルには、各モジュールで使用するデータが格納されるア
ドレスを指すように構成されている。なお、待避メモリ
６３は２ポートメモリ構成となっている。また、外部メ
モリ装置７．８の間を差動アンプでインタフェースして
いるのは、片方の外部メモリ装置８で故障が発生して、
待機系の計算４１２を電源断としたような場合に、もう
一方の外部メモリ装置７に設けられている待避メモリ６
３の内容が破壊されないようにするためである。

なお、外部メモリ装置７．８は、待機系の計算機２の電
源が一旦断した後に、再投入されたような場合、あるい
は初期化の場合などに等値化要求信号７９ａ、７９ｂを
出力する。この等値化要求信号７９ａ、７９ｂを受けた
主系ＣＰＵＩ　１は、実作業メモリ１２の全領域の内容
を読出して、外部バス６５に出力する。従って、外部メ
モリ装置８の待避メモリ６３に主系の計算ｉｆの実作業
メモリ１２の内容が転写されることになる。さらに、待
機系ＣＰＵ２１が待避メモリ６３の内容を、実作業メモ
リ２２に転写する。これによって、実作業メモリ１２．
２２間の内容の同一性は確保される。

また、上記実施例において、再計算機１．２の動作監視
を外部メモリ装置７．８上で行っているとしたが、独立
したハードウェアで実現してもよい。

そして、外部メモリ装置８がモジュール実行終了情報を
検出して、待機系の計算機２に割り込み要求を発生する
ようにしたが、待機系の計算機２が外部メモリ装置８の
待避メモリ６３の該当領域をポーリングする構成として
もよい。

また、モジュールに対応して設けられているソースアド
レステーブルは、待避メモリ６３内に設けてもよいし、
待機系の計算機２内のメモリに設けてもよい。

また、スイッチ回路６４ａ、６４ｂに代えて、二重化実
行判定回路７７．１８の判定結果にもとづいて、自動的
に２つの差動アンプ回路６１．６２がイネーブル／ディ
スエーブルとなるように構成してもよい。

第４図はこの発明の第２の実施例による二重系計算機シ
ステムの計算ａｌ、２および外部メモリ装置７．８の構
成を示すブロック図である。図において、７１．７２は
それぞれ外部メモリ装置７゜８に設けられたマイクロプ
ロセッサ（μ−Ｐ）、７３．７４はそれぞれデータ転送
方向を選択するセレクタ、７５．７６はデータの一時待
避用の待避メモリ、７７．７８は二重化実行判定回路、
７９ａ、７９ｂは等値化要求信号である。その他のもの
は同一符号を付して第２図に示したものと同−のもので
ある。

次に動作について説明する。外部メモリ装置７゜８は前
実施例の場合と同様に計算機１．２の動作監視と入出力
バス使用許可制御とを行う。

次に計算機１を主系、計算機２を待機系として、データ
およびモジュール実行情報の転写制御について説明する
。主系ＣＰＬＪＩＩは実作業メモリ１２にデータを書込
み、そのデータとそのデータが格納されるアドレスとを
示すデータ／アドレス情報を、セレクタ７３を介して待
避メモリ７５に書込む。そして、あるモジュールの実行
が終了した時には、さらに、そのモジュールのモジュー
ル実行終了情報を含む全モジュールのモジュール実行情
報を待避メモリ７５に書込む、ここでは、主系ＣＰＵＩ
　Ｉと計算機ｌのプログラムとでモジュール情報出力手
段が実現されている。また、待避メモリ７５の格納の様
子を第５図に示す。第５図に示した例では、実行中のモ
ジュールのモジュール番号８１、格納されているデータ
数８２、データ／アドレス情報８３およびモジュール実
行情報８４の各領域で構成されている。μｍＰ７１はモ
ジュール実行情報８４をチエツクして、どれかのモジュ
ールの実行終了を検出すると、待避メモリ７５の中のそ
のモジュールに関するデータ／アドレス情報とモジュー
ル実行情報とを、セレクタ７３．７４を通して外部メモ
リ装置８の待避メモＩＪ７６に転写する。そして、待機
系ＣＰＵ２１がセレクタ７４を介して、待避メモリ７６
のデータ／アドレス情報を入力し、これらの情報にもと
づいて、待機系の計算機２の実作業メモリ２２の該当す
るアドレスにデータを書込む。ここで、待機系ｃＰＵ２
１と計算Ｊａ２のプログラムとでモジュール情報転写手
段が実現されている。以上のようにして、実行が終了し
たモジュールに関わるデータおよび最新のモジュール実
行情報が待機系の計算機２の実作業メモリ２２において
も更新されたことになる。なお、初期化等の場合に、等
値化要求信号７９ａ、７９ｂを契機として、両方の実作
業メモリ１２．２２間の同一性が確立されることは第１
の実施例の場合と同様である。ただし、本実施例の場合
には、待避メモリ７５．７６の容量は実作業メモリ１２
．２２の容量よりも小さくてもよいので、待避メモリ７
５．７６が複数回使用されて等値化が完了する。

なお、上記実施例では、μｍＰ７１が主系の外部メモリ
装置７の待避メモリ７５の内容を他方の待避メモリ７６
に転写するようにしたが、待機系の外部メモリ装置８の
ｐ−ＰＩ３が転写するようにしてもよく、同様の効果を
奏する。

また、再計算機１．２の動作監視を独立したハードウェ
アで構成できることは、第１の実施例の場合と同様であ
る。

第６図（Ａ）〜（Ｃ）は、２つのモジュール（モジュー
ルＡおよびモジュールＢ）が、主系の計算機ｌで実行さ
れる様子を示す説明図である。第６図（Ａ）はモジュー
ルＡ実行中に、それよりも優先度の高いモジュールＢの
動作要求が発生し、モジュールＡの実行を中断して（Ｗ
Ａ　Ｉ　Ｔ状態となり）、モジュールＢが実行されるこ
とを示している。そして、モジュールＢの実行が完了し
た後に、モジュールへの実行が再開されることを示して
いる。

図中、モジュールの実行開始点を「Ｓ」と、実行終了点
を「ＥＪと示している。また第６図（Ｂ）は、第６図（
Ａ）に示されたものを、時間軸を正しくして表示したも
のである。図中、ａ、　　ｂ、　　ｃで示した３ケ所の
それぞれの個所で、主系の計算機１に異常が発生した時
に、待機系の計算機２で認識しうる状況を、第６図（Ｃ
）に示している。

例えばａ点で異常が発生した場合に、既述のように、計
算機２で正確にａ点からモジュールＡの実行を継続する
ことは困難であるので、第１もしくは第２の実施例のよ
うにモジュールＡの先頭から実行すればよい、つまり、
第６図（Ｃ）に示すようなモジュール・ステータスをみ
れば、モジュールＡ、モジュールＢともに５ＴＡＲＴ前
状態ということになるが、第１および第２の実施例にお
いてはモジュールＡが走行中であるという情報がモジュ
ール実行情報中に存在するので、計算機２はモジュール
への先頭から実行すればよいことが、直ちに認識できる
。また、モジュールＡのデータは第１の実施例における
待避メモリ６３において、また、第２の実施例における
待避メモリ７５゜７６においてもモジュールＡの５ＴＡ
ＲＴ前状態のままであり、従って、計算機２の実作業メ
モリ２２において未更新である。つまり、従来の場合と
は異なり、モジュールＡの先頭からａ点までに計算機ｌ
の実作業メモリ１２において更新されたデータは、計算
機２の実作業メモリ２２には影響を与えていない。そこ
で、計算機２でモジュールへの先頭から実行しても、結
果に矛盾を生じることはない。

〔発明の効果〕

以上のように、この発明によれば、二重系計算機システ
ムを、主系の計算機が、あるモジュールを実行終了した
時点で、そのモジュールに関するデータと全モジュール
のモジュール実行情報とを待機系の計算機に伝えるよう
に構成したので、計算機の切換えに際して、実質的に連
続性が保証できるものが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による二重系計算機システ
ムを示す構成図、第２図はこの発明の第１の実施例にお
ける計算機および外部メモリ装置の構成を示すブロック
図、第３図は第２図に示した外部メモリ装置の詳細な構
成を示すブロック図、第４図はこの発明の第２の実施例
における計算機および外部メモリ装置の構成を示すブロ
ック図、第５図は第４図に示した待避メモリの内容を示
す説明図、第６図（Ａ）〜（Ｃ）はモジュールの実行状
態を説明する説明図、第７図は従来の二重系計算機シス
テムを示す構成図、第８図は第７図に示した計算機およ
び二重化制御装置の構成を示すブロック図である。 １、　２はモジュール情報転写手段またはモジュール情
報転写手段およびモジュール情報出力手段を有する計算
機、７，８は外部メモリ装置、６１は差動アンプ送信回
路（第１のインタフェース回路）、６２は差動アンプ受
信回路（第２のインタフェース回路）、６３．７５　７
６は待避メモリ、７１．７２はマイクロプロセッサ（μ
−Ｐ）である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）入出力装置を共用する２つの計算機と、これら計
   算機の動作を監視し、どちらか一方の計算機を動作させ
   る二重化実行判定回路を有する二重系制御手段とを備え
   た待機冗長形の二重系計算機システムにおいて、前記二
   重系制御手段は、それぞれが前記各計算機の一方に接続
   された２つの外部メモリ装置で構成され、前記各外部メ
   モリ装置は、前記各計算機が有する実作業メモリのメモ
   リ容量と、少なくとも同じ容量の待避メモリと、接続さ
   れている前記計算機のバス上のデータをバッファを介し
   て、他方の外部メモリ装置に対して出力する第１のイン
   タフェース回路と、この第１のインタフェース回路と択
   一的に動作可能状態となり、前記他方の外部メモリ装置
   から供給されたデータをバッファを介して前記待避メモ
   リに与える第２のインタフェース回路とを備え、前記各
   計算機は、待機時に、他方の計算機が出力した、あるモ
   ジュールのモジュール実行終了情報を検出し、接続され
   ている前記外部メモリ装置の待避メモリから、モジュー
   ル実行情報および前記モジュールに関する更新データを
   取り込んで、自身の前記実作業メモリに転写するモジュ
   ール情報転写手段を有することを特徴とする二重系計算
   機システム。
2. （２）入出力装置を共用する２つの計算機と、これら計
   算機の動作を監視し、どちらか一方の計算機を動作させ
   る二重化実行判定回路を有する二重系制御手段とを備え
   た待機冗長形の二重系計算機システムにおいて、前記二
   重系制御手段は、それぞれが前記各計算機の一方に接続
   された２つの外部メモリ装置で構成され、前記各外部メ
   モリ装置は、接続されている前記計算機が出力したデー
   タを一時待避する待避メモリと、前記データ中に存在す
   るモジュール実行終了情報を検出して、他方の外部メモ
   リ装置へ前記待避メモリ内のデータを転送するマイクロ
   プロセッサとを備え、前記各計算機は、稼動中には、計
   算機内の実作業メモリに更新データを書込む際に、接続
   されている前記外部メモリ装置にこの更新データをアド
   レスとともに出力し、かつ、あるモジュールの実行終了
   時に前記モジュール実行終了情報を含むモジュール実行
   情報を出力するモジュール情報出力手段と、待機時に、
   接続されている前記外部メモリ装置の待避メモリからデ
   ータを取り込んで、このデータ中のアドレスにもとづい
   て、自身の前記実作業メモリに前記更新データおよびモ
   ジュール実行情報を転写するモジュール情報転写手段と
   を有することを特徴とする二重系計算機システム。