JPH04320539A - 演算装置 - Google Patents
演算装置Info
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- JPH04320539A JPH04320539A JP3113651A JP11365191A JPH04320539A JP H04320539 A JPH04320539 A JP H04320539A JP 3113651 A JP3113651 A JP 3113651A JP 11365191 A JP11365191 A JP 11365191A JP H04320539 A JPH04320539 A JP H04320539A
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- cpu
- master
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、シーケンサ、プロセ
ス制御装置などで用いられる、バックアップ機能を備え
た演算装置に関するものである。
ス制御装置などで用いられる、バックアップ機能を備え
た演算装置に関するものである。
【０００２】
【従来の技術】図８は例えば三菱電機株式会社製ＣＬＡ
カードＰＸ２ＣＸ取扱い説明書（Ｎｏ．ＩＢ−ＥＪ５４
１）Ｐ６に記載された従来の演算装置を示すブロック図
である。図において、１および２は多重化された中央処
理部（以下、ＣＰＵという）であり、この場合、ＣＰＵ
１はマスタとして現在動作中であり、ＣＰＵ２はスレー
ブとして待機している。
カードＰＸ２ＣＸ取扱い説明書（Ｎｏ．ＩＢ−ＥＪ５４
１）Ｐ６に記載された従来の演算装置を示すブロック図
である。図において、１および２は多重化された中央処
理部（以下、ＣＰＵという）であり、この場合、ＣＰＵ
１はマスタとして現在動作中であり、ＣＰＵ２はスレー
ブとして待機している。
【０００３】３はアドレス、データ、各種制御信号から
成り、ＣＰＵ１に接続されたバスであり、４はＣＰＵ２
に接続された同等のバスである。５はこのバス３および
バス４の切り換えを行う切換部であり、６はこの切換部
５によってバス３あるいはバス４が選択的に接続される
共通バスである。
成り、ＣＰＵ１に接続されたバスであり、４はＣＰＵ２
に接続された同等のバスである。５はこのバス３および
バス４の切り換えを行う切換部であり、６はこの切換部
５によってバス３あるいはバス４が選択的に接続される
共通バスである。
【０００４】７はこの共通バス６に接続されたプロセス
入出力部（以下、ＰＩＯという）であり、８は共通バス
６に接続されて前記各ＣＰＵ１，２のプログラムやデー
タが格納される記憶部である。
入出力部（以下、ＰＩＯという）であり、８は共通バス
６に接続されて前記各ＣＰＵ１，２のプログラムやデー
タが格納される記憶部である。
【０００５】次に動作について説明する。正常時切換部
部５はバス３を共通バス６に接続しており、マスタ側の
ＣＰＵ１は記憶部８に格納されているプログラムに基づ
き動作し、記憶部８のデータやＰＩＯ７の内容を周期的
に更新している。
部５はバス３を共通バス６に接続しており、マスタ側の
ＣＰＵ１は記憶部８に格納されているプログラムに基づ
き動作し、記憶部８のデータやＰＩＯ７の内容を周期的
に更新している。
【０００６】ＣＰＵ１に故障が発生して動作が停止する
と、切換部５がそのことを検知して、共通バスに接続さ
れているバス３をバス４に切換え、スレーブとして待機
していたＣＰＵ２がマスタとなって動作を開始する。そ
のとき、記憶部８のデータ，ＰＩＯ７の値は前記故障発
生直前のデータが保持されているため、制御対象側に影
響のない切換りが可能となる。
と、切換部５がそのことを検知して、共通バスに接続さ
れているバス３をバス４に切換え、スレーブとして待機
していたＣＰＵ２がマスタとなって動作を開始する。そ
のとき、記憶部８のデータ，ＰＩＯ７の値は前記故障発
生直前のデータが保持されているため、制御対象側に影
響のない切換りが可能となる。
【０００７】ここで、マスタ側のＣＰＵ１が何らかの要
因で重大な故障に至った場合、ＣＰＵ１の暴走によって
記憶部８のデータが破壊されている可能性がある。この
ような場合には記憶部８のデータが信用できないので、
スレーブ側のＣＰＵ２に切り換えても正常な演算処理は
継続できなくなる。
因で重大な故障に至った場合、ＣＰＵ１の暴走によって
記憶部８のデータが破壊されている可能性がある。この
ような場合には記憶部８のデータが信用できないので、
スレーブ側のＣＰＵ２に切り換えても正常な演算処理は
継続できなくなる。
【０００８】
【発明が解決しようとする課題】従来の演算装置は以上
のように構成されているので、マスタ側のＣＰＵ１が暴
走して記憶部８のデータが破壊された場合、待機してい
たスレーブ側のＣＰＵ２への制御権の切り換えは行えず
、切り換えても正常な演算処理を継続して実行すること
は不可能であり、確実にバックアップすることができな
いという問題点があった。
のように構成されているので、マスタ側のＣＰＵ１が暴
走して記憶部８のデータが破壊された場合、待機してい
たスレーブ側のＣＰＵ２への制御権の切り換えは行えず
、切り換えても正常な演算処理を継続して実行すること
は不可能であり、確実にバックアップすることができな
いという問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、確実なバックアップの可能な演
算装置を得ることを目的とする。
ためになされたもので、確実なバックアップの可能な演
算装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る演算装置
は、多重化された各ＣＰＵに対応して設けられ、それぞ
れが、マスタ側のＣＰＵのタスク実行終了を契機として
セットされる複数のタスク対応に用意されたフリップフ
ロップと、データを格納するメモリエリアとを有する記
憶部、および、前記マスタ側の記憶部のフリップフロッ
プがセットされると、マスタ側の記憶部よりスレーブ側
の記憶部に、対応するメモリエリアのデータの転送を行
い、転送完了を契機としてフリップフロップをリセット
するデータ転送部を設けたものである。
は、多重化された各ＣＰＵに対応して設けられ、それぞ
れが、マスタ側のＣＰＵのタスク実行終了を契機として
セットされる複数のタスク対応に用意されたフリップフ
ロップと、データを格納するメモリエリアとを有する記
憶部、および、前記マスタ側の記憶部のフリップフロッ
プがセットされると、マスタ側の記憶部よりスレーブ側
の記憶部に、対応するメモリエリアのデータの転送を行
い、転送完了を契機としてフリップフロップをリセット
するデータ転送部を設けたものである。
【００１１】
【作用】この発明におけるデータ転送部は、マスタ側の
ＣＰＵのタスク実行終了を契機にマスタ側の記憶部のフ
リップフロップがセットされると、対応するメモリエリ
アのデータをマスタ側の記憶部よりスレーブ側の記憶部
に転送し、そのデータ転送完了を契機に前記フリップフ
ロップをリセットして、対応するタスクが起動できる状
態にすることにより、確実なバックアップを行うことが
可能な演算装置を実現する。
ＣＰＵのタスク実行終了を契機にマスタ側の記憶部のフ
リップフロップがセットされると、対応するメモリエリ
アのデータをマスタ側の記憶部よりスレーブ側の記憶部
に転送し、そのデータ転送完了を契機に前記フリップフ
ロップをリセットして、対応するタスクが起動できる状
態にすることにより、確実なバックアップを行うことが
可能な演算装置を実現する。
【００１２】
【実施例】実施例１．以下、この発明の実施例を図につ
いて説明する。図１はこの発明の一実施例を示すブロッ
ク図であり、図２はその記憶部の詳細構成を示すブロッ
ク図である。
いて説明する。図１はこの発明の一実施例を示すブロッ
ク図であり、図２はその記憶部の詳細構成を示すブロッ
ク図である。
【００１３】図１において、１，２はＣＰＵ、３，４は
バス、５は切換部、６は共通バス、７はＰＩＯであり、
図８に同一符号を付した従来のそれらと同一、あるいは
相当部分であるため詳細な説明は省略する。
バス、５は切換部、６は共通バス、７はＰＩＯであり、
図８に同一符号を付した従来のそれらと同一、あるいは
相当部分であるため詳細な説明は省略する。
【００１４】１１はマスタ側の前記ＣＰＵ１に対応して
設けられた記憶部であり、１２はスレーブ側の前記ＣＰ
Ｕ２に対応して設けられた記憶部である。１３はマスタ
側のＣＰＵ１のタスク実行終了を契機に、マスタ側の記
憶部１１よりスレーブ側の記憶部１２にデータを転送す
るデータ転送部である。
設けられた記憶部であり、１２はスレーブ側の前記ＣＰ
Ｕ２に対応して設けられた記憶部である。１３はマスタ
側のＣＰＵ１のタスク実行終了を契機に、マスタ側の記
憶部１１よりスレーブ側の記憶部１２にデータを転送す
るデータ転送部である。
【００１５】１４はアドレス、データ、各種制御信号か
ら成り、このデータ転送部１３にてコントロールされる
転送バスであり、１５は前記切換部５よりこのデータ転
送部１３に与えられる制御信号が伝送される制御信号線
である。
ら成り、このデータ転送部１３にてコントロールされる
転送バスであり、１５は前記切換部５よりこのデータ転
送部１３に与えられる制御信号が伝送される制御信号線
である。
【００１６】また、図２において、２１は内部にメモリ
エリアを有する２ポートメモリであり、２２は当該記憶
部１１（１２）のアクセスを制御するためのフリップフ
ロップである。２３はフリップフロップ２２とバス３（
４）を接続するインタフェース回路であり、２４はフリ
ップフロップ２２と転送バス１４を接続するインタフェ
ース回路である。
エリアを有する２ポートメモリであり、２２は当該記憶
部１１（１２）のアクセスを制御するためのフリップフ
ロップである。２３はフリップフロップ２２とバス３（
４）を接続するインタフェース回路であり、２４はフリ
ップフロップ２２と転送バス１４を接続するインタフェ
ース回路である。
【００１７】次に動作について説明する。ここで、マス
タ側のＣＰＵ１で走るタスクは１本のみとし、その動作
タイミングを図３に示す。なお、このタスクは、ＣＰＵ
１，２で実行されるプログラムであって、あるまとまっ
た処理を行うものである。
タ側のＣＰＵ１で走るタスクは１本のみとし、その動作
タイミングを図３に示す。なお、このタスクは、ＣＰＵ
１，２で実行されるプログラムであって、あるまとまっ
た処理を行うものである。
【００１８】マスタ側のＣＰＵ１はまず、タスクＬの実
行を開始する。このタスクＬの実行が終了すると、記憶
部１１の２ポートメモリ２１内に保持した出力イメージ
のデータをＰＩＯ７に出力する。この時、フリップフロ
ップ２２をセットする。データ転送部１３は、このフリ
ップフロップ２２のセットを検知すると直ちに、マスタ
側の記憶部１１からスレーブ側の記憶部１２へのデータ
転送を制御する。このデータ転送が完了するとマスタ側
のＣＰＵ１は直ぐにフリップフロップ２２をリセットす
る。
行を開始する。このタスクＬの実行が終了すると、記憶
部１１の２ポートメモリ２１内に保持した出力イメージ
のデータをＰＩＯ７に出力する。この時、フリップフロ
ップ２２をセットする。データ転送部１３は、このフリ
ップフロップ２２のセットを検知すると直ちに、マスタ
側の記憶部１１からスレーブ側の記憶部１２へのデータ
転送を制御する。このデータ転送が完了するとマスタ側
のＣＰＵ１は直ぐにフリップフロップ２２をリセットす
る。
【００１９】その後、マスタ側のＣＰＵ１はタスクＬの
起動タイミングを検知すると、記憶部１１のフリップフ
ロップ２２がリセットされていることを確認してタスク
Ｌを開始させる。この時、フリップフロップ２２がセッ
トされていれば、それがリセットされるまである程度待
つとか、警報を発生するとかの各種コントロールの仕方
が考えられる。以下、マスタ側のＣＰＵ１とデータ転送
部１３は前述の動作をくり返す。
起動タイミングを検知すると、記憶部１１のフリップフ
ロップ２２がリセットされていることを確認してタスク
Ｌを開始させる。この時、フリップフロップ２２がセッ
トされていれば、それがリセットされるまである程度待
つとか、警報を発生するとかの各種コントロールの仕方
が考えられる。以下、マスタ側のＣＰＵ１とデータ転送
部１３は前述の動作をくり返す。
【００２０】ここで、理解を助けるために動作時間につ
いて述べる。ＣＰＵ１のタスクＬ実行時間は通常数１０
ｍｓ〜数１００ｍｓであり、図３の例では約３０ｍｓと
しており、ＰＩＯ７への出力時間は転送容量が少ないた
め短く、ここでは１００Ｗ×１μｓ／ｗ＝約０．１ｍｓ
としている。また、メモリ転送時間は数ｍｓ〜数１０ｍ
ｓ、図３では２５ＫＷ×１μｓ／ｗ＝約２５ｍｓとして
おり、タスクＬ起動間隔は数１０ｍｓ〜数１００ｍｓ、
ここでは９０ｍｓとしている。
いて述べる。ＣＰＵ１のタスクＬ実行時間は通常数１０
ｍｓ〜数１００ｍｓであり、図３の例では約３０ｍｓと
しており、ＰＩＯ７への出力時間は転送容量が少ないた
め短く、ここでは１００Ｗ×１μｓ／ｗ＝約０．１ｍｓ
としている。また、メモリ転送時間は数ｍｓ〜数１０ｍ
ｓ、図３では２５ＫＷ×１μｓ／ｗ＝約２５ｍｓとして
おり、タスクＬ起動間隔は数１０ｍｓ〜数１００ｍｓ、
ここでは９０ｍｓとしている。
【００２１】今、マスタ側のＣＰＵ１で重故障による停
止が発生した場合、切換部５は共通バス５に接続してい
るバスをバス３からバス４に切換える。これによってス
レーブとして待機していたＣＰＵ２がマスタとなって動
作を開始する。また、切換部５は制御信号線１５を介し
てデータ転送装置にその旨を伝え、今後はデータ転送は
記憶部１２から記憶部１１に対して行なわれることにな
る。
止が発生した場合、切換部５は共通バス５に接続してい
るバスをバス３からバス４に切換える。これによってス
レーブとして待機していたＣＰＵ２がマスタとなって動
作を開始する。また、切換部５は制御信号線１５を介し
てデータ転送装置にその旨を伝え、今後はデータ転送は
記憶部１２から記憶部１１に対して行なわれることにな
る。
【００２２】従って、マスタ側のＣＰＵ１が暴走して、
記憶部１１の内容を破壊した場合であっても、ＣＰＵ１
が正常時のデータが記憶部１２に残っており、新たにマ
スタに切り換えられたＣＰＵ２も、それまでの演算処理
を継続することが可能となる。
記憶部１１の内容を破壊した場合であっても、ＣＰＵ１
が正常時のデータが記憶部１２に残っており、新たにマ
スタに切り換えられたＣＰＵ２も、それまでの演算処理
を継続することが可能となる。
【００２３】実施例２．図４はこの発明の他の実施例例
にて用いられる記憶部の詳細構成を示すブロック図であ
り、図２と同一部分には同一符号を付して重複説明をさ
けている。
にて用いられる記憶部の詳細構成を示すブロック図であ
り、図２と同一部分には同一符号を付して重複説明をさ
けている。
【００２４】この実施例はタスクとして、タスクＬより
優先度の高いタスクＨが追加されたものであり、図中、
２５がこのタスクＨに対応して設けられたフリップフロ
ップである。なお、タスクＨの起動間隔は約３０ｍｓ、
タスクＨの実行時間は約１０ｍｓであるものとする。
優先度の高いタスクＨが追加されたものであり、図中、
２５がこのタスクＨに対応して設けられたフリップフロ
ップである。なお、タスクＨの起動間隔は約３０ｍｓ、
タスクＨの実行時間は約１０ｍｓであるものとする。
【００２５】ここで、このようなプライオリティの異な
る２種類のタスクがある場合、図２に示すように記憶部
１１（１２）にフリップフロップ２２だけしかないと、
メモリ転送時間はタスクのメモリ内容の転送も行なうた
め、２５ｍｓ（ここではＬ分２５ｍｓ，Ｈ分５ｍｓとし
て３０ｍｓとする）以上かかってしまう。従って、図５
に示す如くタスクＨを３０ｍｓ間隔で起動できなくなる
という問題がある。
る２種類のタスクがある場合、図２に示すように記憶部
１１（１２）にフリップフロップ２２だけしかないと、
メモリ転送時間はタスクのメモリ内容の転送も行なうた
め、２５ｍｓ（ここではＬ分２５ｍｓ，Ｈ分５ｍｓとし
て３０ｍｓとする）以上かかってしまう。従って、図５
に示す如くタスクＨを３０ｍｓ間隔で起動できなくなる
という問題がある。
【００２６】従って、この実施例においては、図４に示
す如くタスクＨに対応するフリップフロップ２５を追加
することでそれを可能としている。以下、その動作につ
いて、図６を用いて説明する。
す如くタスクＨに対応するフリップフロップ２５を追加
することでそれを可能としている。以下、その動作につ
いて、図６を用いて説明する。
【００２７】図６に示すように、タスクＨの起動指令が
３０ｍｓに１回出され、その３回に１回は同時にタスク
Ｌの起動指令も出される。マスタ側のＣＰＵ１はタスク
Ｈの処理が終了すると、タスクＨ用の出力イメージのデ
ータをＰＩＯ７に出力し、フリップフロップ２５をセッ
トする。また、タスクＬの起動がかかるとタスクＨの処
理の合間に、プログラム実行、タスク用の出力イメージ
のデータのＰＩＯ７への出力，フリップフロップ２２の
セットを実行する。
３０ｍｓに１回出され、その３回に１回は同時にタスク
Ｌの起動指令も出される。マスタ側のＣＰＵ１はタスク
Ｈの処理が終了すると、タスクＨ用の出力イメージのデ
ータをＰＩＯ７に出力し、フリップフロップ２５をセッ
トする。また、タスクＬの起動がかかるとタスクＨの処
理の合間に、プログラム実行、タスク用の出力イメージ
のデータのＰＩＯ７への出力，フリップフロップ２２の
セットを実行する。
【００２８】データ転送部１３はフリップフロップ２５
がセットされると、マスタ側の記憶部１１からタスクＨ
用のメモリ内容をスレーブ側の記憶部１２に転送すると
ともに、当該データ転送が終了するとフリップフロップ
２５のリセットを行う。また、同様にして、フリップフ
ロップ２２がセットされるとタスクＬ用のメモリ内容を
記憶部１１から記憶部１２に転送してフリップフロップ
２２をリセットする。この場合にも、プライオリティの
高いタスクＨ用の処理が優先される。
がセットされると、マスタ側の記憶部１１からタスクＨ
用のメモリ内容をスレーブ側の記憶部１２に転送すると
ともに、当該データ転送が終了するとフリップフロップ
２５のリセットを行う。また、同様にして、フリップフ
ロップ２２がセットされるとタスクＬ用のメモリ内容を
記憶部１１から記憶部１２に転送してフリップフロップ
２２をリセットする。この場合にも、プライオリティの
高いタスクＨ用の処理が優先される。
【００２９】以上の処理が繰返し実行されることで高速
な処理が可能となるが、更に図示されていないメモリガ
ード機能が必要であり、このことについて以下に説明す
る。
な処理が可能となるが、更に図示されていないメモリガ
ード機能が必要であり、このことについて以下に説明す
る。
【００３０】図６に示すように、タスクＨの処理とタス
クＬ用のメモリ内容の転送、あるいはタスクＬの処理と
タスクＨ用のメモリ内容の転送が同時に実行される。こ
のときマスタ側のＣＰＵ１の暴走があると転送中のメモ
リ内容が壊される可能性がある。なお、図３の例ではタ
スク処理とメモリ内容の転送が同時に行なわれることが
ないので、ＣＰＵが暴走しても特に問題はない。
クＬ用のメモリ内容の転送、あるいはタスクＬの処理と
タスクＨ用のメモリ内容の転送が同時に実行される。こ
のときマスタ側のＣＰＵ１の暴走があると転送中のメモ
リ内容が壊される可能性がある。なお、図３の例ではタ
スク処理とメモリ内容の転送が同時に行なわれることが
ないので、ＣＰＵが暴走しても特に問題はない。
【００３１】このことを回避するために、タスクＨ用の
データメモリ領域とタスクＬ用のデータメモリ領域を明
確に分離し、他の領域への書込を禁止（読出しはＯＫ）
する機能をＣＰＵ１（２）か記憶部１１（１２）で持つ
必要があり、このことでマスタ側のＣＰＵ１の暴走によ
るメモリ内容の破壊がスレーブ側の記憶部１２に波及す
るのをくい止めることが可能となる。
データメモリ領域とタスクＬ用のデータメモリ領域を明
確に分離し、他の領域への書込を禁止（読出しはＯＫ）
する機能をＣＰＵ１（２）か記憶部１１（１２）で持つ
必要があり、このことでマスタ側のＣＰＵ１の暴走によ
るメモリ内容の破壊がスレーブ側の記憶部１２に波及す
るのをくい止めることが可能となる。
【００３２】図６に示す方式は、タスクＨとタスクＬの
間のコミュニケーション上の制約が大きいため、その制
約を若干小さくしたのが図７に示す方式である。以下、
図７に示す方式について説明する。
間のコミュニケーション上の制約が大きいため、その制
約を若干小さくしたのが図７に示す方式である。以下、
図７に示す方式について説明する。
【００３３】図６に示す方式と同様に３０ｍｓに１回タ
スクＨの起動指令が出され、その３回に１回はタスクＬ
の起動指令も同時に出される。ＣＰＵ１はタスクＨの処
理が終了すると、タスクＨの出力イメージのデータのＰ
ＩＯ７への出力、フリップフロップ２５のセットを行う
。ここでタスクＬの起動は、データ転送器１３によるタ
スクＨ用のメモリ内容の転送が終了するまで待たされる
。以降の処理は図６に示す方式と同様である。
スクＨの起動指令が出され、その３回に１回はタスクＬ
の起動指令も同時に出される。ＣＰＵ１はタスクＨの処
理が終了すると、タスクＨの出力イメージのデータのＰ
ＩＯ７への出力、フリップフロップ２５のセットを行う
。ここでタスクＬの起動は、データ転送器１３によるタ
スクＨ用のメモリ内容の転送が終了するまで待たされる
。以降の処理は図６に示す方式と同様である。
【００３４】このように図７に示す方式の場合タスク処
理とメモリ転送が同時に実行されるのは、タスクＨの処
理とタスクＬ用のメモリ内容の転送のときだけとなる。 従ってタスクＨの実行時にのみ、他領域への書込みをガ
ードする必要があるが、タスクＬの実行時にはメモリ書
込保護をする必要がなく、タスクＨとタスクＬの間のコ
ミュニケーションがやり易くなる。
理とメモリ転送が同時に実行されるのは、タスクＨの処
理とタスクＬ用のメモリ内容の転送のときだけとなる。 従ってタスクＨの実行時にのみ、他領域への書込みをガ
ードする必要があるが、タスクＬの実行時にはメモリ書
込保護をする必要がなく、タスクＨとタスクＬの間のコ
ミュニケーションがやり易くなる。
【００３５】実施例３．なお上記実施例ではタスクがＨ
，Ｌの２種類の場合について示したが、タスクの種類を
３種類以上としてもよく、上記実施例と同様の効果を奏
する。
，Ｌの２種類の場合について示したが、タスクの種類を
３種類以上としてもよく、上記実施例と同様の効果を奏
する。
【００３６】
【発明の効果】以上のように、この発明によれば、複数
のタスク対応に用意されてマスタ側のＣＰＵのタスク実
行終了を契機にセットされるフリップフロップと、デー
タを格納するメモリエリアとを有する記憶部を、多重化
された各ＣＰＵ対応に用意し、マスタ側のＣＰＵのタス
ク実行終了を契機にマスタ側の記憶部のフリップフロッ
プがセットされると、対応するメモリエリアのデータを
マスタ側の記憶部からスレーブ側の記憶部に転送し、そ
のデータ転送完了を契機に前記フリップフロップをリセ
ットして対応するタスクが起動できる状態にするように
構成したので、マスタ側のＣＰＵが暴走してもスレーブ
側の記憶部に転送されたデータは破壊されず、スレーブ
側のＣＰＵがスレーブからマスタに制御権が切り換えら
れたときにそれを使用することにより、確実なバックア
ップを行うことができる演算装置が得られる効果がある
。
のタスク対応に用意されてマスタ側のＣＰＵのタスク実
行終了を契機にセットされるフリップフロップと、デー
タを格納するメモリエリアとを有する記憶部を、多重化
された各ＣＰＵ対応に用意し、マスタ側のＣＰＵのタス
ク実行終了を契機にマスタ側の記憶部のフリップフロッ
プがセットされると、対応するメモリエリアのデータを
マスタ側の記憶部からスレーブ側の記憶部に転送し、そ
のデータ転送完了を契機に前記フリップフロップをリセ
ットして対応するタスクが起動できる状態にするように
構成したので、マスタ側のＣＰＵが暴走してもスレーブ
側の記憶部に転送されたデータは破壊されず、スレーブ
側のＣＰＵがスレーブからマスタに制御権が切り換えら
れたときにそれを使用することにより、確実なバックア
ップを行うことができる演算装置が得られる効果がある
。
【図１】この発明の一実施例による演算装置を示すブロ
ック図である。
ック図である。
【図２】上記実施例にて用いられる記憶部の詳細構成を
示すブロック図である。
示すブロック図である。
【図３】上記実施例の動作タイミングを示すタイミング
図である。
図である。
【図４】この発明の他の実施例にて用いられる記憶部の
詳細構成を示すブロック図である。
詳細構成を示すブロック図である。
【図５】上記実施例での２つのフリップフロップの必要
性を説明するためのタイミング図である。
性を説明するためのタイミング図である。
【図６】上記実施例の動作タイミングを示すタイミング
図である。
図である。
【図７】この発明の他の実施例の動作タイミングを示す
タイミング図である。
タイミング図である。
【図８】従来の演算装置を示すブロック図である。
１ ＣＰＵ（マスタ側）
２ ＣＰＵ（スレーブ側）
５ 切換部
６ 共通バス
１１ 記憶部（マスタ側）
１２ 記憶部（スレーブ転送部）
１３ データ転送部
２２，２５ フリップフロップ
Claims (1)
- 【請求項１】 一方がマスタとして動作し、他方がス
レーブとして待機する多重化された中央処理部と、前記
各中央処理部に対応して設けられ、それぞれが、前記マ
スタ側の中央処理部のタスク実行終了を契機としてセッ
トされる複数のタスク対応のフリップフロップ、および
データが格納されるメモリエリアを有する記憶部と、前
記マスタ側の記憶部のフリップフロップがセットされる
と、前記マスタ側の記憶部のメモリエリアのデータを前
記スレーブ側の記憶部の対応するメモリエリアに転送し
、前記転送完了を契機として前記フリップフロップをリ
セットするデータ転送部と、前記マスタ側の中央処理部
を共通バスに接続しており、制御権が移行して当該中央
処理部がマスタからスレーブに切り換わった場合、前記
スレーブ側の中央処理部を前記共通バスに接続する切換
部とを備えた演算装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113651A JPH04320539A (ja) | 1991-04-19 | 1991-04-19 | 演算装置 |
| DE1992617405 DE69217405T2 (de) | 1991-04-19 | 1992-03-09 | Verarbeitungseinrichtung mit Reserveprozessor |
| EP19920103999 EP0509227B1 (en) | 1991-04-19 | 1992-03-09 | Processing apparatus having a backup processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113651A JPH04320539A (ja) | 1991-04-19 | 1991-04-19 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04320539A true JPH04320539A (ja) | 1992-11-11 |
Family
ID=14617675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3113651A Pending JPH04320539A (ja) | 1991-04-19 | 1991-04-19 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04320539A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003323209A (ja) * | 2002-04-30 | 2003-11-14 | Mitsubishi Electric Corp | プロセスデータモニタ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60237545A (ja) * | 1984-05-10 | 1985-11-26 | Mitsubishi Electric Corp | 計算機の二重化方式 |
| JPH0232444A (ja) * | 1988-07-22 | 1990-02-02 | Hitachi Ltd | データ処理装置 |
| JPH02277142A (ja) * | 1989-04-19 | 1990-11-13 | Mitsubishi Electric Corp | 二重系計算機システム |
-
1991
- 1991-04-19 JP JP3113651A patent/JPH04320539A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60237545A (ja) * | 1984-05-10 | 1985-11-26 | Mitsubishi Electric Corp | 計算機の二重化方式 |
| JPH0232444A (ja) * | 1988-07-22 | 1990-02-02 | Hitachi Ltd | データ処理装置 |
| JPH02277142A (ja) * | 1989-04-19 | 1990-11-13 | Mitsubishi Electric Corp | 二重系計算機システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003323209A (ja) * | 2002-04-30 | 2003-11-14 | Mitsubishi Electric Corp | プロセスデータモニタ装置 |
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