JPH02277231A - 半導体集積回路装置の製造方法およびそれに用いる製造装置 - Google Patents
半導体集積回路装置の製造方法およびそれに用いる製造装置Info
- Publication number
- JPH02277231A JPH02277231A JP9854889A JP9854889A JPH02277231A JP H02277231 A JPH02277231 A JP H02277231A JP 9854889 A JP9854889 A JP 9854889A JP 9854889 A JP9854889 A JP 9854889A JP H02277231 A JPH02277231 A JP H02277231A
- Authority
- JP
- Japan
- Prior art keywords
- film
- manufacturing
- integrated circuit
- semiconductor integrated
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造技術に関し、特に
選択タングステンＣＶＤ法を利用した接続孔の埋込み工
程に適用して有効な技術に関するものである。
選択タングステンＣＶＤ法を利用した接続孔の埋込み工
程に適用して有効な技術に関するものである。
従来より、半導体集積回路の配線材料には、電気抵抗が
低い、シリコン酸化膜（Ｓ＋０２膜）との密着性が良い
、加工が容易である、などの理由からアルミニウム（，
４４りが使用されている。
低い、シリコン酸化膜（Ｓ＋０２膜）との密着性が良い
、加工が容易である、などの理由からアルミニウム（，
４４りが使用されている。
ところが、半導体集積回路の高密度化に伴って配線が微
細化されるに従い、半導体基板と配線、あるいは上下の
配線層間を接続する接続孔のアスペクト比（接続孔の深
さ／径）が増大し、接続孔内部でのＡｆ膜のステップカ
バレージ低下に起因する断線などの不良が深刻な問題と
なってきた。
細化されるに従い、半導体基板と配線、あるいは上下の
配線層間を接続する接続孔のアスペクト比（接続孔の深
さ／径）が増大し、接続孔内部でのＡｆ膜のステップカ
バレージ低下に起因する断線などの不良が深刻な問題と
なってきた。
その対策の一つとして、高融点金属やポリシリコンなど
の導電膜を接続孔に埋込み、この導電膜を介して基板と
配線または、上下の配線層間を接続する配線技術が考え
られている。上記接続孔の埋込み技術として特に注目さ
れているのは、ＷＦ＋Ｈ２や、ＷＦ、＋シランなどから
なる反応ガスを用いて基板（または、配線）上にタング
ステン（Ｗ）膜を選択成長させる、いわゆる選択Ｗ・Ｃ
ＶＤ技術である。
の導電膜を接続孔に埋込み、この導電膜を介して基板と
配線または、上下の配線層間を接続する配線技術が考え
られている。上記接続孔の埋込み技術として特に注目さ
れているのは、ＷＦ＋Ｈ２や、ＷＦ、＋シランなどから
なる反応ガスを用いて基板（または、配線）上にタング
ステン（Ｗ）膜を選択成長させる、いわゆる選択Ｗ・Ｃ
ＶＤ技術である。
選択Ｗ−ＣＶＤ技術は、当初反応ガスにＷ Ｆ ｅ＋Ｈ
２系ガスを用いていたが、この反応ガスは、エンクロー
チメントやワーム・ホールと称されるシリコンのα軸を
引き起こし易い欠点があることから、最近では、シリコ
ンのα軸が生じ難く、かつ、膜成長速度の大きいＷ Ｆ
ｓ ＋シラン系ガスを用いた選択Ｗ −ＣＶ Ｄ技術
の実用化が進められている。なお、上記ＷＦ、＋シラン
系反応ガスを用いた選択Ｗ−ＣＶＤ技術については、例
えば、電子情報通信学会発行「ニス・デイ−・エム（Ｓ
ＤＭ）８８−３６ （“Ｗ Ｆ ｓ ＋ Ｓ ｌ ｈ
Ｈ２１１−２反応系を用いた選択成長”）ＪＰ３５〜Ｐ
４０や、ｒＳＤＭ８８−３７ （“ シラン還元法を
用いた選択ＣＶＤ−Ｗプロセス“）ＪＰ４１〜Ｐ４６な
どにおいて詳述されている。
２系ガスを用いていたが、この反応ガスは、エンクロー
チメントやワーム・ホールと称されるシリコンのα軸を
引き起こし易い欠点があることから、最近では、シリコ
ンのα軸が生じ難く、かつ、膜成長速度の大きいＷ Ｆ
ｓ ＋シラン系ガスを用いた選択Ｗ −ＣＶ Ｄ技術
の実用化が進められている。なお、上記ＷＦ、＋シラン
系反応ガスを用いた選択Ｗ−ＣＶＤ技術については、例
えば、電子情報通信学会発行「ニス・デイ−・エム（Ｓ
ＤＭ）８８−３６ （“Ｗ Ｆ ｓ ＋ Ｓ ｌ ｈ
Ｈ２１１−２反応系を用いた選択成長”）ＪＰ３５〜Ｐ
４０や、ｒＳＤＭ８８−３７ （“ シラン還元法を
用いた選択ＣＶＤ−Ｗプロセス“）ＪＰ４１〜Ｐ４６な
どにおいて詳述されている。
本発明者は、上記した選択Ｗ−ＣＶＤによる接続孔の埋
込み技術には、次のような問題があることを見出した。
込み技術には、次のような問題があることを見出した。
ＷＦ、十ンラン系反応ガスを用いたＷの成膜反応は、例
えば下記の反応式 ％式％ で示される発熱反応である。また、Ｗ Ｆ ｓ ＋Ｈｘ
系反応ガスを用いたＷの成膜反応の場合も、下記の反応
式 ％式％ で示される発熱反応である。
えば下記の反応式 ％式％ で示される発熱反応である。また、Ｗ Ｆ ｓ ＋Ｈｘ
系反応ガスを用いたＷの成膜反応の場合も、下記の反応
式 ％式％ で示される発熱反応である。
従って、ＣＶＤ装置内の基板温度は３００℃〜４５０℃
程度に維持されているにもかかわらず、上記成膜反応が
進行すると、それにつれてＷ膜温度が局所的に上昇し、
基板温度よりも高くなってしまう。そのため、Ｗ膜が異
常成長して結晶粒が粗大化する結果、Ｗ膜の表面が荒れ
たり、Ｗ膜の内部が多孔質化したりするなどの現象が発
生し、接続孔の接続信頼性が著しく低下してしまうとい
う問題がある。
程度に維持されているにもかかわらず、上記成膜反応が
進行すると、それにつれてＷ膜温度が局所的に上昇し、
基板温度よりも高くなってしまう。そのため、Ｗ膜が異
常成長して結晶粒が粗大化する結果、Ｗ膜の表面が荒れ
たり、Ｗ膜の内部が多孔質化したりするなどの現象が発
生し、接続孔の接続信頼性が著しく低下してしまうとい
う問題がある。
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、Ｗ膜の異常成長に起因する接続孔の信
頼性低下を有効に防止することのできる技術を提供する
ことにある。
り、その目的は、Ｗ膜の異常成長に起因する接続孔の信
頼性低下を有効に防止することのできる技術を提供する
ことにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、選択Ｗ−ＣＶＤ技術を利用して接
続孔にＷ膜を埋込む工程において、反応ガスの流量や基
板温度などの成膜パラメータを経時的に変化させること
によって、Ｗ膜の成長を断続的に行うようにした半導体
集積回路装置の製造方法である。
続孔にＷ膜を埋込む工程において、反応ガスの流量や基
板温度などの成膜パラメータを経時的に変化させること
によって、Ｗ膜の成長を断続的に行うようにした半導体
集積回路装置の製造方法である。
また、本発明は、上記した半導体集積回路装置の製造方
法に用いるＣＶＤ装置の一部に、反応ガスの流量や基板
温度などの成膜パラメータを経時的に変化させる手段を
設けたＣＶＤ装置構造である。
法に用いるＣＶＤ装置の一部に、反応ガスの流量や基板
温度などの成膜パラメータを経時的に変化させる手段を
設けたＣＶＤ装置構造である。
Ｗ膜の成長速度は、反応ガスの流量や基板温度などの成
膜パラメータに対して依存性を有している。そこで、成
膜パラメータを経時的に変化させ、Ｗ膜を断続的に成長
させることにより、Ｗ膜の過度の温度上昇が抑制される
ので、Ｗ膜の異常成長による結晶粒の粗大化を有効に防
止することができる。
膜パラメータに対して依存性を有している。そこで、成
膜パラメータを経時的に変化させ、Ｗ膜を断続的に成長
させることにより、Ｗ膜の過度の温度上昇が抑制される
ので、Ｗ膜の異常成長による結晶粒の粗大化を有効に防
止することができる。
本実施例は、ＭＯＳ −ＦＥＴで構成された半導体集積
回路の製造方法に適用されたものであり、第３図（ａ）
は、この半導体集積回路の製造工程の中途段階にある半
導体基板１を示している。
回路の製造方法に適用されたものであり、第３図（ａ）
は、この半導体集積回路の製造工程の中途段階にある半
導体基板１を示している。
図において、ｐ−形シリコン単結晶からなる基板ｌの主
面には、例えばＳ＋Ｏａ からなるフィールド絶縁膜２
およびゲート絶縁膜３が形成されている。フィールド絶
縁膜２の下には、例えばホウ素をイオン注入したｐ形の
チャネルストッパ領域４が形成されている。
面には、例えばＳ＋Ｏａ からなるフィールド絶縁膜２
およびゲート絶縁膜３が形成されている。フィールド絶
縁膜２の下には、例えばホウ素をイオン注入したｐ形の
チャネルストッパ領域４が形成されている。
ゲート絶縁膜３の上には、ｎチャネルＭＯＳ・ＦＥＴ
（Ｑ、、Ｑ２）のゲート電極５が形成されている。この
ゲート電極５は、下層から順次ポリシリコン膜５ａＳＷ
Ｓｉｚ（または、ＭＯＳｉ２、ＴａＳｉ２．Ｔｉ５ｉｚ
）などのシリサイド膜５ｂを積層したポリサイド構造と
なっている。ポリシリコン５ａ膜は、リン（Ｐ）または
ヒ素（Ａｓ）などのｎ形不純物をドープしてその抵抗値
を低減しである。
（Ｑ、、Ｑ２）のゲート電極５が形成されている。この
ゲート電極５は、下層から順次ポリシリコン膜５ａＳＷ
Ｓｉｚ（または、ＭＯＳｉ２、ＴａＳｉ２．Ｔｉ５ｉｚ
）などのシリサイド膜５ｂを積層したポリサイド構造と
なっている。ポリシリコン５ａ膜は、リン（Ｐ）または
ヒ素（Ａｓ）などのｎ形不純物をドープしてその抵抗値
を低減しである。
ゲート電極５の側壁には、例えば５ｉＣｈからなるサイ
ドウオール・スペーサ６が形成されている。ゲート電極
５の上には、同じ（Ｓｉｎ、からなる絶縁膜７が形成さ
れている。
ドウオール・スペーサ６が形成されている。ゲート電極
５の上には、同じ（Ｓｉｎ、からなる絶縁膜７が形成さ
れている。
ゲート電極５０両側の基板１には、一対のｎチャネルＭ
ＯＳ −ＦＥＴ （Ｑ、、 Ｑ２ ）のソース、ドレイ
ンを構成する低濃度のｎ−半導体領域８および高濃度の
ｎ°半導体領域９が形成され、いわゆるＬ Ｄ Ｄ（ｌ
ｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造となって
いる。
ＯＳ −ＦＥＴ （Ｑ、、 Ｑ２ ）のソース、ドレイ
ンを構成する低濃度のｎ−半導体領域８および高濃度の
ｎ°半導体領域９が形成され、いわゆるＬ Ｄ Ｄ（ｌ
ｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造となって
いる。
上記ｎ−半導体領域８は、ゲート電極５をマスクに用い
て基板１の表面にリンなどをイオン注入して形成されて
いる。また、ｎ”半導体領域９は、ゲート電極５および
その側壁のサイドウオール・スペーサ６をマスクに用い
て基板１の表面にヒ素などをイオン注入して形成されて
いる。
て基板１の表面にリンなどをイオン注入して形成されて
いる。また、ｎ”半導体領域９は、ゲート電極５および
その側壁のサイドウオール・スペーサ６をマスクに用い
て基板１の表面にヒ素などをイオン注入して形成されて
いる。
上記ゲート電極５および半導体領域８．９で構成される
Ｍ ＯＳ−Ｆ Ｅ Ｔ （ｑ、、 Ｑａ ）の上層には
、基板ｌの表面を覆うように、例えばＳｉｎ、からなる
絶縁膜１０が形成されている。この絶縁膜１０の上には
、例えばＢ Ｐ Ｓ Ｇ（ｂｏｒｏ ｐｈｏｓｐ、ｈｏ
５ｉｌｉｃａｔｅ ｇｌａｓｓ） からなる層間絶縁
膜１１が形成され、これによって、基板１０表面の段差
が低減されている。
Ｍ ＯＳ−Ｆ Ｅ Ｔ （ｑ、、 Ｑａ ）の上層には
、基板ｌの表面を覆うように、例えばＳｉｎ、からなる
絶縁膜１０が形成されている。この絶縁膜１０の上には
、例えばＢ Ｐ Ｓ Ｇ（ｂｏｒｏ ｐｈｏｓｐ、ｈｏ
５ｉｌｉｃａｔｅ ｇｌａｓｓ） からなる層間絶縁
膜１１が形成され、これによって、基板１０表面の段差
が低減されている。
そこでまず、第３図（ｂ）に示すように、ホトレジスト
（図示せず）をマスクに用いて、層間絶縁膜１１、絶縁
膜１０およびゲート絶縁膜３の各一部をドライエツチン
グすることによって、ｎ１半導体領域９に達するコンタ
クトホール（接続孔） １２を形成する。
（図示せず）をマスクに用いて、層間絶縁膜１１、絶縁
膜１０およびゲート絶縁膜３の各一部をドライエツチン
グすることによって、ｎ１半導体領域９に達するコンタ
クトホール（接続孔） １２を形成する。
次に、このコンタクトホール１２の内部にＷ膜を埋込む
ため、基板ｌをＣＶＤ装置に収容する。
ため、基板ｌをＣＶＤ装置に収容する。
第４図は、本実施例で用いるコールドウオール形の減圧
ＣＶＤ装置２０を示している。この減圧ＣＶＤ装置２０
は、内部を所定の真空度に設定することのできるチャン
バ２１と、このチャンバ２１に隣接して設置されたロー
ドロック室２２とで構成されている。チャンバ２１の上
部中央に設置されたホットチャック２３の底面には、前
記半導体基板ｌがその集積回路形成面を下方に向けた状
態で設置され、ウェハクランプ２４によって着脱自在に
支持される。
ＣＶＤ装置２０を示している。この減圧ＣＶＤ装置２０
は、内部を所定の真空度に設定することのできるチャン
バ２１と、このチャンバ２１に隣接して設置されたロー
ドロック室２２とで構成されている。チャンバ２１の上
部中央に設置されたホットチャック２３の底面には、前
記半導体基板ｌがその集積回路形成面を下方に向けた状
態で設置され、ウェハクランプ２４によって着脱自在に
支持される。
ホットチャック２３の上面に設置された石英ウィンド２
５の上方には、ハロゲンランプなどの加熱源２６が設置
され、この加熱源２６が基板１の裏面を直接加熱するよ
うになっている。この加熱源２６には、その出力を所望
する周期で変化させることのできる出力制御手段２７が
接続されており、これにより、Ｗ膜の成長速度を支配す
る成膜パラメータの一つである基板１の温度が経時的に
変化されるようになっている。
５の上方には、ハロゲンランプなどの加熱源２６が設置
され、この加熱源２６が基板１の裏面を直接加熱するよ
うになっている。この加熱源２６には、その出力を所望
する周期で変化させることのできる出力制御手段２７が
接続されており、これにより、Ｗ膜の成長速度を支配す
る成膜パラメータの一つである基板１の温度が経時的に
変化されるようになっている。
チャンバ２１の底部には、反応ガス導入口２８が設けら
れ、その一端には、ＷＦｇ ガスやシランガスを充填し
た反応ガス供給源２９が接続されている。この反応ガス
供給源２９には、反応ガスの流量やそれらの混合比を所
望する周期で変化させることのできる流量制御手段３０
が接続されており、これにより、Ｗ膜の成長速度を支配
する成膜パラメータの一つである反応ガスの流量が経時
的に変化されるようになっている。
れ、その一端には、ＷＦｇ ガスやシランガスを充填し
た反応ガス供給源２９が接続されている。この反応ガス
供給源２９には、反応ガスの流量やそれらの混合比を所
望する周期で変化させることのできる流量制御手段３０
が接続されており、これにより、Ｗ膜の成長速度を支配
する成膜パラメータの一つである反応ガスの流量が経時
的に変化されるようになっている。
チャンバ２１に隣接して設置されたロードロツタ室２２
には、前記したコンタクトホールＩ２の形成工程が完了
した基板１を収容するカセット３１と、このカセッ）３
１内に収容された基板１をチャンバ２１に搬入するウェ
ハローダ３２とが設置されている。なお、この減圧ＣＶ
Ｄ装置２０には、図示しない前処理室がチャンバ２１に
隣接して設置されており、Ｗ膜によるコンタクトホール
１２の埋込み工程に先立ち、コンタクトホール１２の底
部に生成した自然酸化膜をスパッタ・エツチングで除去
できるようになっている。
には、前記したコンタクトホールＩ２の形成工程が完了
した基板１を収容するカセット３１と、このカセッ）３
１内に収容された基板１をチャンバ２１に搬入するウェ
ハローダ３２とが設置されている。なお、この減圧ＣＶ
Ｄ装置２０には、図示しない前処理室がチャンバ２１に
隣接して設置されており、Ｗ膜によるコンタクトホール
１２の埋込み工程に先立ち、コンタクトホール１２の底
部に生成した自然酸化膜をスパッタ・エツチングで除去
できるようになっている。
上記減圧ＣＶＤ装置２０を用いたコンタクトホール１２
の埋込みは、以下のような方法で行われる。
の埋込みは、以下のような方法で行われる。
第一の方法は、第１図に示すように、Ｗ膜の成長速度を
支配する成膜パラメータの一つである基板１の温度を経
時的に変化させることによって、コンタクトホール１２
の内部にＷ膜を断続的に成長させる方法である。すなわ
ち、チャンバ２１内のホットチャック２３に基板１を固
定した後、チャンバ２１内の大気を排気口３３から排出
し、チャンバ２１内を所定の真空度にする。続いて、加
熱源２６を所定の出力で作動させて基板１の温度を、例
えば３２０℃に設定した後、反応ガス導入口２８からチ
ャンバ２１内にＷＦ、とＳｉＨ，とを所定の割合で混合
した反応ガスを導入し、コンタクトホール１２の内部に
Ｗ膜を選択成長させる。
支配する成膜パラメータの一つである基板１の温度を経
時的に変化させることによって、コンタクトホール１２
の内部にＷ膜を断続的に成長させる方法である。すなわ
ち、チャンバ２１内のホットチャック２３に基板１を固
定した後、チャンバ２１内の大気を排気口３３から排出
し、チャンバ２１内を所定の真空度にする。続いて、加
熱源２６を所定の出力で作動させて基板１の温度を、例
えば３２０℃に設定した後、反応ガス導入口２８からチ
ャンバ２１内にＷＦ、とＳｉＨ，とを所定の割合で混合
した反応ガスを導入し、コンタクトホール１２の内部に
Ｗ膜を選択成長させる。
上記反応ガスを用いたＷの成膜反応は、発熱反応である
ため、反応が進行するにつれてＷ膜の温度が上昇し始め
る。すると、出力制御手段２７が作動し、加熱源２６の
出力を低下させることによって、基板１の温度を、例え
ば２２０℃まで低下させる。その結果、成膜反応の反応
速度が著しく低下し、Ｗ膜の温度も急激に低下する。す
ると、出力制御手段２７が再び作動し、加熱源２６の出
力を上昇させることによって、基板１の温度を３２０℃
まで上昇させ、Ｗの成膜反応を速やかに再開させる。
ため、反応が進行するにつれてＷ膜の温度が上昇し始め
る。すると、出力制御手段２７が作動し、加熱源２６の
出力を低下させることによって、基板１の温度を、例え
ば２２０℃まで低下させる。その結果、成膜反応の反応
速度が著しく低下し、Ｗ膜の温度も急激に低下する。す
ると、出力制御手段２７が再び作動し、加熱源２６の出
力を上昇させることによって、基板１の温度を３２０℃
まで上昇させ、Ｗの成膜反応を速やかに再開させる。
このように、基板１の温度を３２０℃から２２０℃の間
で周期的に変化させながら、Ｗ膜３４を断続的に成長さ
せることにより、膜の過度の温度上昇が抑制され、膜の
異常成長に起因する結晶粒の粗大化が防止されるため、
表面が平滑で、かつ、内部が緻密なＷ膜が得られる。第
３図（Ｃ）は、上記の方法を用いてコンタクトホール１
２の内部にＷ膜３４を埋込んだ基板１を示している。そ
の後、第３図（ｄ）に示すように、層間絶縁膜１１の上
にＡβ配線３５をパターン形成することにより、Ａｌｌ
’配線３５とｎ＋半導体領域９との電気的接続が完了す
る。
で周期的に変化させながら、Ｗ膜３４を断続的に成長さ
せることにより、膜の過度の温度上昇が抑制され、膜の
異常成長に起因する結晶粒の粗大化が防止されるため、
表面が平滑で、かつ、内部が緻密なＷ膜が得られる。第
３図（Ｃ）は、上記の方法を用いてコンタクトホール１
２の内部にＷ膜３４を埋込んだ基板１を示している。そ
の後、第３図（ｄ）に示すように、層間絶縁膜１１の上
にＡβ配線３５をパターン形成することにより、Ａｌｌ
’配線３５とｎ＋半導体領域９との電気的接続が完了す
る。
上記したＷ膜３４は、以下に示す第二の方法によっても
得ることができる。
得ることができる。
この方法は、第２図に示すように、Ｗ膜の成長速度を支
配する成膜パラメータの一つである反応ガスの流量比を
経時的に変化させることによってＷ膜を断続的に成長さ
せる方法である。すなわち、チャンバ２１内のホットチ
ャック２３に基板１を固定した後、チャンバ２１内の大
気を排気口３３から排出し、チャンバ２１内を所定の真
空度にする。続いて、加熱源２６を作動させて基板１の
温度を、例えば３２０℃に設定した後、反応ガス導入口
２８からチャンバ２１内にＷＦ、 とＳｉＨ４とを混
合した反応ガスを導入し、コンタクトホール１２の内部
にＷ膜を選択成長させる。このときの反応ガスの流量比
は、例えばＷＦ６／ＳｉＨ＜＝ ０．２５である。
配する成膜パラメータの一つである反応ガスの流量比を
経時的に変化させることによってＷ膜を断続的に成長さ
せる方法である。すなわち、チャンバ２１内のホットチ
ャック２３に基板１を固定した後、チャンバ２１内の大
気を排気口３３から排出し、チャンバ２１内を所定の真
空度にする。続いて、加熱源２６を作動させて基板１の
温度を、例えば３２０℃に設定した後、反応ガス導入口
２８からチャンバ２１内にＷＦ、 とＳｉＨ４とを混
合した反応ガスを導入し、コンタクトホール１２の内部
にＷ膜を選択成長させる。このときの反応ガスの流量比
は、例えばＷＦ６／ＳｉＨ＜＝ ０．２５である。
そして、反応が進行するにつれてＷ膜の温度が上昇し始
めると、流ｌ制御手段３０が作幼し、上記反応ガス中の
Ｗ Ｆ ｓ の流量比が０となる。そのため、成膜反応
が停止され、Ｗ膜の温度が急激に低下する。次に、流量
制御手段３０が再び作動し、反応ガスの流量比がＷＦ、
／Ｓ ｉ Ｈ，−０，２５となることにより、Ｗの成
膜反応が速やかに再開される。
めると、流ｌ制御手段３０が作幼し、上記反応ガス中の
Ｗ Ｆ ｓ の流量比が０となる。そのため、成膜反応
が停止され、Ｗ膜の温度が急激に低下する。次に、流量
制御手段３０が再び作動し、反応ガスの流量比がＷＦ、
／Ｓ ｉ Ｈ，−０，２５となることにより、Ｗの成
膜反応が速やかに再開される。
このように、反応ガスの流１比をＷ Ｆ ６／ Ｓ Ｉ
Ｈ，＝０．２５〜０の間で周期的に変化させなからＷ膜
を断続的に成長させる上記第二の方法においても、Ｗ膜
の過度の温度上昇が抑制されるため、Ｗ膜の異常成長に
よる結晶粒の粗大化が防止され、表面が平滑で、かつ、
内部が緻密なＷ膜を得ることができる。その結果、コン
タクトホール１２の接続信頼性が向上し、ＭＯＳ −Ｆ
ＥＴで構成された半導体集積回路の製造歩留りが向上す
る。
Ｈ，＝０．２５〜０の間で周期的に変化させなからＷ膜
を断続的に成長させる上記第二の方法においても、Ｗ膜
の過度の温度上昇が抑制されるため、Ｗ膜の異常成長に
よる結晶粒の粗大化が防止され、表面が平滑で、かつ、
内部が緻密なＷ膜を得ることができる。その結果、コン
タクトホール１２の接続信頼性が向上し、ＭＯＳ −Ｆ
ＥＴで構成された半導体集積回路の製造歩留りが向上す
る。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
使用する反応ガスは、前記実施例で用いた５ＩＨ１とＷ
Ｆ 、との混合ガスに限定されるものではなく、Ｓｉ
Ｈ４以外のシラン（ＳｉｚＨｓまたは５ｉｓＨａなど）
とＷＦｓ とｐ混合ガスや、ＷＦ、ととＨ２との混合ガ
スを用いることもできる。
Ｆ 、との混合ガスに限定されるものではなく、Ｓｉ
Ｈ４以外のシラン（ＳｉｚＨｓまたは５ｉｓＨａなど）
とＷＦｓ とｐ混合ガスや、ＷＦ、ととＨ２との混合ガ
スを用いることもできる。
前記実施例では、半導体基板とＡｆ配線とを接続するコ
ンタクトホールの埋込み工程に適用した場合について説
明したが、下層のへ１配線と上層のＡＩ配線とを接続す
る接続孔（スルーホール）の埋込み工程に適用すること
もできる。
ンタクトホールの埋込み工程に適用した場合について説
明したが、下層のへ１配線と上層のＡＩ配線とを接続す
る接続孔（スルーホール）の埋込み工程に適用すること
もできる。
また、本発明は、ＭＯＳ−ＦＥＴで構成される半導体集
積回路の製造方法にのみ適用されるものではなく、選択
Ｗ−ＣＶＤ法を利用した接続孔の埋込み工程を伴うすべ
ての半導体集積回路の製造方法に適用することができる
。
積回路の製造方法にのみ適用されるものではなく、選択
Ｗ−ＣＶＤ法を利用した接続孔の埋込み工程を伴うすべ
ての半導体集積回路の製造方法に適用することができる
。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
選択Ｗ−ＣＶＤ技術を利用して接続孔にＷ膜を埋込む際
、反応ガスの流量や基板温度などの成膜パラメータを経
時的に変化させることによって、Ｗ膜の成長を断続的に
行うようにした本発明によれば、Ｗ膜の成長時における
過度の温度上昇を抑制することができる。これにより、
Ｗ膜の異常成長による結晶粒の粗大化を有効に防止する
ことができるので、接続孔の信頼性が向上する。
、反応ガスの流量や基板温度などの成膜パラメータを経
時的に変化させることによって、Ｗ膜の成長を断続的に
行うようにした本発明によれば、Ｗ膜の成長時における
過度の温度上昇を抑制することができる。これにより、
Ｗ膜の異常成長による結晶粒の粗大化を有効に防止する
ことができるので、接続孔の信頼性が向上する。
第１図は、本発明の一実施例である半導体装置の製造方
法における基板温度の経時的変化を示すグラフ図、 第２図は、同じく反応ガスの流量比の経時的変化を示す
グラフ図、 第３図（ａ）〜（ｄ）は、この半導体装置の製造方法を
示す半導体基板の要部断面図、 第４図は、この半導体装置の製造方法に用いる製造装置
の要部断面図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・ゲート絶縁膜、４・・・チャネルストッパー領域、
５・・・ゲート電極、５ａ・・・ポリシリコン膜、５ｂ
・・・シリサイド膜、６・・・サイドウオール・スペー
サ、７．１０・・・絶縁膜、８・・・ｎ−半導体領域、
９・・・ｎ”半導体領域、１１・・・層間絶縁膜、１２
・・・コンタクトホール（接続孔）、２０・・・減圧Ｃ
ＶＤ装置、２１・・・チャンバ、２２・・・ロードロツ
タ室、２３・・・ホットチャック、２４・・・ウェハク
ランプ、２５・・・石英ウィンド、２６・・・加熱源、
２７・・・出力制御手段、２８・・・反応ガス導入口、
２９・・・反応ガス供給源、３０・・・流量制御手段、
３１・・・カセット、３２・・・ウェハローダ、３３・
・・排気口、３４・・・Ｗ膜、３５・・・ＡＩ！配線、
Ｑｌ。 Ｑ、・−−ｎチャネルＭＯ３−ＦＥＴ０代理人 弁理士
筒 井 大 和
法における基板温度の経時的変化を示すグラフ図、 第２図は、同じく反応ガスの流量比の経時的変化を示す
グラフ図、 第３図（ａ）〜（ｄ）は、この半導体装置の製造方法を
示す半導体基板の要部断面図、 第４図は、この半導体装置の製造方法に用いる製造装置
の要部断面図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・ゲート絶縁膜、４・・・チャネルストッパー領域、
５・・・ゲート電極、５ａ・・・ポリシリコン膜、５ｂ
・・・シリサイド膜、６・・・サイドウオール・スペー
サ、７．１０・・・絶縁膜、８・・・ｎ−半導体領域、
９・・・ｎ”半導体領域、１１・・・層間絶縁膜、１２
・・・コンタクトホール（接続孔）、２０・・・減圧Ｃ
ＶＤ装置、２１・・・チャンバ、２２・・・ロードロツ
タ室、２３・・・ホットチャック、２４・・・ウェハク
ランプ、２５・・・石英ウィンド、２６・・・加熱源、
２７・・・出力制御手段、２８・・・反応ガス導入口、
２９・・・反応ガス供給源、３０・・・流量制御手段、
３１・・・カセット、３２・・・ウェハローダ、３３・
・・排気口、３４・・・Ｗ膜、３５・・・ＡＩ！配線、
Ｑｌ。 Ｑ、・−−ｎチャネルＭＯ３−ＦＥＴ０代理人 弁理士
筒 井 大 和
Claims (1)
- 【特許請求の範囲】 １、半導体基板上の絶縁膜に接続孔を形成し、前記接続
孔の内部にタングステン膜を選択成長させることによっ
て、前記接続孔の埋込みを行う工程を含む半導体装置の
製造方法であって、前記タングステン膜の成長速度を支
配する成膜パラメータを経時的に変化させることによっ
て、前記タングステン膜を断続的に成長させることを特
徴とする半導体集積回路装置の製造方法。 ２、反応ガスの流量を経時的に変化させることによって
、前記タングステン膜を断続的に成長させることを特徴
とする請求項１記載の半導体集積回路装置の製造方法。 ３、半導体基板の温度を経時的に変化させることによっ
て、前記タングステン膜を断続的に成長させることを特
徴とする請求項１記載の半導体集積回路装置の製造方法
。 ４、請求項１記載の半導体集積回路装置の製造方法に用
いるＣＶＤ装置の一部に、前記タングステン膜の成長速
度を支配する成膜パラメータを経時的に変化させる手段
を設けたことを特徴とする製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9854889A JPH02277231A (ja) | 1989-04-18 | 1989-04-18 | 半導体集積回路装置の製造方法およびそれに用いる製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9854889A JPH02277231A (ja) | 1989-04-18 | 1989-04-18 | 半導体集積回路装置の製造方法およびそれに用いる製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02277231A true JPH02277231A (ja) | 1990-11-13 |
Family
ID=14222743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9854889A Pending JPH02277231A (ja) | 1989-04-18 | 1989-04-18 | 半導体集積回路装置の製造方法およびそれに用いる製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02277231A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722414A (ja) * | 1993-07-01 | 1995-01-24 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-04-18 JP JP9854889A patent/JPH02277231A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722414A (ja) * | 1993-07-01 | 1995-01-24 | Nec Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6933228B2 (en) | Method of manufacturing of contact plug in a contact hole on a silicon substrate | |
| JP3356531B2 (ja) | ボロン含有ポリシリコン膜の形成方法 | |
| IE914500A1 (en) | Process for producing a smooth, polycrystalline silicon¹layer doped with arsenic for highly integrated circuits | |
| US6326281B1 (en) | Integrated circuit isolation | |
| JP2742590B2 (ja) | 半導体装置の製造方法 | |
| US6284650B1 (en) | Integrated tungsten-silicide processes | |
| US6309959B1 (en) | Formation of self-aligned passivation for interconnect to minimize electromigration | |
| KR100447031B1 (ko) | 텅스텐 실리사이드막의 형성방법 | |
| JPH07254574A (ja) | 電極形成方法 | |
| JPH02277231A (ja) | 半導体集積回路装置の製造方法およびそれに用いる製造装置 | |
| JPH1041321A (ja) | バイポーラトランジスタの製造方法 | |
| WO2001024238A1 (fr) | Procede de formation de films de siliciure de tungstene et procede de fabrication de transistors metal-isolant-semi-conducteur | |
| JPH0414188B2 (ja) | ||
| JPH10511507A (ja) | 選択的に堆積された半導体領域を有する半導体装置の製造 | |
| JP2847645B2 (ja) | 半導体集積回路素子の製造方法及び半導体素子のチタニウムシリサイド形成装置 | |
| US6821874B2 (en) | Method for depositing tungsten silicide film and method for preparing gate electrode/wiring | |
| JPH03205830A (ja) | 半導体装置及び多結晶ゲルマニウムの製造方法 | |
| US8158495B2 (en) | Process for forming a silicon-based single-crystal portion | |
| JP2003158092A (ja) | 半導体装置の製造方法 | |
| JPS63282274A (ja) | 化学的気相成長装置およびその使用方法 | |
| JPH01214116A (ja) | コンタクト孔埋込方法 | |
| JP3437111B2 (ja) | 半導体装置の製造方法 | |
| JP2000228405A (ja) | 半導体材料の２つの領域間に界面領域を形成する方法および半導体装置 | |
| KR20040016696A (ko) | 반도체장치의 전극형성방법 및 장치 | |
| JPS60105227A (ja) | 半導体装置の製造方法 |