JPH0227754A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0227754A JPH0227754A JP63177502A JP17750288A JPH0227754A JP H0227754 A JPH0227754 A JP H0227754A JP 63177502 A JP63177502 A JP 63177502A JP 17750288 A JP17750288 A JP 17750288A JP H0227754 A JPH0227754 A JP H0227754A
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- JP
- Japan
- Prior art keywords
- metal wiring
- semiconductor substrate
- semiconductor integrated
- integrated circuit
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、更に詳述すれば金属配
線の配線容量を低減する半導体集積回路に関するもので
ある。
線の配線容量を低減する半導体集積回路に関するもので
ある。
第５図は従来の半導体集積回路における金属配線部の断
面図、第６図はその平面図、第７図は例えばメモリ素子
全体の平面図である、１一般に半導体集積回路は、イオ
ン打ち込みにて形成される拡散層５を用いてトランジス
タを構成してなる回路領域７と、金属により配線を形成
してなる配線領域８とに分離される。なおここでは、拡
散層５の分離を選択的に形成した酸化膜３にて行い、単
層の金属により配線を形成する場合を例として説明する
。
面図、第６図はその平面図、第７図は例えばメモリ素子
全体の平面図である、１一般に半導体集積回路は、イオ
ン打ち込みにて形成される拡散層５を用いてトランジス
タを構成してなる回路領域７と、金属により配線を形成
してなる配線領域８とに分離される。なおここでは、拡
散層５の分離を選択的に形成した酸化膜３にて行い、単
層の金属により配線を形成する場合を例として説明する
。
半導体基板ｌの上面に選択的に形成された酸化膜３の上
面に、金属配線２が平坦化のための絶縁層４を介して形
成されている。なお、金属配線２と半導体基板ｌとの距
離はプロセス工程によって異なるが、通常は略１〜２μ
ｍである。
面に、金属配線２が平坦化のための絶縁層４を介して形
成されている。なお、金属配線２と半導体基板ｌとの距
離はプロセス工程によって異なるが、通常は略１〜２μ
ｍである。
次にこのような金属配線２の作用について説明する。例
えば第７図に示すようなメモリ素子の集積回路では、外
部端子接続用のパッド９から配線領域８の金属配線２を
介して外部信号が、トランジスタ回路が形成された回路
領域７へ伝達される。
えば第７図に示すようなメモリ素子の集積回路では、外
部端子接続用のパッド９から配線領域８の金属配線２を
介して外部信号が、トランジスタ回路が形成された回路
領域７へ伝達される。
また回路領域７では前記外部信号に基づいて、メモリセ
ルアレイ領域１０を制御する信号が作成され、その制御
信号も配線領域８の金属配線２を介してメモリセルアレ
イ領域ｌＯへ伝達される。更に回路領域７はブロックに
分割されており、各ブロック間の信号の伝達も、配線領
域８の金属配線２を介して行われる。以上のように、外
部信号及び内部回路の駆動信号は、配線領域８に形成さ
れた金属配線２を介して伝達されている。
ルアレイ領域１０を制御する信号が作成され、その制御
信号も配線領域８の金属配線２を介してメモリセルアレ
イ領域ｌＯへ伝達される。更に回路領域７はブロックに
分割されており、各ブロック間の信号の伝達も、配線領
域８の金属配線２を介して行われる。以上のように、外
部信号及び内部回路の駆動信号は、配線領域８に形成さ
れた金属配線２を介して伝達されている。
ところで金属配線２には、半導体基板ｌとの間に寄生容
量は必ず存在する。この寄生容量は半導体基板ｌと金属
配′ａ２との距離ｄに反比例し、金属配線２の面積Ｓに
比例する。そしてこの寄生容量が大きい場合には動作電
流の増大、信号伝達の遅延が生じるので、各信号の駆動
能力も寄生容量に合せて大きくする必要がある。
量は必ず存在する。この寄生容量は半導体基板ｌと金属
配′ａ２との距離ｄに反比例し、金属配線２の面積Ｓに
比例する。そしてこの寄生容量が大きい場合には動作電
流の増大、信号伝達の遅延が生じるので、各信号の駆動
能力も寄生容量に合せて大きくする必要がある。
従来の半導体集積回路では、半導体基板上に選択形成さ
れた酸化膜及び絶縁層を介して金属配線を設けているの
で、半導体基板と金属配線との距離が小さく、金属配線
の半導体基板に対する寄生容量が無視できない大きさと
なる。従って外部信号及び内部信号の伝達の遅延が生じ
ると共に、寄生容量の充放電によって動作電流の増大が
発生するという問題点があった。
れた酸化膜及び絶縁層を介して金属配線を設けているの
で、半導体基板と金属配線との距離が小さく、金属配線
の半導体基板に対する寄生容量が無視できない大きさと
なる。従って外部信号及び内部信号の伝達の遅延が生じ
ると共に、寄生容量の充放電によって動作電流の増大が
発生するという問題点があった。
本発明はかかる事情に鑑みてなされたものであり、半導
体基板と金属配線との距離を大きくして寄生容量を低減
させることにより、信号伝達の遅延を抑制すると共に、
充放電電流の増加を抑制することができる半導体集積回
路を提供することを目的とする。
体基板と金属配線との距離を大きくして寄生容量を低減
させることにより、信号伝達の遅延を抑制すると共に、
充放電電流の増加を抑制することができる半導体集積回
路を提供することを目的とする。
本発明に係る半導体集積回路は、金属配線を形成すべき
領域の半導体基板に予め溝を形成しておき、この溝に絶
縁体を充填した後、平坦化のための絶縁層を介在させて
この絶縁層の上に金属配線を形成してあることを特徴と
する。
領域の半導体基板に予め溝を形成しておき、この溝に絶
縁体を充填した後、平坦化のための絶縁層を介在させて
この絶縁層の上に金属配線を形成してあることを特徴と
する。
本発明の半導体集積回路にあっては、金属配線の下部の
半導体基板には溝が形成されており、この溝内には絶縁
体が充填されている。この結果、半導体基板と金属配線
との距離は大きくなり、金属配線の寄生容量は低減する
。そうすると金属配線での信号の遅延及び寄生容■の充
放電による動作電流の増加が抑制される。
半導体基板には溝が形成されており、この溝内には絶縁
体が充填されている。この結果、半導体基板と金属配線
との距離は大きくなり、金属配線の寄生容量は低減する
。そうすると金属配線での信号の遅延及び寄生容■の充
放電による動作電流の増加が抑制される。
Ｃ実施例〕
以下本発明をその実施例を示す図面に基づいて具体的に
説明する。
説明する。
第１図は本発明に係る半導体集積回路の第１の実施例に
おける金属配線部の断面図、第２図はその平面図である
。本発明例では配線領域８において、金属配線２の下部
の半導体基板ｌに、深さ４μｍ程度の溝１１が形成され
、該溝１１内には絶縁体６が充填されており、この絶縁
体６の上に平坦化のための絶縁層４を介在させて金属配
線２が形成されている。配ＮｉＡ領域８は、イオン打ち
込みにて形成される拡散層５を用いてトランジスタを構
成している回路領域７とは別の領域に設けられており、
各配線領域８は選択的に形成された酸化膜３にて分離さ
れている。深さ４μｍ程度の溝１１を形成する場合には
、半導体基板１と金属配線２との距離は５〜６μｍとな
り、金属配線２０半導体基板１に対する寄生容量は、後
述するように従来に比して１／３以下となる。
おける金属配線部の断面図、第２図はその平面図である
。本発明例では配線領域８において、金属配線２の下部
の半導体基板ｌに、深さ４μｍ程度の溝１１が形成され
、該溝１１内には絶縁体６が充填されており、この絶縁
体６の上に平坦化のための絶縁層４を介在させて金属配
線２が形成されている。配ＮｉＡ領域８は、イオン打ち
込みにて形成される拡散層５を用いてトランジスタを構
成している回路領域７とは別の領域に設けられており、
各配線領域８は選択的に形成された酸化膜３にて分離さ
れている。深さ４μｍ程度の溝１１を形成する場合には
、半導体基板１と金属配線２との距離は５〜６μｍとな
り、金属配線２０半導体基板１に対する寄生容量は、後
述するように従来に比して１／３以下となる。
次に、本発明の半導体集積回路における金属配線の寄生
容量の低減化について説明する。
容量の低減化について説明する。
最近の集積回路では高集積化を図るべく、絶縁層の薄膜
化および集積回路のチップサイズの増大化の傾向があり
、更に低消費電力化、高速化の要求が大きい。例えばチ
ップサイズが１５鶴×５龍程度のものを使用する場合、
信号がチップの周囲を半周するときには約２０龍の距離
を金属配線２は走行することになる。そこで従来の半導
体集積回路では、半導体基板ｌと金属配線２との距離ｄ
０は１μｍ程度であるので、金属配線２の幅を２μｍと
すると、金属配線２の半導体基板１に対する寄生容量Ｃ
０は下記（１１式の如くなる。
化および集積回路のチップサイズの増大化の傾向があり
、更に低消費電力化、高速化の要求が大きい。例えばチ
ップサイズが１５鶴×５龍程度のものを使用する場合、
信号がチップの周囲を半周するときには約２０龍の距離
を金属配線２は走行することになる。そこで従来の半導
体集積回路では、半導体基板ｌと金属配線２との距離ｄ
０は１μｍ程度であるので、金属配線２の幅を２μｍと
すると、金属配線２の半導体基板１に対する寄生容量Ｃ
０は下記（１１式の如くなる。
＃１．３ｐＦ ・・・（１）但し、
ε：絶縁層４の誘電率
Ｓｏ ：金属配線２の面積
金属配線のシート抵抗を約０．ｌΩ１０とすると金属配
線の全抵抗Ｒ０は下記（２）式にて示す如くなり、また
この金属配線での信号の遅れはτは下記（３）式にて示
す如くなる。
線の全抵抗Ｒ０は下記（２）式にて示す如くなり、また
この金属配線での信号の遅れはτは下記（３）式にて示
す如くなる。
τ−Ｃｏ Ｒｏ ＝ １．３ ｎ ｓ −
（３）数ｎｓのスピードにてアクセスするような半導体
集積回路においては、上記（３）式に示す１．３ｎｓと
いう数値は無視できない。
（３）数ｎｓのスピードにてアクセスするような半導体
集積回路においては、上記（３）式に示す１．３ｎｓと
いう数値は無視できない。
一方第１図に示すような本発明の第１の実施例にあって
は、形成した？ｎ １１の深さは４μｍであるので、半
導体基板ｌと金属配線２との距離ｄ１は５〜６μｍとな
り、例えば５μｍとすると金属配線２の半導体基板１に
対する寄生容ｆｆｉ ｃ Ｉ は下記（４）式に示す如
くなる。
は、形成した？ｎ １１の深さは４μｍであるので、半
導体基板ｌと金属配線２との距離ｄ１は５〜６μｍとな
り、例えば５μｍとすると金属配線２の半導体基板１に
対する寄生容ｆｆｉ ｃ Ｉ は下記（４）式に示す如
くなる。
＃０．３ｐＦ ・・・（４）そしてこの場
合における金属配線２での信号の遅れは０．３ｎｓとな
り、無視できる数値である。
合における金属配線２での信号の遅れは０．３ｎｓとな
り、無視できる数値である。
半導体集積回路の外部ピンには、入力容量として通常５
〜７９Ｆのスペック（クロック信号の場合）があり、こ
の外部ピンの人力容量には、パッケージの容量の他にワ
イヤボンド、外部端子接続用のパッド、入力初段のトラ
ンジスタのゲート容量、外部信号の配線容量も含まれる
。ところで従来の半導体集積回路のように配線容量が１
．３ｐＦもある場合には、５ｐＦのスペックに対して極
めて厳しくなる。一方本発明例では配線容量が０．３ｐ
Ｆ程度であるので、このような懸念はない。
〜７９Ｆのスペック（クロック信号の場合）があり、こ
の外部ピンの人力容量には、パッケージの容量の他にワ
イヤボンド、外部端子接続用のパッド、入力初段のトラ
ンジスタのゲート容量、外部信号の配線容量も含まれる
。ところで従来の半導体集積回路のように配線容量が１
．３ｐＦもある場合には、５ｐＦのスペックに対して極
めて厳しくなる。一方本発明例では配線容量が０．３ｐ
Ｆ程度であるので、このような懸念はない。
なお本実施例では形成する溝１１の深さを４μｍとした
が、その深さはこれに限るものでないことは勿論であり
、深い溝を形成する程本発明の効果は大−きい。
が、その深さはこれに限るものでないことは勿論であり
、深い溝を形成する程本発明の効果は大−きい。
なお上述した第１の実施例では、溝を形成してその溝内
に絶縁体を充填した後、金属配線を通した場合について
説明したが、これに限らず他の構成が考えられる。
に絶縁体を充填した後、金属配線を通した場合について
説明したが、これに限らず他の構成が考えられる。
第３図、第４図は本発明の半導体集積回路の第２、第３
の実施例における金属配線部の断面図であり、第３図に
示す第２の実施例は、溝１１を形成し、イオン打ち込み
を溝１１の側面及び底面に行った後に絶縁体６を充填し
た構成をなし、第４図に示す第３の実施例は、溝１１を
形成した後ｔｅｌｌの底面に選択形成の酸化膜３を形成
し、溝１１の側面にイオン打ち込みを行って後に絶縁体
６を充填する構成をなす。何れの場合にあっても、第１
の実施例と同様の効果を奏することは勿論である。
の実施例における金属配線部の断面図であり、第３図に
示す第２の実施例は、溝１１を形成し、イオン打ち込み
を溝１１の側面及び底面に行った後に絶縁体６を充填し
た構成をなし、第４図に示す第３の実施例は、溝１１を
形成した後ｔｅｌｌの底面に選択形成の酸化膜３を形成
し、溝１１の側面にイオン打ち込みを行って後に絶縁体
６を充填する構成をなす。何れの場合にあっても、第１
の実施例と同様の効果を奏することは勿論である。
半導体基板に溝を形成して絶縁体をその溝に充填する工
程は、例えばメモリ素子におけるメモリセルの分離時、
３次元セルの形成時等に行われており、メモリセルの形
成時において配線領域の下部に溝を形成して絶縁体を充
填すれば、プロセス工程を増加させることな（、本発明
の構造を形成することができる。第１図に示す構造（第
１の実施例）は通常トレンチ分離と呼ばれる工程にて形
成することができ、第３図に示す構造（第２の実施例）
はメモリセルにトレンチセルを用いる場合に必要な工程
にて形成することができ、第４図に示す構造（第３の実
施例）はメモリセルに分離併合型セルを用いる場合に必
要な工程にて形成することができる。
程は、例えばメモリ素子におけるメモリセルの分離時、
３次元セルの形成時等に行われており、メモリセルの形
成時において配線領域の下部に溝を形成して絶縁体を充
填すれば、プロセス工程を増加させることな（、本発明
の構造を形成することができる。第１図に示す構造（第
１の実施例）は通常トレンチ分離と呼ばれる工程にて形
成することができ、第３図に示す構造（第２の実施例）
はメモリセルにトレンチセルを用いる場合に必要な工程
にて形成することができ、第４図に示す構造（第３の実
施例）はメモリセルに分離併合型セルを用いる場合に必
要な工程にて形成することができる。
以上詳述した如く本発明の半導体集積回路では、金属配
線の下部の半導体基板に形成された溝内に絶縁体が充填
されているので、半導体基板と金属配線との距離が大き
くなり、金属配線の半導体基板に対する寄生容量を低減
することができる。この結果、金属配線における信号伝
達の遅延を抑制できると共に、充放電電流の増加を抑制
できる。
線の下部の半導体基板に形成された溝内に絶縁体が充填
されているので、半導体基板と金属配線との距離が大き
くなり、金属配線の半導体基板に対する寄生容量を低減
することができる。この結果、金属配線における信号伝
達の遅延を抑制できると共に、充放電電流の増加を抑制
できる。
第１図は本発明に係る半導体集積回路の第１の実施例の
断面図、第２図は同じく平面図、第３図は本発明に係る
半導体集積回路の第２の実施例の断面図、第４図は本発
明に係る半導体集積回路の第３の実施例の断面図、第５
図は従来の半導体集積回路の断面図、第６図は同じく平
面図、第７図はメモリ素子全体の平面図である。 １・・・半導体基板 ２・・・金属配線 ４・・・絶縁
層６・・・絶縁体 １１・・・溝 なお、 図中、 同一符号は同一、 又は相当部分を 示す。
断面図、第２図は同じく平面図、第３図は本発明に係る
半導体集積回路の第２の実施例の断面図、第４図は本発
明に係る半導体集積回路の第３の実施例の断面図、第５
図は従来の半導体集積回路の断面図、第６図は同じく平
面図、第７図はメモリ素子全体の平面図である。 １・・・半導体基板 ２・・・金属配線 ４・・・絶縁
層６・・・絶縁体 １１・・・溝 なお、 図中、 同一符号は同一、 又は相当部分を 示す。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に設けられ、外部信号及び内部発生信
号の伝達を行う金属配線を備えた半導体集積回路におい
て、 前記金属配線が設けられた部分の前記半導 体基板に絶縁体を充填した溝を形成し、該絶縁体と前記
金属配線との間に絶縁層を介在してあることを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177502A JPH0227754A (ja) | 1988-07-15 | 1988-07-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177502A JPH0227754A (ja) | 1988-07-15 | 1988-07-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227754A true JPH0227754A (ja) | 1990-01-30 |
Family
ID=16032027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63177502A Pending JPH0227754A (ja) | 1988-07-15 | 1988-07-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227754A (ja) |
-
1988
- 1988-07-15 JP JP63177502A patent/JPH0227754A/ja active Pending
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