JPH0612799B2 - 積層型半導体装置およびその製造方法 - Google Patents

積層型半導体装置およびその製造方法

Info

Publication number
JPH0612799B2
JPH0612799B2 JP61045902A JP4590286A JPH0612799B2 JP H0612799 B2 JPH0612799 B2 JP H0612799B2 JP 61045902 A JP61045902 A JP 61045902A JP 4590286 A JP4590286 A JP 4590286A JP H0612799 B2 JPH0612799 B2 JP H0612799B2
Authority
JP
Japan
Prior art keywords
mos transistor
layer
active region
hole
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61045902A
Other languages
English (en)
Other versions
JPS62203359A (ja
Inventor
晴房 近藤
雅夫 中屋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP61045902A priority Critical patent/JPH0612799B2/ja
Priority to FR878702846A priority patent/FR2595165B1/fr
Publication of JPS62203359A publication Critical patent/JPS62203359A/ja
Priority to US07/370,145 priority patent/US4902637A/en
Publication of JPH0612799B2 publication Critical patent/JPH0612799B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10D88/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H10P90/1912—Preparing SOI wafers using selective deposition, e.g. epitaxial lateral overgrowth [ELO] or selective deposition of single crystal silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
    • H10W20/023—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias
    • H10W20/0234—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias comprising etching via holes that stop on pads or on electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
    • H10W20/023—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias
    • H10W20/0238—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias comprising etching via holes through pads or through electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
    • H10W20/211—Through-semiconductor vias, e.g. TSVs
    • H10W20/213—Cross-sectional shapes or dispositions
    • H10W20/2134—TSVs extending from the semiconductor wafer into back-end-of-line layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
    • H10W20/211—Through-semiconductor vias, e.g. TSVs
    • H10W20/218—Through-semiconductor vias, e.g. TSVs in silicon-on-insulator [SOI] wafers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/164—Three dimensional processing

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、積層型半導体装置およびその製造方法に関
し、特にその層間配線の改良を図ったものに関するもの
である。
［従来の技術］ 第２図は従来の積層型半導体装置の断面図を示したもの
である。図において、１は第１の半導体集積回路層（以
下、第１層と称す）であり、絶縁層３を介して、第２の
半導体集積回路層（以下、第２層と称す）２が設けられ
ている。１１は第１層に設けられた配線層、２１は第２
層に設けられた配線層、１２は第１層中の半導体素子の
活性領域、２２は第２層中の半導体素子の活性領域を示
す。この場合、第１層と第２層の間はスルーホール４を
介して接続されている。
第２図に示したような従来の積層型半導体装置において
は、異なる層に位置する素子間を結ぶためには必ずスル
ーホール４を介さなければならない。例えば、第２図中
の第２層の活性領域２２ｂと、その真下に位置する第１
層の活性領域１２ｂとを接続するためには、その横にス
ルーホール４を設け、ここを介して接続しなければなら
ない。このため配線が長くなり、３次元回路の特徴の１
つである素子間距離の短さを生かすことができないう
え、配線材料によってはその抵抗や容量が問題となって
くる。つまり、配線の抵抗や容量の増大は例えば配線を
信号伝達経路に用いた場合、信号の伝達の遅延となって
現れてくる。また、半導体素子とは別の位置にスルーホ
ールを設けるのは不利である。
［発明が解決しようとする課題］ 以上のように従来の積層型半導体装置では、層間の配線
に半導体素子とは別の位置に設けたスルーホールを用い
ているため、異なる層に位置する素子間の接続距離が長
くなり、集積度をあげるのに不利であるなどの問題点が
あった。また、異なる層に位置する素子との間で信号の
伝達が行われる場合、素子間の接続距離が長くなると、
配線の抵抗や容量の増大による信号の遅延が生じるもの
であった。
さらに、そのスルーホールを第１層の半導体素子の上部
の絶縁層内に形成してその上に第２層の半導体素子を形
成するようにしても、第２図に示すよう第２層の半導体
素子の活性領域の表面と接続することができないという
問題があり、電気的接続上問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、第２層に形成されたＭＯＳトランジスタの一
方の活性領域と第１層に形成されたＭＯＳトランジスタ
のゲート電極とを接続する信号を伝達するための配線に
おいて、その距離を短くでき、集積度をあげることが容
易であるとともに、配線抵抗、容量による信号遅延を改
善でき、第２層のＭＯＳトランジスタの一方の活性領域
の表面にできる限り近い部分と配線とを接続し、配線と
して良好な電気的接続が得られる積層型半導体装置およ
びその製造方法を得ることを目的とする。
［課題を解決するための手段］ この発明にかかる積層型半導体装置は、半導体基板の一
主面に形成された一対の活性領域と、この一対の活性領
域間における半導体基板の一主面上にゲート酸化膜を介
して形成された導電体層からなるゲート電極を有した第
１のＭＯＳトランジスタ、この第１のＭＯＳトランジス
タ上に形成され、第１のＭＯＳトランジスタのゲート電
極との重なり部分にコンタクトホールを有する絶縁層、
この絶縁層上に形成された一対の活性領域を有し、これ
ら一対の活性領域の一方の活性領域に上記コンタクトホ
ールと重なる貫通穴が形成された第２のＭＯＳトランジ
スタ、この第２のＭＯＳトランジスタの一方の活性領域
の貫通穴における少なくとも側面上部と電気的に接続さ
れるとともに、上記絶縁層のコンタクトホールを介し
て、上記第１のＭＯＳトランジスタのゲート電極の上面
と電気的に接続される層間配線を備えたものである。
また、この発明にかかる積層型半導体装置の製造方法
は、半導体基板の一主面上にゲート酸化膜を介して第１
のＭＯＳトランジスタのゲート電極を形成する工程、こ
の第１のＭＯＳトランジスタのゲート電極上に絶縁層を
形成する工程、この絶縁層上に第２のＭＯＳトランジス
タの一対と活性領域を、一方の活性領域が上記第１のＭ
ＯＳトランジスタのゲート電極と重なり部分を有して形
成する工程、上記第２のＭＯＳトランジスタの一方の活
性領域における上記第１のＭＯＳトランジスタのゲート
電極の重なり部分に貫通穴を形成するとともに、この貫
通穴と連続した上記絶縁層のコンタクトホールを形成す
る工程、上記第２のＭＯＳトランジスタの一方の活性領
域の貫通穴側面と電気的に接続し、上記第１のＭＯＳト
ランジスタのゲート電極の上面と電気的に接続される層
間配線を貫通穴及びコンタクトホール内に形成する工程
を備えたものである。
［作用］ この発明における層間配線は、第２のＭＯＳトランジス
タの活性領域の貫通穴における少なくとも側面上部と電
気的に接続されるとともに、上記絶縁層のコンタクトホ
ールを介して、上記第１のＭＯＳトランジスタのゲート
電極の上面と電気的に接続されるため、その接続部分の
接触抵抗は小さくなるとともに、信号伝達経路と配線の
距離も短くできるので、配線の抵抗、容量を小さくで
き、第２のＭＯＳトランジスタの一方の活性領域に現れ
た信号を第１のＭＯＳトランジスタのゲート電極に速や
かに信号伝達が行える。
また、この発明における層間配線を形成する工程は第２
のＭＯＳトランジスタの活性領域を形成した後に行われ
るため、活性領域形成時の不純物注入とその熱処理の影
響を受けず、良好な電気的接続が得られる。
［実施例］ 以下、この発明の一実施例を図に従って説明する。第１
図はこの発明の一実施例による積層型半導体装置の断面
構造を示したものである。図中５ａ、５ｂ、５ｃが層間
配線であり、第１図図示から明らかな如く第１層１の活
性領域１２、１２ｂおよびゲート電極１３、１３ｃを含
めた導電体層上の絶縁層１４、３に形成されたコンタク
トホール絶縁層３上の半導体素子の活性領域２２ａ、２
２ｂ、２２ｃの貫通穴が連続しており、この連続した穴
に完全に埋まっている。
この図をより詳しく説明すると、第１層１は、活性領域
１２と、絶縁層１４と、活性領域１２を相互に接続する
相互接続層１１とからなり、各半導体素子は、ゲート電
極１３を持つＭＯＳトランジスタからなる。他方、第２
層２は、活性領域２２と、絶縁層２４と、活性領域２２
を相互に接続するための相互接続層２１とからなり、各
半導体素子はゲート電極２３を持つＭＯＳトランジスタ
からなる。第１図の実施例によれば、コンタクトホール
は、各層の半導体素子から離れた位置には形成されてい
ない。
次に第１図に示される積層型半導体装置の製造方法につ
いて説明する。
この実施例では、まず通常のＭＯＳデバイスのプロセス
で第１層の集積回路層１を形成し、次に第１層の集積回
路層１上に絶縁層３を例えばシリコン酸化膜等で形成す
る。
次に第２の半導体集積回路層２を形成するため、絶縁層
３の上に単結晶シリコン層を形成し、ここに通常のＭＯ
Ｓデバイスのプロセスで半導体層を形成する。
次に反応性イオンエッチング等によって、図に示すよう
に、第２層の活性領域表面部から第１層１の活性領域１
２、１２ｂ、ゲート電極１３ｃに達する貫通穴とコンタ
クトホールをあけ、アルミニウム、高融点金属シリサイ
ドなどをスパッタ法あるいはＣＶＤ法などでつけられる
ことにより、連通穴内部の埋め込みを行い、層間配線５
ａ、５ｂ、５ｃを形成する。この層間配線は理想的には
図に示されるように貫通穴内に完全に埋め込むことが望
ましい。実際のプロセスでは層間配線５ａ、５ｂ、５ｃ
と第２層の半導体素子の活性領域２２ａ、２２ｂ、２２
ｃとはその活性領域の壁面で結合されているだけで充分
であり、連通穴の埋め込みは完全に行われている必要は
ない。
この後、第２層２表面上の配線層２１を形成し、第２の
半導体集積回路層２を形成する。
第１図の装置において、層間配線５ａは第２層の活性領
域２２ａと第１層の配線層１１ａおよびその直下にある
活性領域１２を、層間配線５ｂは第２層の活性領域２２
ｂと第１層の活性領域１２ｂを、それぞれ、電気的に接
続し、層間配線５ｃは本願発明の対象となる配線であ
り、第２層に形成されている第２のＭＯＳトランジスタ
の一方の活性領域２２ｃと第１層に形成される第１のＭ
ＯＳトランジスタのゲート電極１３ｃを電気的に接続し
ている。
このように、第２層に形成される第２のＭＯＳトランジ
スタの一方の活性領域２２ｃと第１層に形成される第１
のＭＯＳトランジスタのゲート電極１３ｃを直接結ぶこ
とが可能になるため、異なる層に位置する素子間の配線
距離を半導体素子とは別の位置に設けられたスルーホー
ルを介した場合に比べ短縮できるので、集積度をあげる
ことができるとともに、配線５ｃの抵抗、容量を小さく
でき、第２のＭＯＳトランジスタの一方の活性領域２２
ｃに現れた信号を第１のＭＯＳトランジスタのゲート電
極１３ｃに速やかに信号伝達が行える。また、層間配線
は第２層の半導体素子が形成された後、設けられるので
第２層の単結晶シリコン形成時には、下地となる絶縁層
には段差等の加工がなされておらず、また、下地表面に
異質な材料が現れたりしていないので、良質の単結晶シ
リコン層を容易に形成できるという利点がある。
なお、上記実施例では２層間の接続構造について述べた
が、これは何層であってもかまわない。
また、上記実施例では、半導体素子が形成された第２層
の半導体層形成後に層間配線を形成しているが、半導体
素子が形成される前の第２層単結晶シリコン形成後に層
間配線を形成し、その後、第２層の半導体素子を形成し
てもよい。
［発明の効果］ 以上のように、この発明によれば、上層に形成される第
２のＭＯＳトランジスタの一方の活性領域と下層に形成
される第１のＭＯＳトランジスタのゲート電極を接続す
る層間配線の距離を短くでき、それにより、配線の抵
抗、容量を小さくでき、第２のＭＯＳトランジスタの一
方の活性領域に現れた信号を第１のＭＯＳトランジスタ
のゲート電極に速やかに信号伝達が行えるため、信号伝
達経路の信号遅延の影響を改善でき、集積度をあげるこ
とが容易になるとともに、半導体素子の活性領域の貫通
穴側面上部と少なくとも層間配線とが接続されるため、
活性領域内の最も高い不純物濃度が分布されている領域
と安定した電気的接続が得られるので、その結果活性領
域と層間配線との接触抵抗を小さくできる。
また、製造方法の発明によれば、活性領域形成後に、貫
通穴、コンタクトホールを形成し、層間配線が形成され
るため、層間配線は活性領域形成時の不純物注入とその
熱処理の影響を受けず、そのため、層間配線と導電体層
上面の接続部分には、異質な物質が形成されず、その接
触抵抗が小さい、良好な電気的接続が得らる。
なお、層間配線の材質はアルミニウムのような低融点金
属であっても、高融点金属シリサイドであっても良好な
電気的接続が得られる。
さらに、貫通穴とコンタクトホールは同一工程で形成で
き、既に形成された導電体層の上面とその面と重なる活
性領域とを接続するためのマスクあわせが１回ですむと
いう効果がある。
【図面の簡単な説明】 第１図はこの発明の一実施例による積層型半導体装置を
示す断面図、第２図は従来の積層型半導体装置を示す断
面図である。 図において、１２は第１層の活性領域、１３は第１層の
ゲート電極、３、１４は絶縁層、２２は第２層の活性領
域、５は層間配線である。 なお図中同一符号は同一又は相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の一主面に形成された一対の活
    性領域と、この一対の活性領域間における半導体基板の
    一主面上にゲート酸化膜を介して形成された導電体層か
    らなるゲート電極を有した第１のＭＯＳトランジスタ、 この第１のＭＯＳトランジスタ上に形成され、第１のＭ
    ＯＳトラジスタのゲート電極との重なり部分にコンタク
    トホールを有する絶縁層、 この絶縁層上に形成された一対の活性領域を有し、これ
    ら一対の活性領域の一方の活性領域に上記コンタクトホ
    ールと重なる貫通穴が形成された第２のＭＯＳトランジ
    スタ、 この第２のＭＯＳトランジスタの一方の活性領域の貫通
    穴における少なくとも側面上部と電気的に接続されると
    ともに、上記絶縁層のコンタクトホールを介して、上記
    第１のＭＯＳトランジスタのゲート電極の上面と電気的
    に接続される層間配線 を備えたことを特徴とする積層型半導体装置。
  2. 【請求項２】半導体基板の一主面上にゲート酸化膜を介
    して第１のＭＯＳトランジスタのゲート電極を形成する
    工程、 この第１のＭＯＳトランジスタのゲート電極上に絶縁層
    を形成する工程、 この絶縁層上に第２のＭＯＳトランジスタの一対と活性
    領域を、一方の活性領域が上記第１のＭＯＳトランジス
    タのゲート電極と重なり部分を有して形成する工程、 上記第２とＭＯＳトランジスタの一方の活性領域におけ
    る上記第１のＭＯＳトランジスタのゲート電極の重なり
    部分に貫通穴を形成するとともに、この貫通穴と連続し
    た上記絶縁層のコンタクトホールを形成する工程、 上記第２のＭＯＳトランジスタの一方の活性領域の貫通
    穴側面と電気的に接続し、上記第１のＭＯＳトランジス
    タのゲート電極の上面と電気的に接続される層間配線を
    貫通穴及びコンタクトホール内に形成する工程 を備えたことを特徴とする積層型半導体装置の製造方
    法。
JP61045902A 1986-03-03 1986-03-03 積層型半導体装置およびその製造方法 Expired - Lifetime JPH0612799B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP61045902A JPH0612799B2 (ja) 1986-03-03 1986-03-03 積層型半導体装置およびその製造方法
FR878702846A FR2595165B1 (fr) 1986-03-03 1987-03-03 Dispositif a semi-conducteurs du type tridimensionnel et procede pour sa production
US07/370,145 US4902637A (en) 1986-03-03 1989-06-23 Method for producing a three-dimensional type semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61045902A JPH0612799B2 (ja) 1986-03-03 1986-03-03 積層型半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPS62203359A JPS62203359A (ja) 1987-09-08
JPH0612799B2 true JPH0612799B2 (ja) 1994-02-16

Family

ID=12732170

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61045902A Expired - Lifetime JPH0612799B2 (ja) 1986-03-03 1986-03-03 積層型半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US4902637A (ja)
JP (1) JPH0612799B2 (ja)
FR (1) FR2595165B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490553B2 (en) 2009-10-29 2019-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Families Citing this family (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6450444A (en) * 1987-08-21 1989-02-27 Agency Ind Science Techn Manufacture of semiconductor device
JPH01268151A (ja) * 1988-04-20 1989-10-25 Sharp Corp 半導体装置
DE3813836C2 (de) * 1988-04-23 1997-11-27 Daimler Benz Ag Verfahren zur Herstellung monolithisch integrierter, multifunktionaler Schaltungen
JPH02101767A (ja) * 1988-10-11 1990-04-13 Agency Of Ind Science & Technol 半導体装置
US5006913A (en) * 1988-11-05 1991-04-09 Mitsubishi Denki Kabushiki Kaisha Stacked type semiconductor device
US5191405A (en) * 1988-12-23 1993-03-02 Matsushita Electric Industrial Co., Ltd. Three-dimensional stacked lsi
JPH02220462A (ja) * 1989-02-21 1990-09-03 Takehide Shirato 半導体装置
US5106461A (en) * 1989-04-04 1992-04-21 Massachusetts Institute Of Technology High-density, multi-level interconnects, flex circuits, and tape for tab
US4980034A (en) * 1989-04-04 1990-12-25 Massachusetts Institute Of Technology High-density, multi-level interconnects, flex circuits, and tape for TAB
JPH0344067A (ja) * 1989-07-11 1991-02-25 Nec Corp 半導体基板の積層方法
US5191397A (en) * 1989-09-07 1993-03-02 Kabushiki Kaisha Toshiba SOI semiconductor device with a wiring electrode contacts a buried conductor and an impurity region
WO1991011027A1 (en) * 1990-01-16 1991-07-25 Iowa State University Research Foundation, Inc. Non-crystalline silicon active device for large-scale digital and analog networks
DE69023765T2 (de) * 1990-07-31 1996-06-20 Ibm Verfahren zur Herstellung von Bauelementen mit übereinander angeordneten Feldeffekttransistoren mit Wolfram-Gitter und sich daraus ergebende Struktur.
EP0469217B1 (en) * 1990-07-31 1996-04-10 International Business Machines Corporation Method of forming stacked self-aligned polysilicon PFET devices and structures resulting therefrom
EP0469214A1 (en) * 1990-07-31 1992-02-05 International Business Machines Corporation Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom
KR920008834A (ko) * 1990-10-09 1992-05-28 아이자와 스스무 박막 반도체 장치
US5403760A (en) * 1990-10-16 1995-04-04 Texas Instruments Incorporated Method of making a HgCdTe thin film transistor
US5057888A (en) * 1991-01-28 1991-10-15 Micron Technology, Inc. Double DRAM cell
JPH04252052A (ja) * 1991-01-28 1992-09-08 Nec Corp 能動層積層素子の配線形成方法
US5930608A (en) * 1992-02-21 1999-07-27 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor in which the channel region of the transistor consists of two portions of differing crystallinity
US5312765A (en) * 1991-06-28 1994-05-17 Hughes Aircraft Company Method of fabricating three dimensional gallium arsenide microelectronic device
JP3058954B2 (ja) * 1991-09-24 2000-07-04 ローム株式会社 絶縁層の上に成長層を有する半導体装置の製造方法
JPH0793363B2 (ja) * 1991-09-25 1995-10-09 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
US5266511A (en) * 1991-10-02 1993-11-30 Fujitsu Limited Process for manufacturing three dimensional IC's
US5332913A (en) * 1991-12-17 1994-07-26 Intel Corporation Buried interconnect structure for semiconductor devices
US5156987A (en) * 1991-12-18 1992-10-20 Micron Technology, Inc. High performance thin film transistor (TFT) by solid phase epitaxial regrowth
US5308782A (en) * 1992-03-02 1994-05-03 Motorola Semiconductor memory device and method of formation
US5252849A (en) * 1992-03-02 1993-10-12 Motorola, Inc. Transistor useful for further vertical integration and method of formation
US5612563A (en) * 1992-03-02 1997-03-18 Motorola Inc. Vertically stacked vertical transistors used to form vertical logic gate structures
US5854534A (en) * 1992-08-05 1998-12-29 Fujitsu Limited Controlled impedence interposer substrate
DE69330450T2 (de) * 1992-08-05 2001-11-08 Fujitsu Ltd., Kawasaki Dreidimensionaler Multichipmodul
JP2665644B2 (ja) * 1992-08-11 1997-10-22 三菱電機株式会社 半導体記憶装置
KR0136684B1 (en) * 1993-06-01 1998-04-29 Matsushita Electric Industrial Co Ltd Semiconductor device and manufacture thereof
DE4400985C1 (de) * 1994-01-14 1995-05-11 Siemens Ag Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung
DE4442652A1 (de) * 1994-11-30 1996-01-25 Siemens Ag Verfahren zur Herstellung eines Kontaktloches auf eine Metallisierungsebene einer dreidimensionalen Schaltungsanordnung
US5670824A (en) * 1994-12-22 1997-09-23 Pacsetter, Inc. Vertically integrated component assembly incorporating active and passive components
DE19516487C1 (de) * 1995-05-05 1996-07-25 Fraunhofer Ges Forschung Verfahren zur vertikalen Integration mikroelektronischer Systeme
JPH0982918A (ja) * 1995-09-19 1997-03-28 Toshiba Corp 半導体記憶装置およびその製造方法
JPH09260669A (ja) * 1996-03-19 1997-10-03 Nec Corp 半導体装置とその製造方法
KR100253699B1 (ko) * 1996-06-29 2000-05-01 김영환 Soi소자 및 그 제조방법
US5950082A (en) * 1996-09-30 1999-09-07 Advanced Micro Devices, Inc. Transistor formation for multilevel transistors
US5882959A (en) * 1996-10-08 1999-03-16 Advanced Micro Devices, Inc. Multi-level transistor fabrication method having an inverted, upper level transistor which shares a gate conductor with a non-inverted, lower level transistor
US5731217A (en) * 1996-10-08 1998-03-24 Advanced Micro Devices, Inc. Multi-level transistor fabrication method with a filled upper transistor substrate and interconnection thereto
US5747367A (en) * 1996-10-09 1998-05-05 Advanced Micro Devices, Inc. Multi-level transistor fabrication method with high performance source/drain connection
US6150695A (en) * 1996-10-30 2000-11-21 Advanced Micro Devices, Inc. Multilevel transistor formation employing a local substrate formed within a shallow trench
US5872029A (en) * 1996-11-07 1999-02-16 Advanced Micro Devices, Inc. Method for forming an ultra high density inverter using a stacked transistor arrangement
US5714394A (en) * 1996-11-07 1998-02-03 Advanced Micro Devices, Inc. Method of making an ultra high density NAND gate using a stacked transistor arrangement
US5923067A (en) * 1997-04-04 1999-07-13 International Business Machines Corporation 3-D CMOS-on-SOI ESD structure and method
US5926700A (en) 1997-05-02 1999-07-20 Advanced Micro Devices, Inc. Semiconductor fabrication having multi-level transistors and high density interconnect therebetween
US5818069A (en) * 1997-06-20 1998-10-06 Advanced Micro Devices, Inc. Ultra high density series-connected transistors formed on separate elevational levels
US5888872A (en) 1997-06-20 1999-03-30 Advanced Micro Devices, Inc. Method for forming source drain junction areas self-aligned between a sidewall spacer and an etched lateral sidewall
US6097096A (en) * 1997-07-11 2000-08-01 Advanced Micro Devices Metal attachment method and structure for attaching substrates at low temperatures
US6069398A (en) * 1997-08-01 2000-05-30 Advanced Micro Devices, Inc. Thin film resistor and fabrication method thereof
US5943562A (en) * 1997-10-14 1999-08-24 Advanced Micro Devices, Inc. Semiconductor fabrication employing a transistor gate coupled to a localized substrate
US6030860A (en) * 1997-12-19 2000-02-29 Advanced Micro Devices, Inc. Elevated substrate formation and local interconnect integrated fabrication
US6121126A (en) * 1998-02-25 2000-09-19 Micron Technologies, Inc. Methods and structures for metal interconnections in integrated circuits
US6191446B1 (en) 1998-03-04 2001-02-20 Advanced Micro Devices, Inc. Formation and control of a vertically oriented transistor channel length
US6921962B1 (en) * 1998-12-18 2005-07-26 Texas Instruments Incorporated Integrated circuit having a thin film resistor located within a multilevel dielectric between an upper and lower metal interconnect layer
US6215130B1 (en) * 1998-08-20 2001-04-10 Lucent Technologies Inc. Thin film transistors
TW442837B (en) 1998-12-03 2001-06-23 Infineon Technologies Ag Integrated circuit-arrangement and its production method
DE19858759C1 (de) * 1998-12-18 2000-03-23 Siemens Ag Schaltungsanordnung mit mindestens einem nanoelektronischen Bauelement und Verfahren zu deren Herstellung
US6452234B1 (en) * 2000-11-27 2002-09-17 Advanced Micro Devices, Inc. How to improve the ESD on SOI devices
DE10142690A1 (de) * 2001-08-31 2003-03-27 Infineon Technologies Ag Kontaktierung des Emitterkontakts einer Halbleitervorrichtung
US6998683B2 (en) * 2002-10-03 2006-02-14 Micron Technology, Inc. TFT-based common gate CMOS inverters, and computer systems utilizing novel CMOS inverters
US6881975B2 (en) * 2002-12-17 2005-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US7315466B2 (en) 2004-08-04 2008-01-01 Samsung Electronics Co., Ltd. Semiconductor memory device and method for arranging and manufacturing the same
KR100672993B1 (ko) * 2005-01-19 2007-01-24 삼성전자주식회사 자가 승압 기능을 갖는 이미지 센서, 자가 승압 방법 및상기 이미지 센서 형성 방법
KR100607413B1 (ko) * 2005-04-27 2006-08-01 삼성전자주식회사 스택형 반도체 장치 및 그 제조 방법
US20090224330A1 (en) * 2005-07-28 2009-09-10 Hong Chang Min Semiconductor Memory Device and Method for Arranging and Manufacturing the Same
US7978561B2 (en) * 2005-07-28 2011-07-12 Samsung Electronics Co., Ltd. Semiconductor memory devices having vertically-stacked transistors therein
US7626257B2 (en) * 2006-01-18 2009-12-01 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
KR101214901B1 (ko) * 2006-02-09 2012-12-26 삼성전자주식회사 다층 반도체 장치
KR100887474B1 (ko) 2006-06-13 2009-03-10 인터내셔널 비지네스 머신즈 코포레이션 감소된 콘택트 높이를 갖는 바이폴라 및 ｃｍｏｓ 집적
KR101829074B1 (ko) * 2009-10-29 2018-02-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011052367A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101752518B1 (ko) 2009-10-30 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102668063B (zh) 2009-11-20 2015-02-18 株式会社半导体能源研究所 半导体装置
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
CN110718557B (zh) 2010-03-08 2023-12-26 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
WO2011114919A1 (en) 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8207025B2 (en) 2010-04-09 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5739257B2 (ja) 2010-08-05 2015-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9048142B2 (en) * 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6023453B2 (ja) * 2011-04-15 2016-11-09 株式会社半導体エネルギー研究所 記憶装置
US8610482B2 (en) * 2011-05-27 2013-12-17 Semiconductor Energy Laboratory Co., Ltd. Trimming circuit and method for driving trimming circuit
US10529866B2 (en) * 2012-05-30 2020-01-07 X-Fab Semiconductor Foundries Gmbh Semiconductor device
TWI613813B (zh) 2012-11-16 2018-02-01 半導體能源研究所股份有限公司 半導體裝置
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
TWI631711B (zh) 2013-05-01 2018-08-01 半導體能源研究所股份有限公司 半導體裝置
TWI566328B (zh) * 2013-07-29 2017-01-11 高效電源轉換公司 具有用於產生附加構件之多晶矽層的氮化鎵電晶體
US9343288B2 (en) 2013-07-31 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
EP2884542A3 (en) * 2013-12-10 2015-09-02 IMEC vzw Integrated circuit device with power gating switch in back end of line
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP6305067B2 (ja) * 2014-01-09 2018-04-04 株式会社東芝 半導体装置の製造方法
US9299848B2 (en) 2014-03-14 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, RF tag, and electronic device
US9287257B2 (en) 2014-05-30 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Power gating for three dimensional integrated circuits (3DIC)
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
US20160276156A1 (en) * 2015-03-16 2016-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing process thereof
FR3042910B1 (fr) * 2015-10-27 2018-03-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Interconnexions a base d'alliage de semi-conducteur et de metal pour circuit 3d
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
US10522626B2 (en) 2018-05-31 2019-12-31 Qualcomm Incorporated Silicon-on-insulator backside contacts
US12087750B2 (en) * 2018-09-25 2024-09-10 Intel Corporation Stacked-substrate FPGA semiconductor devices
WO2022043826A1 (ja) 2020-08-27 2022-03-03 株式会社半導体エネルギー研究所 半導体装置、表示装置、及び電子機器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3323198A (en) * 1965-01-27 1967-06-06 Texas Instruments Inc Electrical interconnections
US4358339A (en) * 1978-07-27 1982-11-09 Rockwell International Corporation Method of fabrication of bubble domain device structures
EP0020135A1 (en) * 1979-05-29 1980-12-10 Massachusetts Institute Of Technology Three-dimensional integration by graphoepitaxy
JPS56125868A (en) * 1980-03-07 1981-10-02 Chiyou Lsi Gijutsu Kenkyu Kumiai Thin-film semiconductor device
JPS57106158A (en) * 1980-12-24 1982-07-01 Toshiba Corp Integrated circuit
JPS57211267A (en) * 1981-06-22 1982-12-25 Toshiba Corp Semiconductor device and manufacture thereof
EP0073487B1 (en) * 1981-08-31 1988-07-20 Kabushiki Kaisha Toshiba Method for manufacturing three-dimensional semiconductor device
JPS5856327A (ja) * 1981-09-29 1983-04-04 Fujitsu Ltd 半導体装置の製造方法
US4489478A (en) * 1981-09-29 1984-12-25 Fujitsu Limited Process for producing a three-dimensional semiconductor device
JPS5856455A (ja) * 1981-09-30 1983-04-04 Toshiba Corp 半導体装置およびその製造方法
JPS58124261A (ja) * 1982-01-21 1983-07-23 Toshiba Corp 半導体装置
JPS594080A (ja) * 1982-06-30 1984-01-10 Toshiba Corp Ｍｏｓ型半導体装置及びその製造方法
JPS5996761A (ja) * 1982-11-25 1984-06-04 Mitsubishi Electric Corp 多段構造半導体装置
JPS6089953A (ja) * 1983-10-22 1985-05-20 Agency Of Ind Science & Technol 積層型半導体装置の製造方法
JPS6130059A (ja) * 1984-07-20 1986-02-12 Nec Corp 半導体装置の製造方法
JPH079972B2 (ja) * 1984-11-28 1995-02-01 セイコーエプソン株式会社 半導体装置
JPS61234027A (ja) * 1985-04-10 1986-10-18 Agency Of Ind Science & Technol 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490553B2 (en) 2009-10-29 2019-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US12543366B2 (en) 2009-10-29 2026-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
US4902637A (en) 1990-02-20
JPS62203359A (ja) 1987-09-08
FR2595165B1 (fr) 1992-02-28
FR2595165A1 (fr) 1987-09-04

Similar Documents

Publication Publication Date Title
US4902637A (en) Method for producing a three-dimensional type semiconductor device
US5061985A (en) Semiconductor integrated circuit device and process for producing the same
US4612083A (en) Process of fabricating three-dimensional semiconductor device
JPH05335529A (ja) 半導体装置およびその製造方法
US4916521A (en) Contact portion of semiconductor integrated circuit device
JPH0955440A (ja) 半導体装置及び半導体装置の製造方法
KR100211604B1 (ko) 반도체 장치
KR100297143B1 (ko) 반도체 장치 제조 방법
KR940001273A (ko) 반도체 접속장치 및 그 제조방법
US5032537A (en) Method of doping gate electrodes discretely with either P-type or N-type impurities to form discrete semiconductor regions
JPS60200541A (ja) 半導体装置
JP4074721B2 (ja) 半導体チップおよび半導体チップの製造方法
JPH03263330A (ja) 半導体装置
JPH0666412B2 (ja) 積層型半導体集積回路
JPS62105461A (ja) 半導体装置
KR910007513B1 (ko) 반도체장치의 배선접속부
JPH03116852A (ja) 半導体装置
JP3123948B2 (ja) 半導体装置
JPH0577185B2 (ja)
JP2732523B2 (ja) 半導体集積回路装置
JPH0945767A (ja) 半導体集積回路装置およびその製造方法
KR20010056822A (ko) 반도체장치의 배선 및 배선연결부와 그 제조방법
JPS5842257A (ja) 半導体装置
JPH03276727A (ja) 半導体集積回路装置
JPH01241845A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term