JPH0227754B2 - Dokishingokenshutsukairo - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はデジタル変調信号に含まれる特定の
変化パターンを有する同期信号を検出するための
同期信号検出回路に関する。

〔発明の技術的背景〕

最近高品質のオーデイオ再生が可能なことから
デジタルオーデイオ方式が開発されている。デジ
タルオーデイオ方式には磁気テープを使用するも
のとデイスクを使用するものとがある。デイスク
を使用するものとしてデイスク上に記録されたデ
ジタル情報をレーザービームを用いて光学的に読
出すコンパクトデイスク（CD）方式が開発され、
実用に供されようとしている。

コンパクトデイスクの場合、デジタル情報は所
定のフオーマツトでフレーム内に配列されそして
変調（EFM）を受けてデイスク上に記録される。
１フレームは、先頭に配置されたフレーム同期信
号、複数のオーデイオ情報ワード、誤り訂正用ビ
ツトを含み、全体として588チヤンネルビツトか
ら構成される。同期信号は24チヤンネルビツトか
ら成り、特定の変化パターンを有している。すな
わち、同期信号は第１乃至第３の変化点を有し、
第１及び第２の変化点の間の間隔が11ビツトに相
当し第２及び第３の変化点の間の間隔が11ビツト
に相当している。

フレーム同期信号は、オーデイオ情報を再生す
る際、フレーム分割とフレーム内のデータを所定
の単位で分割するための制御信号を発生するため
に使用される。このため、再生装置では同期信号
検出回路が設けられる。

第１図に従来の同期信号検出回路を、第２図に
その動作を説明するための波形図を示す。

この同期信号検出回路はＤ−フリツプフロツプ
回路１及び２、排他的ORゲート３、Ｎ＋１段シ
フトレジスタ４、レジスタ４の所定の段の出力に
接続されたインバータ５及びNOR回路６から構
成される。Ｄ−フリツプフロツプ１及び２、排他
的ORゲート３は特にエツジ検出器を構成してお
り、デイスクから読出されたデジタル変調信号の
変化点を検出して再生信号を出力する。この再生
信号はシフトレジスタ４に印加されるとともに
EFM復調回路にも供給される。

第２図ＡはＤ−フリツプフロツプ回路１に印加
される入力信号を示すもので、この入力信号は特
定の変化パターンを有するフレーム同期信号を含
んでいる。このフレーム同期信号は第１、第２及
び第３の変化点を有し、第２図Ｂに示すクロツク
信号の一周期（１ビツト時間）とＴとすると、第
１及び第２の変化点の間隔及び第２及び第３の変
化点の間隔がともに11Tに設定されている。

第２図Ｃ及びＤはそれぞれＤ−フリツプフロツ
プ回路１及び２の出力Q₁及びQ₂での出力信号の
波形を示すもので、出力信号間には1Tの位相差
がある。したがつて、排他的ORゲート３から第
２図Ｅに示すような入力信号の変化点に対応した
パルスの出力信号Ａが得られる。出力信号Ａの同
期パターンに対応した部分がシフトレジスタ４に
入力されるとNOR回路６から、第２図Ｆに示す
ように、同期信号検出パルスが得られる。

〔背景技術の問題点〕

このような同期信号検出回路では、同期信号の
周期（NT）が大きくなるにつれて、シフトレジ
スタの段数及びNOR回路の入力端子数を増加さ
せなければならず、このため素子数が多くなると
いう問題が生じる。また、素子数が多くなるにつ
れてゲート間の遅延時間が無視できなくなるとい
う問題が生じる。

〔発明の目的〕

この発明の目的は少ない素子数で構成できる同
期信号検出回路を提供することにある。

〔発明の概要〕

特定の変化パターンを有する同期信号を含むデ
ジタル入力信号を受けて同期信号を検出するため
に、この発明の同期信号検出回路はクロツクパル
スを計数とするとともに入力信号の変化点（エツ
ジ）に相当するエツジ検出パルスによつてクリア
されるカウンタとこのカウンタの所定の出力とエ
ツジ検出パルスを入力とするNANDゲートを設
けて、これにより入力信号の変化点と変化点との
間の間隔を調べて、それが同期信号の変化点と次
の変化点との間の間隔に相当するとき同期信号の
一部が入力されたことを検出する。Ｄ−フリツプ
フロツプ回路を具備し、エツジ検出パルスによつ
てセツトされ、前記NANDゲートの出力によつ
てリセツトされるリセツト優先形のフリツプフロ
ツプが設けられ、これは前記カウンタとNAND
ゲートによつて同期信号の一部が入力されたこと
が検出されたときにNANDゲートの出力によつ
てリセツトされ、これにより同期信号の一部が入
力されたことを記憶する。前記NANDゲートの
出力とリセツト優先形のフリツプフロツプ回路の
出力を受けるNOR回路が設けられ、これは前記
カウンタとNANDゲートが更に同期信号の他の
一部が入力されたことを検出したときに同期信号
検出パルスを発生する。

〔発明の効果〕

この発明の同期信号検出回路は、ビツト数の少
ないカウンタ、入力数の少ない論理ゲートおよび
Ｄ−フリツプフロツプ回路を用いて構成できるの
でシフトレジスタを用いた従来回路に比し素子数
を少なくすることができる。素子数が少なくなる
ことにより遅延時間も短縮できる。

〔発明の実施例〕

先ずこの発明の一実施例が向けられている光学
式デジタルオーデイオ・デイスク再生装置の概要
について述べる。

第３図に示すように、デイスク・モータ１１１
によつて駆動されるターンテーブル１２１上に装
着されたデイスク１１３上に記録されているデジ
タル情報は光学式ピツクアツプ装置１１４によつ
て再生される。光学式ピツクアツプ装置は半導体
レーザ１１４ａからのレーザビームをビームスプ
リツタ１１４ｂ、対物レンズ１１４ｃを介してデ
イスク１１３の記録面に照射し、所定の変調
（EFM）およびインタリーブを伴つた形態のオー
デイオ情報信号を含むPCMデジタルデータを表
わすピツトからの反射光を対物レンズ１１４ｃ、
ビームスプリツタ１１４ｂを介して４分割光検出
器１１４ｄに導き４つの再生信号を得るように構
成されている。ピツクアツプ装置は送りモータ１
１５によつてデイスク１１３の半径方向に直線駆
動される。

４分割光検出器１１４ｄの４つの出力信号はマ
トリクス回路１１６に供給されて所定のマトリク
ス演算処理が施されることにより、フオーカスエ
ラー信号Ｆ、トラツキングエラー信号Ｔおよび高
周波信号（変調デジタル情報）RFに分離される。

フオーカスエラー信号Ｆはフオーカスサーチ回
路１１０からのフオーカスサーチ信号とともに光
学式ピツクアツプ装置１１４のフオーカスサーボ
系FSに供給される。また、トラツキングエラー
信号Ｔは後述するシステムコントローラ１１７か
ら与えられるサーチ制御信号とともにピツクアツ
プ装置１１４のトラツキングサーボ系TSに供給
され、且つ送りモータ１１５に供給されてビツク
アツプ装置のリニアトラツキング制御を行なう。

高周波信号RFは主データ成分として再生処理
系１１８に供給される。再出処理系において、変
調デジタル情報RFはスライスレベル（アイパタ
ーン）検出器１１９によつて制御される波形整形
回路１２０に導かれ、アナログ成分を除去したデ
ジタルデータ成分のみを取出す。データ成分は
PLL型の同期クロツク再生回路１２１および第
１の信号処理系１２２のエツジ検出器１２２ａに
供給される。

同期クロツク再生回路１２１からの同期クロツ
ク信号は第１の信号処理系１２２の同期信号分離
用クロツク生成回路１２２ｂに供給されて同期信
号分離用クロツクを生成する。

エツジ検出器１２２ａは、EFMデータ
（NRZ）をNRZI変調した形の高周波信号RFのエ
ツジ（変化点）を検出して元のEFMデータに変
換する働きをする。エツジ検出器１２２ａの出力
信号は、同期信号検出回路１２２ｃに導かれて、
NRZIの高周波信号RFから同期クロツク再生回
路１２１によつて抽出された同期クロツクにもと
づいて生成された同期信号分離用クロツクを用い
て同期信号を分離するとともに復調回路１２２ｄ
に導かれて元のビツト数で各データが復調され
る。

同期信号検出回路１２２ｃによつて分離された
同期信号は同期信号保護回路１２２ｅを介して同
期信号分離用クロツクとともに入力データ処理用
タイミング信号生成回路１２２ｆに供給される。
同期信号保護回路１２２ｅは同期信号検出回路１
２２ｃで誤検出が生じたとき誤動作を防止するた
めに同期信号を補間する機能を有する。

復調回路１２２ｄから出力される復調信号はデ
ータバス入出力制御回路１２２ｇを介して後述す
る第２の信号処理系１２３の入出力制御回路１２
３ａに供給されるとともにそのうちのサブコード
である制御信号および表示信号成分が制御表示処
理回路１２２ｈおよびサブコード処理回路１２２
ｉに供給される。サブコード処理回路１２２ｉで
必要なエラー検出および訂正が施されたサブコー
ドデータはシステムコントローラ用インターフエ
ース回路１２２ｇを介してシステムコントローラ
１１７に供給される。

システムコントローラ１１７はマイクロコンピ
ユータ、インターフエース回路およびドライバ用
集積回路を具備しており、制御スイツチ１２４に
よつて与えられる指令により再生装置を所望の状
態に制御するとともに上述のサブコード（例えば
再生曲のインデツクス情報）を表示器１２５によ
つて表示させる。

タイミング信号生成回路１２２ｆからのタイミ
ング信号はデータ選択回路１２２ｊを介して入出
力制御回路１２２ｇを制御するとともに周波数検
出器１２２ｋおよび位相検出器１２２ｌに印加さ
れてPWM変調器１２２ｍを介してデイスクモー
タ１１１を線速度一定（CLV）方式で駆動する
ための自動周波数制御（AFC）および自動位相
制御（APC）を行なう。位相検出器１２２ｌに
は水晶発振器１２２ｎによつて駆動されるシステ
ムクロツク生成回路１２２ｐによつて生成される
システムクロツクが供給されている。

第２の信号処理系１２３の入出力制御回路１２
３ａを通つた復調データはエラー検出および訂正
または補正用のシンドローム検出器１２３ｂ、エ
ラーポインタ制御回路１２３ｃ、訂正回路１２３
ｄおよびデータ出力回路１２３ｅを介して必要な
エラー訂正、デインタリーブ、エラー補正等の処
理を受けてデジタル−アナログ（Ｄ／Ａ）変換器
１２６に供給される。外部メモリ制御回路１２３
ｆはデータ選択回路１２２ｆと共働して訂正に必
要なデータが書き込まれている外部メモリ１２７
を制御して入出力制御回路１２３ａを介して訂正
に必要なデータを取り込む。

タイミング制御回路１２３ｇはシステムクロツ
ク生成回路１２２ｐからシステムクロツクを受け
てエラー訂正および補正ならびにＤ／Ａ変換に必
要なタイミング制御信号を発生する。

ミユーテイング制御回路１２３ｈはエラーポイ
ンタ制御回路１２３ｃからの出力またはシステム
コントローラ１１７を介して与えられる制御信号
に基いてエラー補正時および再生装置の動作開
始、終了時等に出力回路１２３ｅを制御してミユ
ーテイングを行なう。

Ｄ／Ａ変換器１２６でアナログ変換されたオー
デイオ信号はローパスフイルタ（LPF）１２８、
増幅器１２９を介してスピーカ１３０を駆動す
る。

以下、前述したような変化パターンを有する同
期信号の検出に向けられたこの発明の一実施例に
よる同期信号検出回路について第４図および第５
図を参照して説明しよう。

第４図は同期信号検出回路を、第５図はその動
作を説明するタイミング図を示す。第４図におい
て、第５図Ａに示す所定の変化パターンを有する
同期信号を受ける入力端子１１がＤ−フリツプフ
ロツプ回路１２の入力D₁に接続され、その出力
Q₁がＤ−フリツプフロツプ回路１３の入力D₂に
接続される。フリツプフロツプ回路１２，１３の
出力Q₁およびQ₂が排他的ORゲート１４の入力に
接続される。クロツク入力端子１５が前述した同
期信号分離用クロツク生成回路から第５図Ｂに示
すクロツク信号を受けるとともにＤ−フリツプフ
ロツプ回路１２，１３のクロツク端子CKに接続
される。フリツプフロツプ回路１２，１３及び排
他的ORゲート１４は前述したようにエツジ検出
器を構成する。

端子１５に印加されるクロツク信号を計数する
４ビツトカウンタ１６が設けられる。このカウン
タ１６の出力2¹，2³および排他的ORゲート１４
の出力は３入力NANDゲート１７の入力に接続
される。排他的ORゲート１４の出力はまたカウ
ンタ１６のクリア端子CLに接続される。カウン
タ１６のキヤリー端子Caはインバータ１８を介
してイネーブル端子ENに接続される。

Ｄ−フリツプフロツプ回路１９が設けられ、こ
の出力Q₃と排他的ORゲート１４の出力とがOR
ゲート２０の入力に接続される。このORゲート
２０の出力とNANDゲート１７の出力とがAND
ゲート２１の入力に接続され、この出力はフリツ
プフロツプ回路１９の入力D₃に接続される。フ
リツプフロツプ回路１９のクロツク端子CKはク
ロツク入力端子１５に接続される。Ｄ−フリツプ
フロツプ回路１９、ORゲート２０およびANDゲ
ート２１はリセツト優先形のフリツプフロツプ回
路を構成している。

フリツプフロツプ回路１９の出力Q₃とNAND
ゲート１７の出力がNOR回路２２の入力に接続
され、その出力が出力端子２３に接続される。

このように構成された同期信号検出回路の動作
を第５図のタイミング図を参照して説明する。第
５図Ａに示す同期パターンを有する入力信号が入
力端子１１に印加されると、フリツプフロツプ回
路１２，１３の出力Q₁，Q₂から第５図ｃおよび
Ｄに示す信号が得られる。出力Q₁，Q₂との間に
はクロツク信号の一周期（Ｔ）の位相差があるの
で排他的ORゲート１４の出力Ａには第５図に示
すように1Tのパルス幅を有するパルスが得られ
る。排他的ORゲート１４の各パルスは入力信号
のエツジ（変化点）に対応して得られるので、こ
れによりNRZI信号がNRZ信号に変換される。入
力信号が反転している場合でも、排他的ORゲー
トの出力Ａは変わらない。

４ビツトカウンタ１６は排他的ORゲート１４
の出力Ａが“Ｈ”になるたびにクリアされ、そし
て出力Ａが次に“Ｈ”になるまでのクロツク数を
カウントする。同期信号の第１の変化点（“Ｌ”
→“Ｈ”）と第３の変化点（“Ｌ”→“Ｈ”）との
間の間隔がNT（実施例の場合Ｎ＝22）の場合、
カウンタ１６の出力がＮ／２−１（Ｎ＝22のとき
10）になり、かつ出力Ａが“Ｈ”のとき第５図Ｆ
に示すようにNANDゲート１７の出力Ｂは“Ｌ”
になる。すなわち、排他的ORゲート１４の出力
Ａが“Ｈ”になつてから次に“Ｈ”になるまでの
間隔がＮ／２個のクロツクに相当する場合のみ
NANDゲート１７の出力Ｂは“Ｌ”になる。

排他的ORゲート１４の出力Ａが“Ｈ”になつ
てから次に“Ｈ”になるまでの間隔が15T以上あ
ると、カウンタ１６のキヤリー端子Caの出力が
“Ｌ”から“Ｈ”になり、イネーブル端子ENが
“Ｌ”になるのでカウンタ１６はクロツクのカウ
ントを停止する。

フリツプフロツプ回路１９、ORゲート２０お
よびANDゲート２１はＡが“Ｈ”でセツト、Ｂ
が“Ｌ”でリセツトされるリセツト優先形のフリ
ツプフロツプ回路を構成している。したがつて、
同期信号の第２の変化点（“Ｈ”→“Ｌ”）に対応
して第５図Ｇに示すようにフリツプフロツプ回路
１９の出力Q₃が“Ｌ”になる。これは同期パタ
ーンの一部が入力されたことを記憶したことを意
味する。

そして、同期信号の第３の変化点の検出に応答
してNANDゲート１７の出力Ｂが“Ｌ”になる
時点で、第５図Ｈに示すように、NOR回路２２
の出力が“Ｈ”になり、これにより同期信号が検
出される。

第４図に示した実施例では、検出すべき同期パ
ターンの周期NTが22ビツト時間であるので、カ
ウンタ１６は４ビツトのもので十分である。同期
パターンのビツト数Ｎとカウンタのビツト数Ｂと
の関係は 2^B＞Ｎ／２となる。

従つて、この関係を満足するようなビツト数の
カウンタおよび（Ｎ／２−１）検出回路を構成す
ればどのような周期の同期パターンについても第
４図と同様に検出回路を構成できる。

これまでに述べた同期信号検出回路は50％のデ
ユーテイフアクタを有する同期パターンの検出に
向けられているが、50％以外のデユーテイフアク
タの同期パターンもNANDゲート１７の入力を
変更することにより同様に検出できる。

第６図は、周期は22Tであるが、12Tおよび
10Tのデユーテイを有する同期信号の検出回路を
示している。すなわち、排他的ORゲート１４の
出力Ａが“Ｈ”で且つカウンタ１６の出力が
“11”あるいは“９”のときにNANDゲート１７
の出力Ｂが“Ｌ”になるように、カウンタ１６の
出力“2⁰”および“2³”が直接に、そして出力
“2²”がインバータ24aを介してNANDゲート１
７の入力に接続される。

このような構成によれば、第７図のタイミング
図、特に第７図Ｄに示すように、同期パターンの
12T部がカウンタ１６の出力が“11”となること
により検出され、そして10T部はカウンタ１６の
出力が“９”となることにより検出される。

【図面の簡単な説明】

第１図は従来の同期信号検出回路の構成を示す
図、第２図はそのタイミング図、第３図はこの発
明の同期信号検出回路を適用できる光学式デジタ
ル・オーデイオ・デイスク再生装置のブロツク
図、第４図はこの発明の一実施例による同期信号
検出回路の構成を示す図、第５図はそのタイミン
グ図、第６図はこの発明の同期信号検出回路の変
更例を示す図、そして第７図はそのタイミグ図で
ある。 １１……入力端子、１５……クロツク端子、１
２，１３，１９……Ｄ−フリツプフロツプ回路、
１４……排他的OR回路、１６……４ビツトカウ
ンタ、１７……NANDゲート、１８，２４……
インバータ、２０……ORゲート、２１……AND
ゲート、２２……NOR回路。

Claims (1)

【特許請求の範囲】
1. １ 特定の変化パターンを有する同期信号を含む
   デジタル入力信号を受けて同期信号を検出する同
   期信号検出回路にして、クロツクパルスをカウン
   トするカウンタを用いて入力信号の変化点と次の
   変化点との間の間隔を調べて、それが同期信号の
   変化点と次の変化点との間の間隔に相当するとき
   同期信号の一部が入力されたことを検出する第１
   の回路手段と、第１の回路手段の出力に応答して
   同期信号の一部が入力されたことを記憶する第２
   の回路手段と、第１の回路手段によつて更に同期
   信号の他の一部が検出されたとき第１の回路手段
   と第２の回路手段の出力に応答して同期信号検出
   信号を発生する第３の回路手段とを具備すること
   を特徴とする同期信号検出回路。