JPH0227809A - 電子回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 従来の技術　　　　　　　（第３〜５図）発明が解決し
ようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例　　　（第１．２図）発明の効果 〔概要〕 電子回路に関し、 ｖ■の大きさに拘らず歪率の少ない信号減衰回路を提供
することを目的とし、 線形な抵抗素子と減衰用のＭＯＳ　　ＦＥＴとを直列に
接続し、該抵抗素子とＭＯＳ　　ＦＥＴの両端に入力信
号を供給してＭＯＳ　　ＦＥＴのドレイン・ソース間の
電圧を出力信号として取り出し、該ＭＯ３ＦＥＴのゲー
ト電圧を変えることにより、出力／入力の減衰比を制御
する電子回路において、前記減衰用のＭＯＳ　　ＦＥＴ
と並列に第２のＭＯＳ　　ＦＥＴを設け、該第２のＭＯ
Ｓ　　ＦＥＴのゲートに、前記出力電圧よりも所定電圧
だけ高い電圧を印加する電圧印加手段を設けるように構
成する。

〔産業上の利用分野〕

本発明は、電子回路に係り、詳しくは、ＡＧＣ（自動利
得制御）回路等に適用され、信号減衰を行う電子回路に
関する。

ＭＯＳｌ−ランジスタはバイポーラトランジスタに比べ
て相互コンダクタンスが低い、雑音が多いなどの欠点が
あるが、ゲートに電流が流れないという特長を生かし、
回路素子としてコンデンサを効果的に使うことにより、
ＭＯＳ特有のアナグロ回路を実現できる。このようなＭ
ＯＳｌ−ランジスタを用いた信号減衰回路はＡＧＣ回路
等に広く用いられており、例えばビデオ増幅回路、ファ
クシミリに通用されるが、何れも出力信号に歪の少ない
ことが要求される。

〔従来の技術〕

ＡＧＣ回路に用いられる従来の信号減衰回路としては、
例えば第３図に示すようなものがある。

同図において、入力信号Ｖ、は抵抗ＲとＮチャンネルの
ＭＯ３形電界効果トランジスタ（以下、単にＭＯＳ　　
ＦＥＴという）Ｑ、によって分圧され、１以下の値に減
衰した出力電圧ｖ０として取り出される。なお、ＭＯＳ
　　ＦＥＴＱ、のゲートにはゲート電圧■ＡＧｃが印加
され、ｖＡＧＣの値を変えることで減衰比Ｖｏ／Ｖｓが
変わり、ＡＧＣ回路における自動利得制御が行われる。

ここに、非飽和領域に於けるＭＯＳ　　ＦＥＴＱ、のド
レイン電流１．は次式■で表される。

但し、Ｋ：定数 ＶＣ３：ゲート・ソース間電圧 ＶＴ　：スレッショルド電圧 ■■ニドレイン・ソース間電圧 そのため、ＭＯＳ　　ＦＥＴＱ、がオンであるときの等
価抵抗ＲＮは次式■で与えられる。

また、第３図に示す回路の等価回路は第４図のように示
される。０式において、Ｋ、ＶＧ、、ｖ７は何れも入力
電圧■、に基づかない定数であるが、■。、は第３図に
おける出力電力■。に相当し、これは入力電圧■、に依
存している。

〔発明が解決しようとする課題〕

しかしながら、このような従来の信号減衰回路にあって
は、ＭＯＳ　　ＦＥＴＱ、のドレイン・ソース間電圧■
。３０レベルが大きいとき入力電圧■、と出力電圧ｖ０
との線形関係が（ずれ、歪が発生するという問題点があ
った。

すなわち、ＶＣ，、−Ｖ、　＞Ｖ、、のときは等価抵抗
Ｒ，４が■。、に殆ど依存せず第５図（ａ）に破線で示
すように単純な抵抗となり、出力／入力の特性も線形に
変化している。一方、ｖｃｓ　　ｖ、ζ■。

のときは等価抵抗ＲＮが■。３に大きく依存し、第５図
（ａ）に実線で示すように非線形な抵抗となり、入力電
圧■３に対して出力電圧ｖｏが非線形に変化する。特に
、入力電圧■、として正弦波を入力した場合、出力電圧
■。は歪んだ波形となる。

その歪率とＡＧＣのためのゲート電圧ＶＡＧＣとの関係
は第５図（ｂ）のようになり、ｖＡｃｃの値が小さい程
、歪率が大きくなる。

そこで、本発明は、ｖｏの大きさに拘らず歪率の少ない
信号減衰回路を提供することを目的としている。

〔課題を解決するための手段〕

本発明による電子回路は上記目的達成のため、線形な抵
抗素子と減衰用のＭＯＳ　　ＦＥＴとを直列に接続し、
該抵抗素子とＭＯＳ　　ＦＥＴの両端に入力信号を供給
してＭＯＳ　　ＦＥＴのドレ・イン・ソース間の電圧を
出力信号として取り出し、該ＭＯ３ＦＥＴのゲート電圧
を変えることにより、出力／入力の減衰比を制御する電
子回路において、前記減衰用のＭＯＳ　　ＦＥＴと並列
に第２のＭＯＳ　　ＦＥＴを設け、該第２のＭＯＳ　　
ＦＥＴのゲートに、前記出力電圧よりも所定電圧だけ高
い電圧を印加する電圧印加手段を設けている。

〔作用〕

本発明では、減衰用のＭＯＳ　　ＦＥＴＱ、と並列に第
２のＭＯＳ　　ＦＥＴＱｔが設けられ、そのゲートには
出力電圧（ｆｉ衰用のＭＯＳ　　ＦＥＴのドレイン電圧
に相当）よりも所定電圧（略スレッショルド電圧）だけ
高い電圧が印加される。これにより、ドレイン・ソース
間電圧Ｖｌｌ！がＭＯ３ＦＥＴＱ、　、Ｑｔとも共通と
なり、トータルのソース電流１ＢからＶＤ、の項がなく
なって非線形特性の無い抵抗として動作する。

したがって、歪率の少ない減衰した出力電圧が得られる
。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１図は本発明に係る電子回路の原理を説明する図であ
る。第１図において、符号ＲＳＱ、、Ｖ＾ＧＣは従来と
同様の素子を示し、本発明ではこの他に新たに第２のＭ
ＯＳ　　ＦＥＴＱｚがＭＯ３Ｆ　Ｅ　Ｔ　Ｑ　Ｉ　と並
列に設けられ、第２のＭＯＳ　　ＦＥ　Ｔ　Ｑ　ｔのゲ
ートにはバイアス電源回路１０からの電圧ｖ７が印加さ
れるようになっている。

バイアス電源回路１０は略スレッショルド電圧Ｖｉを発
生させるもので、したがって、第２のＭＯＳ　　ＦＥＴ
Ｑ、のゲートには出力電圧■。が取り出されるライン（
すなわち、ＭＯＳ　　ＦＥＴＱ。

のドレイン電圧に対応）より略スレッショルド電圧■ア
だけ高い電圧が印加される。

以上の構成において、ＭＯＳ　　ＦＥＴＱ、のドレイン
電流１ｕ１１は０式で与えられ、第２のＭＯ３ＦＥＴＱ
、のドレイン電流■。８は０式で与えられる。

Ｉｅ＋＝に＋　　（（Ｖｅｓ＋　　　Ｖｔ　　）　　Ｖ
ａｓｔＶ　Ｄ　１１　”　　）　　　　”’　””■Ｉ
　ｂｚ＝Ｋｚ　　（（Ｖｓｓｚ　　　Ｖｙ　）　　Ｖｅ
ｓｔＶＤＳＲ”　　）　　　　・・・・・・■二二に、
ＭＯ３’　　ＦＥＴＱｔ　、Ｑｇは同じゲート長、ゲー
ト幅であるとすると、Ｋ、＝に、−にとなり、またドレ
イン・ソース間電圧も共通であるからＶｏｓ＋　＝Ｖｏ
ｓｚ　−Ｖｏ　トなる。サラニ、ＭＯＳ　　ＦＥＴＱ、
のゲート電圧ＶＳＣ＋　はＶＡＧＣに等しく、第２（Ｄ
ＭＯ５ＦＥＴＱｚ　（７）ゲート電圧ＶＳＧｇは■。＋
Ｖ７であるから、トータルのソース電流１．は次式■に
よって表される。

！＋＝ＩＤｌ＋Ｉｌ寞 ”Ｋ　（（ＶＡＧＣＶｙ　　）　　Ｖｏ　　−ｖｏ”） ＋Ｋ　（（Ｖ０＋ＶＴ−ＶＴ）Ｖ。

ｖｏ”） −Ｋ　（Ｖａｃｃ　　　Ｖｙ　）　　Ｖｏ　・・・・・
・■また、このときの等価抵抗ＲＮは次式■で与えられ
る。

１゜ ■。

Ｋ（Ｖａ。。−Ｖ、）Ｖ。

以上のことから、Ｍ　ＯＳ　　Ｆ　Ｅ　Ｔ　Ｑ　ｒ　、
Ｑ　ｔの組み合わせにより０式から明らかであるように
、この式にはＶＯＳの項が存在しなくなり、非線形性の
無い抵抗としてＭＯＳ　　ＦＥＴＱｔ　、Ｑｍが動作し
、歪率の少ない出力電圧■。が得られる。

次に、上記原理に基づ（具体的実施例につき第２図を参
照して説明する。第２図はバイアス電源回路ｌＯを具体
的な回路素子で実現した場合の構成図であり、この図に
おいて、バイアス電源回路１０はＭＯＳ　　ＦＥＴＱ＊
〜Ｑｓおよび抵抗Ｒｒ、Ｒ８により構成される。なお、
１１はＶＣＣを与える電圧源、１２はｖｏを与える電圧
源である。

ＭＯ３ＦＥＴＱ３　、Ｑ４は差動アンプを構成し、ＭＯ
３ＦＥＴＱｓ　（Ｄゲートニは出力電圧Ｖ。が印加され
る。差動アンプを構成しているのは、出力電圧ｖ０のラ
インに対してハイインピーダンス状態としてＭＯ３ＦＥ
ＴＱｓ、Ｑ＜が出力電圧ｖ０に影響を与えないようにす
るためである。

また、ＭＯ３ＦＥＴＱ４　、Ｑｓのゲートはそれぞれド
レインに接続され、Ｍ　ＯＳ　　Ｆ　Ｅ　Ｔ　Ｑ　ｓの
ドレイン側の電圧が第２のＭＯ３ＦＥＴＱ、のゲートに
印加される。その他は第１図の回路と同様であり、同一
番号が符されている。

以上の構成において、ＭＯＳ　　Ｆ　ＥＴＱｓ　、Ｑ４
は差動アンプを構成しているため、ＭＯ３ＦＥＴＱ、の
ゲート電圧（出力電圧Ｖ。に相当）と略等しい電圧がＭ
Ｏ３ＦＥＴＱ、のゲート電圧として得られる。また、Ｍ
Ｏ３ＦＥＴＱ、がＭＯＳ　　ＦＥＴＱ４のドレイン側に
設けられているため、ＭＯ３ＦＥＴＱ、のソース・ゲー
ト電圧（スレッシッルド電圧Ｖいに略等しい）だけ上昇
した電圧がＭＯ３ＦＥＴＱ、のドレイン側に得られ、こ
の電圧（Ｖｏ＋Ｖｔｈ）　がｍ２（７）ＭＯ３ＦＥＴＱ
ｚのゲート電圧として印加される。したがって、第１図
で説明した本発明の原理と同様のロジックにより前記■
式を成立させて、Ｖｌｌｆｆの大きさに拘らず歪率の少
ない減衰した出力電圧■。

を得ることができる。

なお、本発明はＮＭＯ３ＦＥＴに限らず、２ＭＯ３ＦＥ
Ｔでも実現できる。また、本発明の適用はＡＧＣ回路に
限るものではなく、抵抗素子とＭＯＳ　　ＦＥＴにより
入力端子を分圧して出力するタイプの回路を用いたもの
であれば、他の制御回路にも適用が可能である。

〔効果〕

本発明によれば、減衰用のＭＯ３ＦＥＴのドレイン・ソ
ース間電圧Ｖ。Ｓの大きさに拘らず、該ＭＯ３ＦＥＴを
非線形性の無い抵抗として作動させることができ、歪率
の少ない出力電圧を得ることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明に係る電子回路の一実施例を示す回路図
、 第３図は従来の信号減衰回路を示す回路図、第４図は第
３図に示す回路の等価回路を示す図、第５図は従来の信
号減衰回路の特性を示す図である。 Ｑ、−−・・・・ＭＯ３ＦＥＴ　（減衰用（７１ＭＯＳ
Ｆ　ＥＴ）、 Ｑｚ・・・・・・第２のＭＯ３ＦＥＴ、（ｈ　〜Ｑｓ　
＝＝ＭＯ３Ｆ　ＥＴ。 Ｒ・・・・・・抵抗（抵抗素子）、 Ｒ＋　、Ｒ＊・・・・・・抵抗、 １０・・・・・・バイアス電源回路、 １１．１２・・・・・・電圧源。

Claims (1)

1. 【特許請求の範囲】 線形な抵抗素子と減衰用のＭＯＳ　ＦＥＴとを直列に接
   続し、 該抵抗素子とＭＯＳ　ＦＥＴの両端に入力信号を供給し
   てＭＯＳ　ＦＥＴのドレイン・ソース間の電圧を出力信
   号として取り出し、 該ＭＯＳ　ＦＥＴのゲート電圧を変えることにより、出
   力／入力の減衰比を制御する電子回路において、 前記減衰用のＭＯＳ　ＦＥＴと並列に第２のＭＯＳ　Ｆ
   ＥＴを設け、 該第２のＭＯＳ　ＦＥＴのゲートに、前記出力電圧より
   も所定電圧だけ高い電圧を印加する電圧印加手段を設け
   たことを特徴とする電子回路。