JPH02278231A - アクティブマトリックス型液晶表示素子 - Google Patents
アクティブマトリックス型液晶表示素子Info
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- JPH02278231A JPH02278231A JP1098805A JP9880589A JPH02278231A JP H02278231 A JPH02278231 A JP H02278231A JP 1098805 A JP1098805 A JP 1098805A JP 9880589 A JP9880589 A JP 9880589A JP H02278231 A JPH02278231 A JP H02278231A
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- pixel electrode
- semiconductor film
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、例えば薄膜トランジスタ（Ｔ Ｐ Ｔ）を
アクティブ素子として用いたアクティブマトリックス型
液晶表示素子に関する。
アクティブ素子として用いたアクティブマトリックス型
液晶表示素子に関する。
（従来の技術）
液晶を用いた表示装置は、テレビ表示やグラフィックデ
イスプレィ等を指向した大容量、高密度のアクティブマ
トリックス型液晶表示素子の開発及び実用化が盛んであ
る。このような表示装置では、クロストークのない高コ
ントラスト表示が行えるように、各画素の駆動と制御を
行う手段として半導体スイッチが用いられる。その半導
体スイッチとしては、透過型表示が可能であり大面積化
も容易である等の理由から、透明絶縁基板上に形成され
たＴＰＴが通常用いられている。
イスプレィ等を指向した大容量、高密度のアクティブマ
トリックス型液晶表示素子の開発及び実用化が盛んであ
る。このような表示装置では、クロストークのない高コ
ントラスト表示が行えるように、各画素の駆動と制御を
行う手段として半導体スイッチが用いられる。その半導
体スイッチとしては、透過型表示が可能であり大面積化
も容易である等の理由から、透明絶縁基板上に形成され
たＴＰＴが通常用いられている。
この種の液晶表示素子の駆動方法は次の通りである。即
ち、ＴＰＴのゲートに走査線選択電圧（Ｖｇ、ｏｎ）が
印加されている期間（スイッチング期間）に、表示画素
電極の電位が映像信号電位と同電位に設定され、ＴＰＴ
のゲートに走査線非選択電圧（Ｖｇ、ｏｒｒ ）が印加
されている期間は、表示画素電極がこの電位を保持する
。この結果、表示画素電極と、所定の電位に設定されて
いる対向電極との間に挟持されている液晶層に、映像信
号電圧に応じた電位差がかかる。そして、この電位差に
応じて液晶層の配列状態が変化することにより、この部
分の光透過率も変化し、画像表示が行なわれる。また、
液晶層は直流駆動すると、液晶分子の電気分解により劣
化し寿命が短くなるため、交流駆動を行う。−殻内には
、対向電極の電位を直流電位に設定し、この対向電極の
電位に対して映像信号電圧を偶奇フレームで正負対称に
設定することによって、交流駆動が行われる。即ち、映
像信号電圧はある直流電圧（Ｖ ｓｃ）と、映像信号に
対応した正負対称な交流電圧（Ｖ ｓａ）とが加算され
たものである。
ち、ＴＰＴのゲートに走査線選択電圧（Ｖｇ、ｏｎ）が
印加されている期間（スイッチング期間）に、表示画素
電極の電位が映像信号電位と同電位に設定され、ＴＰＴ
のゲートに走査線非選択電圧（Ｖｇ、ｏｒｒ ）が印加
されている期間は、表示画素電極がこの電位を保持する
。この結果、表示画素電極と、所定の電位に設定されて
いる対向電極との間に挟持されている液晶層に、映像信
号電圧に応じた電位差がかかる。そして、この電位差に
応じて液晶層の配列状態が変化することにより、この部
分の光透過率も変化し、画像表示が行なわれる。また、
液晶層は直流駆動すると、液晶分子の電気分解により劣
化し寿命が短くなるため、交流駆動を行う。−殻内には
、対向電極の電位を直流電位に設定し、この対向電極の
電位に対して映像信号電圧を偶奇フレームで正負対称に
設定することによって、交流駆動が行われる。即ち、映
像信号電圧はある直流電圧（Ｖ ｓｃ）と、映像信号に
対応した正負対称な交流電圧（Ｖ ｓａ）とが加算され
たものである。
ここで一般に、ＴＦＴのゲート・ソース間には寄生容量
（Ｃｇｓ）が存在する。このＣｇｓのため、走査信号電
圧がＶｇ、ＯｎからＶｇ、ｏｆ’ｆ’に切り替わる際に
、容量分割により表示画素電極のΔＶｐだけ負側にシフ
トする。このシフト量は、△Ｖｐ〜ΔＶｇ ＊Ｃｇｓ／
（Ｃｇｓ＋Ｃ１ｃ）という関係にある。
（Ｃｇｓ）が存在する。このＣｇｓのため、走査信号電
圧がＶｇ、ＯｎからＶｇ、ｏｆ’ｆ’に切り替わる際に
、容量分割により表示画素電極のΔＶｐだけ負側にシフ
トする。このシフト量は、△Ｖｐ〜ΔＶｇ ＊Ｃｇｓ／
（Ｃｇｓ＋Ｃ１ｃ）という関係にある。
ココテ、ΔＶｇ 麿Ｖｇ＊ｏｎ −Ｖｇ、ｏｒｒであり
、Ｃ１ｃは液晶層の容量を表している。そこで、このΔ
Ｖｐ分だけ対向電極の電位を負側にシフトさせることに
より、液晶層に印加される電圧が偶奇フレームで等しく
なるようにする。
、Ｃ１ｃは液晶層の容量を表している。そこで、このΔ
Ｖｐ分だけ対向電極の電位を負側にシフトさせることに
より、液晶層に印加される電圧が偶奇フレームで等しく
なるようにする。
しかしながら、Ｃ１ｃは印加される電圧に対して容量変
化を示すため、映像信号ごとにΔＶｐの値が異なる。即
ち、映像信号ごとに最適な対向電極電位が異なる。一般
に、対向電極電位は全画素に対して同時に同電位に設定
されるため、種々の映像信号電圧が与えられる表示画面
内では、全画素に対して同時に最適な対向電極電位に設
定することができない。この結果、表示画面のちらつき
であるフリッカ−が生じる。
化を示すため、映像信号ごとにΔＶｐの値が異なる。即
ち、映像信号ごとに最適な対向電極電位が異なる。一般
に、対向電極電位は全画素に対して同時に同電位に設定
されるため、種々の映像信号電圧が与えられる表示画面
内では、全画素に対して同時に最適な対向電極電位に設
定することができない。この結果、表示画面のちらつき
であるフリッカ−が生じる。
そこで、との種の液晶表示素子では、例えば特開昭５６
−１６２７９３号公報に記載されているように、各画素
ごとに印加電圧に対する容量変化のない蓄積容量（Ｃｓ
）をＣ１ｃと並列に新たに挿入することにより、ΔＶｐ
の映像信号電圧依存性を低減させようとすることがある
。
−１６２７９３号公報に記載されているように、各画素
ごとに印加電圧に対する容量変化のない蓄積容量（Ｃｓ
）をＣ１ｃと並列に新たに挿入することにより、ΔＶｐ
の映像信号電圧依存性を低減させようとすることがある
。
第４図（ａ）、 （ｂ）はそれぞれ従来のＴＦＴアレ
イ基板における一画素の断面図及び平面図で、同図（ａ
）は同図（ｂ）のＣ−Ｃ−面を矢印方向からみたときの
断面に対応している。同図に示すように、ＴＦＴＩはガ
ラス基板２上に形成され、走査線３と一体のゲート電極
４、ゲート絶縁膜５、信号線６と一体のドレイン電極７
、表示画素電極８に接続されたソース電極９、及び半導
体膜１０から構成されている。また、走査線３と概略平
行な方向には、補助容量形成用配線１１が表示画素電極
８と部分的にゲート絶縁膜５を介して対向するように形
成されており、表示画素電極８と補助容量形成用配線１
１の重なり部分で付加的な蓄積容量（Ｃｓ ）が得られ
る。
イ基板における一画素の断面図及び平面図で、同図（ａ
）は同図（ｂ）のＣ−Ｃ−面を矢印方向からみたときの
断面に対応している。同図に示すように、ＴＦＴＩはガ
ラス基板２上に形成され、走査線３と一体のゲート電極
４、ゲート絶縁膜５、信号線６と一体のドレイン電極７
、表示画素電極８に接続されたソース電極９、及び半導
体膜１０から構成されている。また、走査線３と概略平
行な方向には、補助容量形成用配線１１が表示画素電極
８と部分的にゲート絶縁膜５を介して対向するように形
成されており、表示画素電極８と補助容量形成用配線１
１の重なり部分で付加的な蓄積容量（Ｃｓ ）が得られ
る。
（発明が解決しようとする課題）
しかしながら、第４図に示すように、表示画素電極８と
補助容量形成用配線１１の間でＣ８を形成する場合、製
造工程中でのごみ等により、表示画素電極８と補助容量
形成用配線１１の間でショートし、画像における点欠陥
が多く発生していた。
補助容量形成用配線１１の間でＣ８を形成する場合、製
造工程中でのごみ等により、表示画素電極８と補助容量
形成用配線１１の間でショートし、画像における点欠陥
が多く発生していた。
そこで、表示画素電極８と対向する補助容量形成用配線
１１上に、ゲート絶縁膜５以外に半導体膜１０も介在さ
せることが考えられる。しかしながら、この場合には、
補助容量形成用配線１１上の表示画素電極８に断切れが
発生して、ソース電極９の電圧が表示画素電極８全体に
充分に伝わらないことがあった。
１１上に、ゲート絶縁膜５以外に半導体膜１０も介在さ
せることが考えられる。しかしながら、この場合には、
補助容量形成用配線１１上の表示画素電極８に断切れが
発生して、ソース電極９の電圧が表示画素電極８全体に
充分に伝わらないことがあった。
この発明は、このような事情に鑑みてなされたものであ
る。
る。
［発明の構成］
（課題を解決するための手段）
この発明は、絶縁基板上でゲート電極、ゲート絶縁膜、
半導体膜、ソース電極及びドレイン電極から構成される
ＴＰＴを、ゲート電極と一体の行選択線及びドレイン電
極と一体の列選択線の交点付近に配置してマトリックス
状にし、且つＴＰＴのソース電極に画素電極を接続して
なるアレイ基板と、絶縁基板上に共通電極を形成してな
る対向基板との間に液晶を挟持してなるとともに、アレ
イ基板上には、画素電極の外周部に沿う形状で且つ画素
電極とゲート絶縁膜及び半導体膜を介して対向する容量
形成用電極が設けられたアクティブマトリックス型液晶
表示素子についてのものである。そして、請求項１記載
の発明では、ソース電極と画素電極の接続部に対向する
半導体膜が一部切断されているのに対し、請求項２記載
の発明では、ソース電極が容量形成用電極で囲まれた領
域内と対向する画素電極にまで延在されている。
半導体膜、ソース電極及びドレイン電極から構成される
ＴＰＴを、ゲート電極と一体の行選択線及びドレイン電
極と一体の列選択線の交点付近に配置してマトリックス
状にし、且つＴＰＴのソース電極に画素電極を接続して
なるアレイ基板と、絶縁基板上に共通電極を形成してな
る対向基板との間に液晶を挟持してなるとともに、アレ
イ基板上には、画素電極の外周部に沿う形状で且つ画素
電極とゲート絶縁膜及び半導体膜を介して対向する容量
形成用電極が設けられたアクティブマトリックス型液晶
表示素子についてのものである。そして、請求項１記載
の発明では、ソース電極と画素電極の接続部に対向する
半導体膜が一部切断されているのに対し、請求項２記載
の発明では、ソース電極が容量形成用電極で囲まれた領
域内と対向する画素電極にまで延在されている。
（作 用）
この発明では、容量形成用電極と画素電極の間に、ゲー
ト絶縁膜に加え半導体膜を介在させているため、ゲート
絶縁膜のみが介在している場合に比べ、容量形成用電極
と画素電極の間のショートが減少する。また、半導体膜
或いはソース電極の形状を工夫することにより、開口率
を著しく損なうことなく、画素電極における容量形成用
電極との間でＣｓを形成する部分と形成しない部分での
段切れによる非導通を防止することができる。
ト絶縁膜に加え半導体膜を介在させているため、ゲート
絶縁膜のみが介在している場合に比べ、容量形成用電極
と画素電極の間のショートが減少する。また、半導体膜
或いはソース電極の形状を工夫することにより、開口率
を著しく損なうことなく、画素電極における容量形成用
電極との間でＣｓを形成する部分と形成しない部分での
段切れによる非導通を防止することができる。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図は請求項１記載の発明の一実施例における一画素
の断面図である。同図において、例えばガラスからなる
絶縁基板２０の一生面上には、例えば遮光性材料である
Ｃｒ（クロム）膜をスパッタ法で被膜した後、所定の形
状にフォトエツチングすることによりゲート電極２１と
容量形成用電極２２が同時に形成され、更に、これを覆
うように例えば酸化シリコン（Ｓ ｉ Ｏｘ ）からな
るゲート絶縁膜２３がプラズマＣＶＤ法により形成され
ている。そして、ゲート絶縁膜２３上のゲート電極２１
に対向する部分には、例えばｉ型の水素化アモルファス
シリコン（ａ−Ｓｉ：Ｈ）膜をプラズマＣＶＤ法で被膜
した後、所定の形状にフォトエツチングすることにより
半導体膜２４が設けられている。そして、半導体膜２４
のソース領域側に隣接するゲート絶縁膜２３上には、例
えばＩＴＯ（インジウム・チン・オキサイド）膜をスパ
ッタ法で被膜した後、所定の形状にフォトエツチングす
ることにより画素電極２５が設けられている。また、ソ
ース領域にはソース電極２６の一端が接続され、ソース
電極２６の他端は画素電極２５上に延在して接続されて
いる。更に、ドレイン領域にはドレイン電極２７の一端
が接続されている。ここで、ドレイン電極２７とソース
電極２６とは、例えばＭｏ（モリブデン）膜とＡＩ（ア
ルミニウム）膜とをスパッタ法で順次被膜した後、所定
の形状にフォトエツチングするという同じ工程で形成し
ている。こうして、ゲート電極２１、ゲート絶縁膜２３
、半導体膜２４、ソース電極２６及びドレイン電極２７
から構成されるＴＰＴ２ ｇを有する所望のアレイ基板
２９が得られる。一方、例えばガラスからなる絶縁基板
３０の一生面上には、例えばＩＴＯからなる共通電極３
１を形成することにより、対向基板３２が構成されてい
る。そして、アレイ基板２９の一生面上には、更に全面
に例えば低温キュア型のポリイミド（Ｐ Ｉ）からなる
配向膜３３が形成されており、また、対向基板３２の一
生面上にも全面に同じく、例えば低温キュア型のポリイ
ミドからなる配向膜３４が形成されている。そして、ア
レイ基板２９と対向基板３２の一生面上に、各々の配向
膜３３゜３４を所定の方向に布等でこすることにより、
ラビングによる配向処理がそれぞれ施されるようになる
。更に、アレイ基板２９と対向基板３２とは互いの一生
面側が対向し且つ互いの配向軸が概略９０″をなすよう
に組み合わせられ、これにより得られる間隙には液晶３
５が挟持されている。
の断面図である。同図において、例えばガラスからなる
絶縁基板２０の一生面上には、例えば遮光性材料である
Ｃｒ（クロム）膜をスパッタ法で被膜した後、所定の形
状にフォトエツチングすることによりゲート電極２１と
容量形成用電極２２が同時に形成され、更に、これを覆
うように例えば酸化シリコン（Ｓ ｉ Ｏｘ ）からな
るゲート絶縁膜２３がプラズマＣＶＤ法により形成され
ている。そして、ゲート絶縁膜２３上のゲート電極２１
に対向する部分には、例えばｉ型の水素化アモルファス
シリコン（ａ−Ｓｉ：Ｈ）膜をプラズマＣＶＤ法で被膜
した後、所定の形状にフォトエツチングすることにより
半導体膜２４が設けられている。そして、半導体膜２４
のソース領域側に隣接するゲート絶縁膜２３上には、例
えばＩＴＯ（インジウム・チン・オキサイド）膜をスパ
ッタ法で被膜した後、所定の形状にフォトエツチングす
ることにより画素電極２５が設けられている。また、ソ
ース領域にはソース電極２６の一端が接続され、ソース
電極２６の他端は画素電極２５上に延在して接続されて
いる。更に、ドレイン領域にはドレイン電極２７の一端
が接続されている。ここで、ドレイン電極２７とソース
電極２６とは、例えばＭｏ（モリブデン）膜とＡＩ（ア
ルミニウム）膜とをスパッタ法で順次被膜した後、所定
の形状にフォトエツチングするという同じ工程で形成し
ている。こうして、ゲート電極２１、ゲート絶縁膜２３
、半導体膜２４、ソース電極２６及びドレイン電極２７
から構成されるＴＰＴ２ ｇを有する所望のアレイ基板
２９が得られる。一方、例えばガラスからなる絶縁基板
３０の一生面上には、例えばＩＴＯからなる共通電極３
１を形成することにより、対向基板３２が構成されてい
る。そして、アレイ基板２９の一生面上には、更に全面
に例えば低温キュア型のポリイミド（Ｐ Ｉ）からなる
配向膜３３が形成されており、また、対向基板３２の一
生面上にも全面に同じく、例えば低温キュア型のポリイ
ミドからなる配向膜３４が形成されている。そして、ア
レイ基板２９と対向基板３２の一生面上に、各々の配向
膜３３゜３４を所定の方向に布等でこすることにより、
ラビングによる配向処理がそれぞれ施されるようになる
。更に、アレイ基板２９と対向基板３２とは互いの一生
面側が対向し且つ互いの配向軸が概略９０″をなすよう
に組み合わせられ、これにより得られる間隙には液晶３
５が挟持されている。
第２図はこの実施例のアレイ基板２９における一画素を
示す概略平面図であり、第１図は第２図のＡ−Ａ一部分
を矢印方向からみたときの断面図に対応している。同図
において、ゲート電極２１と一体の行選択線４０及びド
レイン電極２７と一体の列選択線４１は概略直交してお
り、この交点付近にはＴＰＴ２ Ｂが配置されている。
示す概略平面図であり、第１図は第２図のＡ−Ａ一部分
を矢印方向からみたときの断面図に対応している。同図
において、ゲート電極２１と一体の行選択線４０及びド
レイン電極２７と一体の列選択線４１は概略直交してお
り、この交点付近にはＴＰＴ２ Ｂが配置されている。
また、容量形成用電極２２は画素電極２５の外周部に沿
う形状を有しており、更に、ソース電極２６と画素電極
２５の接続部に対向する部分では半導体膜２４が一部切
断されている。
う形状を有しており、更に、ソース電極２６と画素電極
２５の接続部に対向する部分では半導体膜２４が一部切
断されている。
この実施例では、容量形成用電極２２と画素電極２５の
間（Ｃｓ部）にゲート絶縁膜２３と半導体膜２４が存在
するため、ゲート絶縁膜２３のみの場合に比べ、容量形
成用電極２２と画素電極２５のショートの確率が約１／
６に減少した。また、Ｃｓ部に半導体膜２４を残したこ
とにより画素電極２５の段切れが発生し、画素電極２５
の中央部と外周部で非導通になることがあるが、ソース
電極２６が上述した半導体膜２４の切断部と対向する画
素電極２５上及びその近辺に形成されているため、ソー
ス電極２６の働きで画素電極２５の中央部と外周部の電
気的接続が得られる。実際に、半導体膜２４の切断部が
存在する場合には、これが存在しない場合に比べ、表示
画像における点欠陥数が約１／６に減少した。
間（Ｃｓ部）にゲート絶縁膜２３と半導体膜２４が存在
するため、ゲート絶縁膜２３のみの場合に比べ、容量形
成用電極２２と画素電極２５のショートの確率が約１／
６に減少した。また、Ｃｓ部に半導体膜２４を残したこ
とにより画素電極２５の段切れが発生し、画素電極２５
の中央部と外周部で非導通になることがあるが、ソース
電極２６が上述した半導体膜２４の切断部と対向する画
素電極２５上及びその近辺に形成されているため、ソー
ス電極２６の働きで画素電極２５の中央部と外周部の電
気的接続が得られる。実際に、半導体膜２４の切断部が
存在する場合には、これが存在しない場合に比べ、表示
画像における点欠陥数が約１／６に減少した。
第３図（ａ）、（ｂ）はそれぞれ請求項２記載の発明の
一実施例における一画素の断面図及び平面図で、同図（
ａ）は同図（ｂ）のＢ−Ｂ−面を矢印方向からみたとき
の断面に対応している。この実施例は第１図及び第２図
に示した実施例に比べ、容量形成用電極２２とソース電
極２６の形状が異なっている。即ち、容量形成用７１ｉ
ｉ２２は完全に画素電極２５の外周部に沿う形状を有し
ていて、第２図に示したような切断部は存在しない。
一実施例における一画素の断面図及び平面図で、同図（
ａ）は同図（ｂ）のＢ−Ｂ−面を矢印方向からみたとき
の断面に対応している。この実施例は第１図及び第２図
に示した実施例に比べ、容量形成用電極２２とソース電
極２６の形状が異なっている。即ち、容量形成用７１ｉ
ｉ２２は完全に画素電極２５の外周部に沿う形状を有し
ていて、第２図に示したような切断部は存在しない。
また、ソース電極２６は前の場合より拡張され、容量形
成用電極２２で囲まれた領域内と対向する画素電極２５
にまで延在されている。
成用電極２２で囲まれた領域内と対向する画素電極２５
にまで延在されている。
この実施例は、第１図及び第２図に示した実施例と同様
の効果を有している。即ち、Ｃｓ部にゲート絶縁膜２３
と半導体膜２４が存在するため、ゲート絶縁膜２３のみ
の場合に比べ、容量形成用電極２２と画素電極２５のシ
ョートが減少する。
の効果を有している。即ち、Ｃｓ部にゲート絶縁膜２３
と半導体膜２４が存在するため、ゲート絶縁膜２３のみ
の場合に比べ、容量形成用電極２２と画素電極２５のシ
ョートが減少する。
また、画素電極２５に上述した段切れが生じても、容量
形成用電極２２で囲まれた領域内と対向する画素電極２
５にまで延在されたソース電極２６は、画素電極２５の
中央部と外周部を電気的に接続することができる。
形成用電極２２で囲まれた領域内と対向する画素電極２
５にまで延在されたソース電極２６は、画素電極２５の
中央部と外周部を電気的に接続することができる。
［発明の効果］
この発明は、ＴＰＴと画素電極の接続部や半導体膜の形
状の工夫等により、ＴＦＴアレイ基板に、おける点欠陥
を従来に比べ減少させることができ、製造時の製品歩留
りが大幅に向上する。
状の工夫等により、ＴＦＴアレイ基板に、おける点欠陥
を従来に比べ減少させることができ、製造時の製品歩留
りが大幅に向上する。
第１図は請求項１記載の発明の一実施例を示す断面図、
第２図は請求項１記載の発明の一実施例を示す平面図、
第３図は請求項１記載の発明の一実施例を示す概略図、
第４図は従来のアクティ、ブマトリックス型液晶表示素
子を示す概略図である。 ２０．３０・・・絶縁基板、２１・・・ゲート電極２２
・・・容量形成用電極、２３・・・ゲート絶縁膜２４・
・・半導体膜、 ２５・・・画素電極２６・・・
ソース電極、 ２７・・・ドレイン電極２８・・・
薄膜トランジスタ、２９・・・アレイ基板３１・・・共
通電極、 ３２・・・対向基板３５・・・液晶、
４０・・・行選択線４４・・・列選択線 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第 図 （八） Ｃｂ）
第２図は請求項１記載の発明の一実施例を示す平面図、
第３図は請求項１記載の発明の一実施例を示す概略図、
第４図は従来のアクティ、ブマトリックス型液晶表示素
子を示す概略図である。 ２０．３０・・・絶縁基板、２１・・・ゲート電極２２
・・・容量形成用電極、２３・・・ゲート絶縁膜２４・
・・半導体膜、 ２５・・・画素電極２６・・・
ソース電極、 ２７・・・ドレイン電極２８・・・
薄膜トランジスタ、２９・・・アレイ基板３１・・・共
通電極、 ３２・・・対向基板３５・・・液晶、
４０・・・行選択線４４・・・列選択線 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第 図 （八） Ｃｂ）
Claims (2)
- （１）絶縁基板上でゲート電極、ゲート絶縁膜、半導体
膜、ソース電極及びドレイン電極から構成される薄膜ト
ランジスタを、前記ゲート電極と一体の行選択線及び前
記ドレイン電極と一体の列選択線の交点付近に配置して
マトリックス状にし、且つ前記薄膜トランジスタの前記
ソース電極に画素電極を接続してなるアレイ基板と、絶
縁基板上に共通電極を形成してなる対向基板との間に液
晶を挟持してなるアクティブマトリックス型液晶表示素
子において、前記アレイ基板上には前記画素電極の外周
部に沿う形状で且つ前記画素電極と前記ゲート絶縁膜及
び前記半導体膜を介して対向する容量形成用電極が設け
られ、前記ソース電極と前記画素電極の接続部に対向す
る前記半導体膜は一部切断されていることを特徴とする
アクティブマトリックス型液晶表示素子。 - （２）絶縁基板上でゲート電極、ゲート絶縁膜、半導体
膜、ソース電極及びドレイン電極から構成される薄膜ト
ランジスタを、前記ゲート電極と一体の行選択線及び前
記ドレイン電極と一体の列選択線の交点付近に配置して
マトリックス状にし、且つ前記薄膜トランジスタの前記
ソース電極に画素電極を接続してなるアレイ基板と、絶
縁基板上に共通電極を形成してなる対向基板との間に液
晶を挟持してなるアクティブマトリックス型液晶表示素
子において、前記アレイ基板上には前記画素電極の外周
部に沿う形状で且つ前記画素電極と前記ゲート絶縁膜及
び前記半導体膜を介して対向する容量形成用電極が設け
られ、前記ソース電極は前記容量形成用電極で囲まれた
領域内と対向する前記画素電極にまで延在されているこ
とを特徴とするアクティブマトリックス型液晶表示素子
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9880589A JP2845487B2 (ja) | 1989-04-20 | 1989-04-20 | アクティブマトリックス型液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9880589A JP2845487B2 (ja) | 1989-04-20 | 1989-04-20 | アクティブマトリックス型液晶表示素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02278231A true JPH02278231A (ja) | 1990-11-14 |
| JP2845487B2 JP2845487B2 (ja) | 1999-01-13 |
Family
ID=14229557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9880589A Expired - Lifetime JP2845487B2 (ja) | 1989-04-20 | 1989-04-20 | アクティブマトリックス型液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845487B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5517341A (en) * | 1992-06-01 | 1996-05-14 | Samsung Electronics Co., Ltd. | Liquid crystal display with TFT and capacitor electrodes with redundant connection |
| US5767926A (en) * | 1993-03-04 | 1998-06-16 | Samsung Electronics Co., Ltd. | Liquid crystal display and a method for manufacturing the same |
| DE4219665B4 (de) * | 1991-09-05 | 2004-01-08 | Samsung Electronics Co., Ltd., Suwon | Flüssigkristallanzeige |
-
1989
- 1989-04-20 JP JP9880589A patent/JP2845487B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4219665B4 (de) * | 1991-09-05 | 2004-01-08 | Samsung Electronics Co., Ltd., Suwon | Flüssigkristallanzeige |
| US5517341A (en) * | 1992-06-01 | 1996-05-14 | Samsung Electronics Co., Ltd. | Liquid crystal display with TFT and capacitor electrodes with redundant connection |
| US5686977A (en) * | 1992-06-01 | 1997-11-11 | Samsung Electronics Co., Ltd. | Liquid crystal display and a manufacturing method thereof |
| US5696566A (en) * | 1992-06-01 | 1997-12-09 | Samsung Electronics Co., Ltd. | Liquid crystal display and a manufacturing method thereof |
| US5847780A (en) * | 1992-06-01 | 1998-12-08 | Samsung Electronics Co., Ltd. | Liquid crystal display and a manufacturing method thereof |
| US5767926A (en) * | 1993-03-04 | 1998-06-16 | Samsung Electronics Co., Ltd. | Liquid crystal display and a method for manufacturing the same |
| US5995175A (en) * | 1993-03-04 | 1999-11-30 | Samsung Electronics Co., Ltd. | Liquid crystal display and a method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2845487B2 (ja) | 1999-01-13 |
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