JPH02278341A - 割込制御回路 - Google Patents
割込制御回路Info
- Publication number
- JPH02278341A JPH02278341A JP10041389A JP10041389A JPH02278341A JP H02278341 A JPH02278341 A JP H02278341A JP 10041389 A JP10041389 A JP 10041389A JP 10041389 A JP10041389 A JP 10041389A JP H02278341 A JPH02278341 A JP H02278341A
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- JP
- Japan
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- 238000012544 monitoring process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000003708 edge detection Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は割込制御回路割込制御回路に関する。
従来の割込制御回路について図面を参照して詳細に説明
する。
する。
第３図は従来の割込制御回路の一例を示すブロック図で
ある。
ある。
割込要求信号１１は通常複数本存在し、各々に装置等が
接続されており、各装置からの割込要求は割込要求レジ
スタ１０に記憶される。
接続されており、各装置からの割込要求は割込要求レジ
スタ１０に記憶される。
複数の割込要求が発生した場合、優先決定ロジック９が
イニシャライズ時に各々のビットに与えられた優先度を
判断し、かつ割込マスクレジスタ１４に記憶されている
マスクビット情報にもとづいて、どのビットを最優先に
処理するかを決定する。
イニシャライズ時に各々のビットに与えられた優先度を
判断し、かつ割込マスクレジスタ１４に記憶されている
マスクビット情報にもとづいて、どのビットを最優先に
処理するかを決定する。
マイクロプロセッサ１０１に対する割込要求は、コント
ロールロジック１０４を経由して、割込信号１０９によ
って通知される。
ロールロジック１０４を経由して、割込信号１０９によ
って通知される。
マイクロプロセッサ１０１は、割込を受は付けて良いと
判断すると、割込アクノリッジ信号１０８を割込制御回
路１００に出力する。
判断すると、割込アクノリッジ信号１０８を割込制御回
路１００に出力する。
割込アクノリッジ信号１０８を受は取ると、割込制御回
路１００はデータバスバッファ１０３よりデータバス１
１２を経由して、その時点で最も優先度の高い割込ルー
チンアドレスを出力し、マイクロプロセッサ１０１に通
知する。
路１００はデータバスバッファ１０３よりデータバス１
１２を経由して、その時点で最も優先度の高い割込ルー
チンアドレスを出力し、マイクロプロセッサ１０１に通
知する。
第４図は第３図に示す割込要求レジスタの１ビット分を
示す回路図である。
示す回路図である。
割込要求入力部の１ビット分で割込要求信号】１は、そ
の立上りをエツジ検出回路１１８で検出し、割込要求レ
ジスタ１０にラッチされ、コントロールロジック１０４
に通知される。
の立上りをエツジ検出回路１１８で検出し、割込要求レ
ジスタ１０にラッチされ、コントロールロジック１０４
に通知される。
第５図は第３図に示す割込制御回路の動作を説明するた
めのタイムチャートである。
めのタイムチャートである。
上述した従来の割込制御回路は、優先順位の高い割込要
求から処理するようになっているので、もし優先順位の
高い割込要求が常に連続して入力されると、それよりも
優先順位の低い割込要求はいつまでも処理されないとい
う欠点があった。
求から処理するようになっているので、もし優先順位の
高い割込要求が常に連続して入力されると、それよりも
優先順位の低い割込要求はいつまでも処理されないとい
う欠点があった。
本発明の割込制御回路は、割込要求信号パルスをカウン
トするカウンタと、内部バスから書込み可能なレジスタ
と、前記カウンタと前記レジスタの内容を比較して一致
している場合に一致信号を出力するコンパレータと、前
記一致信号を保持するラッチとを含んで構成される。
トするカウンタと、内部バスから書込み可能なレジスタ
と、前記カウンタと前記レジスタの内容を比較して一致
している場合に一致信号を出力するコンパレータと、前
記一致信号を保持するラッチとを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
カウンタ１は、割込要求信号１１をカウントし、ゼロク
リア可能である。
リア可能である。
レジスタ２は、内部バス３から書込み可能となっている
。
。
コンパレータ４は、カウンタ１とレジスタ２の内容を比
較し、両者が一致した場合論理“１°′を出力し、ｉ
ＮＴＡに制御されたトランスファ１２を経由してラッチ
６に入力される。
較し、両者が一致した場合論理“１°′を出力し、ｉ
ＮＴＡに制御されたトランスファ１２を経由してラッチ
６に入力される。
制御信号線７はカウンタ１のゼロクリア信号と論理積が
とられ、制御信号線７′ は割込要求レジスタ１０の出
力線８と論理積がとられており（ｉＲｎを除く）、優先
決定ロジック９に入力される。
とられ、制御信号線７′ は割込要求レジスタ１０の出
力線８と論理積がとられており（ｉＲｎを除く）、優先
決定ロジック９に入力される。
次に、動作について説明する。
割込要求信号１１のうち、ｉＲＯが最高優先度、ｉＲｌ
、ｉＲ２と順次低次の優先度が割当てられ、ｉＲｎを
最低優先度を有するものとする。
、ｉＲ２と順次低次の優先度が割当てられ、ｉＲｎを
最低優先度を有するものとする。
イニシャライズ時に内部バス３よりレジスタ２に値”ｍ
” （ｍ≠０）が設定され、カウンタ１はゼロクリアさ
れる。
” （ｍ≠０）が設定され、カウンタ１はゼロクリアさ
れる。
カウンタ１は、割込要求信号線ｉＲｎに接続されており
、割込要求信号線ｉＲｎに入力される信号パルスをカウ
ントする。
、割込要求信号線ｉＲｎに入力される信号パルスをカウ
ントする。
カウンタ１とレジスタ２の内容は、コンパレータ４に入
力され、比較され、両者の内容が一致すると一致信号線
５に論理” １ ”を出力する。
力され、比較され、両者の内容が一致すると一致信号線
５に論理” １ ”を出力する。
すると１回目のｉ ＮＴＡが、論理″０″の時間にその
データはラッチ６に保持され、かつ制御信号線７はカウ
ンタ１をゼロクリア、かつ制御信号線７′ はｉＲＯか
ら１Ｒ０−１の割込要求レジスタ１０の出力を、すべて
マスクしてしまう。
データはラッチ６に保持され、かつ制御信号線７はカウ
ンタ１をゼロクリア、かつ制御信号線７′ はｉＲＯか
ら１Ｒ０−１の割込要求レジスタ１０の出力を、すべて
マスクしてしまう。
したがって、その時点でｉＲｎは最高優先度となり、割
込処理は始まる。
込処理は始まる。
２回目のｉ ＲＴＡが入力されたときは、すでにコンパ
レータ４は不一致を検出し、一致信号線５に論理“０″
が出力されており、ｉＲｏから１Ｒａ−１の割込要求マ
スクは解除されており、ｉＲｎの割込処理ルーチンが終
了時点で通常の優先順位に復帰している。
レータ４は不一致を検出し、一致信号線５に論理“０″
が出力されており、ｉＲｏから１Ｒａ−１の割込要求マ
スクは解除されており、ｉＲｎの割込処理ルーチンが終
了時点で通常の優先順位に復帰している。
以上の動作を繰返すことにより、割込処理要求を制御す
る。
る。
第２図は本発明の第２の実施例を示すブロック図である
。
。
コンパレータ４．一致信号線５，１ＮＴＡに制御された
トランスファ１２．ラッチ６、制御信号線７，７ まで
は第１の実施例と同様である。
トランスファ１２．ラッチ６、制御信号線７，７ まで
は第１の実施例と同様である。
割込マスクレジスタ１４は、従来例で説明したもので１
割込マスクレジスタ１３を追加し、割込マスクレジスタ
１３．１４の制御情報を制御信号線７．７ によってマ
ルチプレクサ１５で切換える。
割込マスクレジスタ１３を追加し、割込マスクレジスタ
１３．１４の制御情報を制御信号線７．７ によってマ
ルチプレクサ１５で切換える。
この実施例では、割込マスクレジスタ１３を追加するこ
とによって、ソフトウェアで自由に優先度を変更できる
。
とによって、ソフトウェアで自由に優先度を変更できる
。
本発明の割込制御回路は、割込要求信号のパルス数をモ
ニタリングすることにより、自動的に優先度の低い割込
要求を処理し、再度優先順位の高いものから処理するよ
う復帰できるという効果がある。
ニタリングすることにより、自動的に優先度の低い割込
要求を処理し、再度優先順位の高いものから処理するよ
う復帰できるという効果がある。
・・・割込要求信号。
Claims (1)
- 割込要求信号パルスをカウントするカウンタと、内部バ
スから書込み可能なレジスタと、前記カウンタと前記レ
ジスタの内容を比較して一致している場合に一致信号を
出力するコンパレータと、前記一致信号を保持するラッ
チとを含むことを特徴とする割込制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100413A JP2844656B2 (ja) | 1989-04-19 | 1989-04-19 | 割込制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100413A JP2844656B2 (ja) | 1989-04-19 | 1989-04-19 | 割込制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02278341A true JPH02278341A (ja) | 1990-11-14 |
| JP2844656B2 JP2844656B2 (ja) | 1999-01-06 |
Family
ID=14273297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1100413A Expired - Lifetime JP2844656B2 (ja) | 1989-04-19 | 1989-04-19 | 割込制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2844656B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55103657A (en) * | 1979-02-05 | 1980-08-08 | Hitachi Ltd | Priority circuit |
| JPS5739441A (en) * | 1980-08-19 | 1982-03-04 | Nec Corp | Interruption priority deciding system |
| JPS6073747A (ja) * | 1983-09-29 | 1985-04-25 | Fujitsu Ltd | 情報処理装置 |
| JPS633341A (ja) * | 1986-06-23 | 1988-01-08 | Matsushita Electric Ind Co Ltd | 優先制御処理方法 |
| JPS63211438A (ja) * | 1987-02-27 | 1988-09-02 | Nec Corp | 割込み制御回路 |
-
1989
- 1989-04-19 JP JP1100413A patent/JP2844656B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55103657A (en) * | 1979-02-05 | 1980-08-08 | Hitachi Ltd | Priority circuit |
| JPS5739441A (en) * | 1980-08-19 | 1982-03-04 | Nec Corp | Interruption priority deciding system |
| JPS6073747A (ja) * | 1983-09-29 | 1985-04-25 | Fujitsu Ltd | 情報処理装置 |
| JPS633341A (ja) * | 1986-06-23 | 1988-01-08 | Matsushita Electric Ind Co Ltd | 優先制御処理方法 |
| JPS63211438A (ja) * | 1987-02-27 | 1988-09-02 | Nec Corp | 割込み制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2844656B2 (ja) | 1999-01-06 |
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