JPH02278454A - データ転送タイミング制御方式 - Google Patents
データ転送タイミング制御方式Info
- Publication number
- JPH02278454A JPH02278454A JP10132289A JP10132289A JPH02278454A JP H02278454 A JPH02278454 A JP H02278454A JP 10132289 A JP10132289 A JP 10132289A JP 10132289 A JP10132289 A JP 10132289A JP H02278454 A JPH02278454 A JP H02278454A
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- JP
- Japan
- Prior art keywords
- data transfer
- memory
- memory module
- speed
- storage device
- Prior art date
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ転送タイミング制御方式に関し、特にメ
モリモジュールが使用しているメモリのスピードの情報
を持っており、その情報によりデータ転送タイミングを
決め、記憶装置内部の制御とバスを介して相手プロセッ
サへデータ転送タイミングを伝えるデータ転送タイミン
グ制御方式に関する。
モリモジュールが使用しているメモリのスピードの情報
を持っており、その情報によりデータ転送タイミングを
決め、記憶装置内部の制御とバスを介して相手プロセッ
サへデータ転送タイミングを伝えるデータ転送タイミン
グ制御方式に関する。
従来、この種のデータ転送タイミング制御方式はリフレ
ッシュにより転送タイミングが遅れる以外、一定のタイ
ミングでデータ転送が行われていた。
ッシュにより転送タイミングが遅れる以外、一定のタイ
ミングでデータ転送が行われていた。
上述した従来のデータ転送タイミング制御方式は、リフ
レッシュにより転送タイミングが遅れる以外、一定のタ
イミングでデータ転送が行われているので、メモリモジ
ュールに使用するメモリチップが高速化されても記憶装
置の高速化は容易に実現できないという欠点がある。
レッシュにより転送タイミングが遅れる以外、一定のタ
イミングでデータ転送が行われているので、メモリモジ
ュールに使用するメモリチップが高速化されても記憶装
置の高速化は容易に実現できないという欠点がある。
本発明の目的は前記課題を解決したデータ転送タイミン
グ制御方式を提供することにある。
グ制御方式を提供することにある。
前記目的を達成するため、本発明に係るデータ転送タイ
ミング制御方式は、バスのデータ転送タイミングを記憶
装置が制御するシステムの記憶装置において、使用して
いるメモリのスピードを伝える伝達手段を有するメモリ
モジュールと、前記メモリモジュールの伝達手段よりデ
ータ転送のタイミングを決め、記憶装置内部の制卸とバ
スへデータ転送タイミングを伝える伝達手段を有する主
制御回路と、前記主制御回路からの制御により前記メモ
リモジュールの制御をするメモリモジュール制御回路と
、前記主制御回路からの制御によりバスと前記メモリモ
ジュール間のデータの制御をするデータ制御回路とを有
するものである。
ミング制御方式は、バスのデータ転送タイミングを記憶
装置が制御するシステムの記憶装置において、使用して
いるメモリのスピードを伝える伝達手段を有するメモリ
モジュールと、前記メモリモジュールの伝達手段よりデ
ータ転送のタイミングを決め、記憶装置内部の制卸とバ
スへデータ転送タイミングを伝える伝達手段を有する主
制御回路と、前記主制御回路からの制御により前記メモ
リモジュールの制御をするメモリモジュール制御回路と
、前記主制御回路からの制御によりバスと前記メモリモ
ジュール間のデータの制御をするデータ制御回路とを有
するものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
図において、メモリモジュール４は使用しているメモリ
のスピードをメモリスピード伝達線１４へ出力する。主
制御回路１は、メモリスピード伝達線１４からの情報を
もとにデータ転送のタイミングを決め、バス１０よりプ
ロセッサからの命令があると（命令線は図示せず。）、
データ転送タイミングをデータ転送タイミング伝達線１
１を通してバス１Ｇへ出力すると同時にデータ制御基本
信号を制御線１３へ出力し、メモリモジュール制御基本
信号を制御線１６へ出力する。メモリモジュール制御回
路２は、制御線１６からの情報をもとに、メモリモジュ
ール制御信号を制御ｆｉ１７へ出力する。メモリモジュ
ール４は制御線１７の信号により、データ書き込みの場
合はデータ線１５からのデータを記憶し、データ読み出
しの場合は記憶しているデータをデータ線１５へ出力す
る。データ制御回路３は制御線１３からの情報をもとに
データ書き込みの場合はバス１０からの書き込みデータ
をデータ線１２を通して入力し、一定の処理をしてデー
タ線１５へ出力し、データ読み出しの場合はデータ線１
５がらメモリモジュール４の読み出しデータを入力し、
一定の処理をしてデータ線１２を通してバス１０へ出力
する。
のスピードをメモリスピード伝達線１４へ出力する。主
制御回路１は、メモリスピード伝達線１４からの情報を
もとにデータ転送のタイミングを決め、バス１０よりプ
ロセッサからの命令があると（命令線は図示せず。）、
データ転送タイミングをデータ転送タイミング伝達線１
１を通してバス１Ｇへ出力すると同時にデータ制御基本
信号を制御線１３へ出力し、メモリモジュール制御基本
信号を制御線１６へ出力する。メモリモジュール制御回
路２は、制御線１６からの情報をもとに、メモリモジュ
ール制御信号を制御ｆｉ１７へ出力する。メモリモジュ
ール４は制御線１７の信号により、データ書き込みの場
合はデータ線１５からのデータを記憶し、データ読み出
しの場合は記憶しているデータをデータ線１５へ出力す
る。データ制御回路３は制御線１３からの情報をもとに
データ書き込みの場合はバス１０からの書き込みデータ
をデータ線１２を通して入力し、一定の処理をしてデー
タ線１５へ出力し、データ読み出しの場合はデータ線１
５がらメモリモジュール４の読み出しデータを入力し、
一定の処理をしてデータ線１２を通してバス１０へ出力
する。
以上説明したように本発明は使用しているメモリのスピ
ードを伝える伝達手段を有するメモリモジュールと、メ
モリモジュールの伝達手段よりデータ転送のタイミング
を決め、記憶装置内部の制御とバスへデータ転送タイミ
ングを伝える伝達手段を有する主制御回路と主制御回路
からの制御によりメモリモジュールの制御をするメモリ
モジュール制御回路と、主制御回路からの制御によりバ
スとメモリモジュール間のデータの制御をするデータ制
御回路とを備えることにより、高速なメモリチップを使
用したメモリモジュールを用いれば、記憶装置のデータ
転送能力を容易に向上でき、システムの高性能化が容易
に実現できる効果がある。
ードを伝える伝達手段を有するメモリモジュールと、メ
モリモジュールの伝達手段よりデータ転送のタイミング
を決め、記憶装置内部の制御とバスへデータ転送タイミ
ングを伝える伝達手段を有する主制御回路と主制御回路
からの制御によりメモリモジュールの制御をするメモリ
モジュール制御回路と、主制御回路からの制御によりバ
スとメモリモジュール間のデータの制御をするデータ制
御回路とを備えることにより、高速なメモリチップを使
用したメモリモジュールを用いれば、記憶装置のデータ
転送能力を容易に向上でき、システムの高性能化が容易
に実現できる効果がある。
第１図は本発明の一実施例を示すブロツク図である。
１・・・主制御回路
２・・・メモリモジュール制御回路
３・・・データ制御回路 ４・・・メモリモジュール
１０・・・バス １１・・・データ転送タイミング伝達線１２、１５・・
・データ線 １３．１６．１７・・・制御線１４・
・・メモリスピードＣ云達線 特許出即人 茨城日本電気株式会社
１０・・・バス １１・・・データ転送タイミング伝達線１２、１５・・
・データ線 １３．１６．１７・・・制御線１４・
・・メモリスピードＣ云達線 特許出即人 茨城日本電気株式会社
Claims (1)
- （１）バスのデータ転送タイミングを記憶装置が制御す
るシステムの記憶装置において、使用しているメモリの
スピードを伝える伝達手段を有するメモリモジュールと
、前記メモリモジュールの伝達手段よりデータ転送のタ
イミングを決め、記憶装置内部の制御とバスへデータ転
送タイミングを伝える伝達手段を有する主制御回路と、
前記主制御回路からの制御により前記メモリモジュール
の制御をするメモリモジュール制御回路と、前記主制御
回路からの制御によりバスと前記メモリモジュール間の
データの制御をするデータ制御回路とを有することを特
徴とするデータ転送タイミング制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132289A JPH02278454A (ja) | 1989-04-20 | 1989-04-20 | データ転送タイミング制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132289A JPH02278454A (ja) | 1989-04-20 | 1989-04-20 | データ転送タイミング制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02278454A true JPH02278454A (ja) | 1990-11-14 |
Family
ID=14297582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10132289A Pending JPH02278454A (ja) | 1989-04-20 | 1989-04-20 | データ転送タイミング制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02278454A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6462741A (en) * | 1987-09-02 | 1989-03-09 | Mitsubishi Electric Corp | Main storage device |
-
1989
- 1989-04-20 JP JP10132289A patent/JPH02278454A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6462741A (en) * | 1987-09-02 | 1989-03-09 | Mitsubishi Electric Corp | Main storage device |
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