JPH0227847B2 - - Google Patents
Info
- Publication number
- JPH0227847B2 JPH0227847B2 JP57068212A JP6821282A JPH0227847B2 JP H0227847 B2 JPH0227847 B2 JP H0227847B2 JP 57068212 A JP57068212 A JP 57068212A JP 6821282 A JP6821282 A JP 6821282A JP H0227847 B2 JPH0227847 B2 JP H0227847B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- waveform
- flop
- input
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明は論理回路装置の入力部分に使用され
る論理回路に関し、特に入力スイツチ等により発
生されるチヤタリング等のノイズ成分を含む入力
信号を波形整形するとともに微分信号を作るため
の論理回路に関するものである。
る論理回路に関し、特に入力スイツチ等により発
生されるチヤタリング等のノイズ成分を含む入力
信号を波形整形するとともに微分信号を作るため
の論理回路に関するものである。
第１図は、この発明の背景となる入力信号の波
形整形と微分とをするための論理回路の一例を示
すブロツク図であり、第２図はその波形図であ
る。
形整形と微分とをするための論理回路の一例を示
すブロツク図であり、第２図はその波形図であ
る。
まず、第１図を参照して、従来の波形成形と微
分をする論理回路について説明する。論理回路装
置の入力部分に入力装置としてスイツチ等を使用
する場合は、チヤタリング等のノイズ成分が入力
信号に含まれる。ノイズ成分は後続の論理回路を
誤動作させる原因となるため波形整形して除去す
る。さらに、整形された波形をもとにして微分波
形を作る。
分をする論理回路について説明する。論理回路装
置の入力部分に入力装置としてスイツチ等を使用
する場合は、チヤタリング等のノイズ成分が入力
信号に含まれる。ノイズ成分は後続の論理回路を
誤動作させる原因となるため波形整形して除去す
る。さらに、整形された波形をもとにして微分波
形を作る。
従来は、第１図に示すように入力信号ａと同期
信号ｂをＤ形フリツプフロツプ１に与えて波形整
形された信号ｃを得て、さらに波形整形された信
号ｃと同期信号ｄとをＤ形フリツプフロツプ２に
与え、信号ｃと逆相で遅延された信号ｅを作り、
波形整形された信号ｃとその逆相遅延信号ｅとを
ANDゲート３に与えることにより、入力信号ａ
の微分波形ｆを得ていた。
信号ｂをＤ形フリツプフロツプ１に与えて波形整
形された信号ｃを得て、さらに波形整形された信
号ｃと同期信号ｄとをＤ形フリツプフロツプ２に
与え、信号ｃと逆相で遅延された信号ｅを作り、
波形整形された信号ｃとその逆相遅延信号ｅとを
ANDゲート３に与えることにより、入力信号ａ
の微分波形ｆを得ていた。
しかしながら論理回路装置の入力部に多数の第
１図の回路を収容する場合、特に集積回路のチツ
プ上に上記回路を多数収容する場合、構成素子数
が多いためチツプ上の面積を大きく占有し、消費
電力の増加もまねくという欠点があつた。
１図の回路を収容する場合、特に集積回路のチツ
プ上に上記回路を多数収容する場合、構成素子数
が多いためチツプ上の面積を大きく占有し、消費
電力の増加もまねくという欠点があつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、Ｄ形フリツプフロ
ツプの代わりに、NANDゲート２ゲートから構
成されるRSフリツプフロツプを用いることによ
り、簡単な構成素子で実現することのできる論理
回路を提供することを目的としている。
去するためになされたもので、Ｄ形フリツプフロ
ツプの代わりに、NANDゲート２ゲートから構
成されるRSフリツプフロツプを用いることによ
り、簡単な構成素子で実現することのできる論理
回路を提供することを目的としている。
以下、この発明の一実施例を図について説明す
る。
る。
第３図は、この発明の一実施例による論理回路
のブロツク図であり、第４図は第３図の各部の波
形図である。
のブロツク図であり、第４図は第３図の各部の波
形図である。
第３図において、入力信号ａは同期信号ｂとと
もにＤ形フリツプフロツプ４に与えられ、波形整
形された信号ｃが作られる。波形整形された信号
ｃはNANDゲート５に入力される。NANDゲー
ト５とNANDゲート６とは、２ゲートでRSフリ
ツプフロツプ１０を構成し、NANDゲート６に
は同期信号ｄが入力される。NANDゲート５の
出力である信号ｇは波形整形された信号ｃに対し
て逆相で、信号ｃの立ち上りに対して信号ｇの立
ち下りは同期信号ｂと同期信号ｄとの時間差分だ
け遅延しているが、信号ｃの立ち下りに対して信
号ｇの立ち上りは同時であるという波形になつて
いる。信号ｃと信号ｇとをANDゲート７に入力
すると、入力信号ａの微分波形ｆが得られる。
もにＤ形フリツプフロツプ４に与えられ、波形整
形された信号ｃが作られる。波形整形された信号
ｃはNANDゲート５に入力される。NANDゲー
ト５とNANDゲート６とは、２ゲートでRSフリ
ツプフロツプ１０を構成し、NANDゲート６に
は同期信号ｄが入力される。NANDゲート５の
出力である信号ｇは波形整形された信号ｃに対し
て逆相で、信号ｃの立ち上りに対して信号ｇの立
ち下りは同期信号ｂと同期信号ｄとの時間差分だ
け遅延しているが、信号ｃの立ち下りに対して信
号ｇの立ち上りは同時であるという波形になつて
いる。信号ｃと信号ｇとをANDゲート７に入力
すると、入力信号ａの微分波形ｆが得られる。
以上のように、この発明によれば従来Ｄ形フリ
ツプフロツプが用いられていた微分回路を、
NANDゲート２ゲートから構成されるRSフリツ
プフロツプを用いることにより構成でき、通常、
Ｄ形フリツプフロツプはNANDゲート６ゲート
または７ゲートで構成されることが多いので、こ
の発明によれば微分回路の構成素子を大きく減少
させることが可能となる。
ツプフロツプが用いられていた微分回路を、
NANDゲート２ゲートから構成されるRSフリツ
プフロツプを用いることにより構成でき、通常、
Ｄ形フリツプフロツプはNANDゲート６ゲート
または７ゲートで構成されることが多いので、こ
の発明によれば微分回路の構成素子を大きく減少
させることが可能となる。
第１図はこの発明の背景となる波形整形・微分
回路の一例を示すブロツク図、第２図はその各部
の波形図、第３図はこの発明の一実施例による論
理回路のブロツク図、第４図はその各部の波形図
である。 ａ……入力信号、４……Ｄ形フリツプフロツ
プ、ｃ……波形整形された信号、ｄ……同期信
号、１０……RSフリツプフロツプ、ｇ……RSフ
リツプフロツプの出力、７……アンドゲート、ｆ
……微分波形。なお図中同一符号は同一又は相当
部分を示す。
回路の一例を示すブロツク図、第２図はその各部
の波形図、第３図はこの発明の一実施例による論
理回路のブロツク図、第４図はその各部の波形図
である。 ａ……入力信号、４……Ｄ形フリツプフロツ
プ、ｃ……波形整形された信号、ｄ……同期信
号、１０……RSフリツプフロツプ、ｇ……RSフ
リツプフロツプの出力、７……アンドゲート、ｆ
……微分波形。なお図中同一符号は同一又は相当
部分を示す。
Claims (1)
- １ 論理回路装置の入力部分に使用される波形整
形のための論理回路において、ノイズ成分を含む
入力信号を波形成形するＤ形フリツプフロツプ
と、このＤ形フリツプフロツプの出力と同期信号
とが入力されるRSフリツプフロツプと、両フリ
ツプフロツプの出力を２入力とし上記入力信号の
微分波形を出力するアンドゲートとを備えたこと
を特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57068212A JPS58184823A (ja) | 1982-04-21 | 1982-04-21 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57068212A JPS58184823A (ja) | 1982-04-21 | 1982-04-21 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58184823A JPS58184823A (ja) | 1983-10-28 |
| JPH0227847B2 true JPH0227847B2 (ja) | 1990-06-20 |
Family
ID=13367256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57068212A Granted JPS58184823A (ja) | 1982-04-21 | 1982-04-21 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184823A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04135043U (ja) * | 1991-06-07 | 1992-12-16 | 山形日本電気株式会社 | 信号受信回路 |
-
1982
- 1982-04-21 JP JP57068212A patent/JPS58184823A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58184823A (ja) | 1983-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900005264A (ko) | 클럭신호스위칭회로와 그 스위칭방법 | |
| JPS58184823A (ja) | 論理回路 | |
| JPS6072037U (ja) | シユミツト回路 | |
| JPS5934188Y2 (ja) | 信号入力回路 | |
| JPS6363215A (ja) | チヤタリング除去装置 | |
| KR930005934Y1 (ko) | D-플립플롭 | |
| KR940006928Y1 (ko) | 임의의 초기값을 갖는 카운터회로 | |
| JPH0437215A (ja) | 微分パルス作成回路 | |
| JPH0251298B2 (ja) | ||
| JPH0691441B2 (ja) | 入力同期化回路 | |
| JPS5956845U (ja) | カウンタ回路 | |
| JPS6181221U (ja) | ||
| JPS5491040A (en) | Flip-flop circuit | |
| JPS60127033U (ja) | 論理回路の出力回路 | |
| JPH0154886B2 (ja) | ||
| JPS5893037U (ja) | スイツチ回路 | |
| JPH05315944A (ja) | カウンタ回路 | |
| JPS60111126U (ja) | リセツト付遅延回路 | |
| JPS6059186U (ja) | １秒タイマ | |
| SWEETON | The complete verification of digital system component designs[Ph. D. Thesis] | |
| JPS6284231U (ja) | ||
| JPS59192741U (ja) | Ｃｍｉ符号クロツク抽出回路 | |
| JPH04150413A (ja) | １／ｎ↓＋↓１分周回路 | |
| JPS59166546U (ja) | リセツト形スクランブル回路 | |
| JPS60134328U (ja) | バイナリカウンタ |