JPH0227885B2 - - Google Patents
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- JPH0227885B2 JPH0227885B2 JP58117776A JP11777683A JPH0227885B2 JP H0227885 B2 JPH0227885 B2 JP H0227885B2 JP 58117776 A JP58117776 A JP 58117776A JP 11777683 A JP11777683 A JP 11777683A JP H0227885 B2 JPH0227885 B2 JP H0227885B2
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【発明の詳細な説明】
〔発明の技術分野〕
本発明は、デイジタル保護継電装置、特に主保
護とともに後備保護等を目的として多量の自電気
所電気量を入力するデイジタル保護継電装置に関
するものである。 〔発明の技術的背景〕 マイクロコンピユータを応用した保護継電器、
即ち、デイジタルリレーを使用したデイジタル形
保護継電装置は、デイジタルリレーの有する優れ
た特徴を生かし、実用化が始まつている。デイジ
タルリレーの特徴の１つに多数のリレー要素を収
納できる点がある。この特徴を生かし後備保護を
も可能なデイジタル形保護継電装置の従来構成を
第１図に示す。なお、以下の説明では簡単のため
に単相にて説明する。第１図は、例えば「昭和57
年電気学会全国大会、講演論文集No.979、デイジ
タル形故障継続検出装置の実用化」にて開示され
ている多量の電力量を入力する保護装置を有した
構成を示す。 第１図に示されるデイジタル形保護継電装置
は、主保護のための第１の装置１と後備保護のた
めの第２の装置１９から構成されており、第２の
装置１９はｎ回線の送電線２1，２2…２ｎからの
電流を変流器３及びケーブル４により入力し、電
圧は母線５に接続された計器用変圧器６及びケー
ブル７から入力される。第２の装置１９において
ケーブル４及び７は夫々ケーブル端子８まで布設
され、その後、盤内ケーブル９が補助変成器１０
まで布設される。そして補助変成器１０は盤内ケ
ーブル９から入力する電流及び電圧を適当な信号
レベルに変換した出力Ｓ１1，Ｓ１2，…Ｓ１ｎを
アナログ／デイジタル変換回路（以下Ａ／Ｄと言
う）１１に出力する。このＡ／Ｄ１１は制御回路
１２から出力されるサンプリング信号Ｓ９及び切
換信号Ｓ１０を入力し、サンプリング信号Ｓ９を
入力したとき全入力を同時サンプリングし、次に
切換信号Ｓ１０を入力することで、前記サンプリ
ングした全入力を順次デイジタル信号に変換し、
データ信号Ｓ１１を演算処理部１５（以下CPU
と言う）に出力する。CPU１５は切換信号Ｓ１
０とデータ信号Ｓ１１とを入力とし、切換信号Ｓ
１０によりデータ信号Ｓ１１の入力の種類を判別
し、CPU１５内の所定個所にデータ信号Ｓ１１
を記憶する。そして、この記憶した送電線２1，
２2…２ｎの電流値と母線５の電圧値とを用いて
送電線２1，２2…２ｎの保護演算を行なう。 この保護演算における保護方式としては、例え
ば短絡保護用としては距離継電方式を、また地絡
保護用としては地絡方向継電方式を用いる。
CPU１５は送電線２1，２2，…２ｎの故障を検出
すると、各しや断器に対してトリツプ指令Ｓ２1，
Ｓ２2，…Ｓ２ｎを出力する。 一方、第１の装置１1，１2，…１ｎは夫々送電
線２1と２2、２3と２4、…２n-1と２ｎとの主保護
用保護装置であり、装置の構成は入力量が異なる
だけで第２の装置１９と同じ構成である。そして
保護方式としては、例えば回線選択継電方式が用
いられ、２回線単位の保護を行なう。 〔背景技術の問題点〕 上記構成において第２の装置１９のCPU１５
は１台の装置でｎ回線の保護を行なうことができ
るので、故障を判定する回路を大幅に小形化する
ことができる反面、以下の問題がある。 第１に、送電線のｎ回線分の電流を入力する必
要があるため、少なくともｎ本の電流用ケーブル
を引回して取込まねばならない。この多量のケー
ブルの引回しは、盤の小形化によるスペースの縮
小にも拘らず、依然としてケーブルピツト等のス
ペース上で問題がある。 第２に、盤内配線の煩雑さの問題がある。 即ち、多数のケーブルがケーブルピツトから盤
に立上つてケーブル端子に接続され、かつ、この
端子に盤内ケーブルが接続されるため、盤裏面の
配線が極めて多量となつて、配線作業上大きな問
題となる。 第３に、入力回路の回路数の問題がある。即
ち、補助変成器１０及びＡ／Ｄ１１内のフイルタ
回路及びサンプルホールド回路（図示せず）は、
電流入力に関して見ると回線数×相数に等しく、
したがつてこの数の回路を設ける必要がある。し
たがつて、これらの回路は入力数に比例して増加
することになり、デイジタルリレーを用いて多回
線処理する場合、装置の縮少上での大きな妨げと
なつている。 〔発明の目的〕 本発明は上記問題点を解決することを目的とし
てなされたものであり、電気所内の布設ケーブル
用スペースを減少すると共に、多量の自電気所電
気量を入力する保護装置の入力回路を小形化した
デイジタル保護継電装置を提供することを目的と
している。 〔発明の概要〕 本発明では各送電線から第１の装置へ取込んだ
多数の電気量をアナログ／デイジタル変換し、こ
の変換されたデイジタルデータをデイジタル伝送
によつて第２の装置へ伝送することにより、入力
回路の小形化及び配線の省略を図ろうとするもの
である。 〔発明の実施例〕 以下図面を参照して実施例を説明する。第２図
は本発明によるデイジタル保護継電装置の一実施
例構成図であり、系統構成を４回線としたもので
ある。 第２図において、２０は第１図の１９に対応し
た第２の装置であつて、送電線２1〜２4の後備保
護を行なう。２１1及び２１2は第１図の１に対応
した第１の装置であつて、送電線２1と２2及び２
３と２4との各主保護用演算をCPU１５Ｂにて行な
う。なお、第１の装置２１1，２１2及び第２の装
置２０の保護方式は第１図と同じである。 第１の装置２１1の構成において第１図の第１
の装置１1〜１ｎとの相違は、第１のパラレル／
シリアル変換回路（以下Ｐ／Ｓ回路と言う）２２
Ａと第２のＰ／Ｓ回路２２Ｂが付加されたのみで
ある。 第１のＰ／Ｓ回路２２Ａは、制御回路１００か
ら出力される書込信号Ｓ１２、クロツク信号Ｓ１
３1及び切換信号Ｓ１０を入力とし、書込信号Ｓ
１２の入力時の切換信号Ｓ１０を保時し、パラレ
ル信号である前記切換信号Ｓ１０をクロツク信号
Ｓ１３1に同期してシリアル信号に変換し、第２
の装置２０に対して出力Ｓ１４A1を出力する。
第２のＰ／Ｓ回路２２Ｂは、書込信号Ｓ１２、ク
ロツク信号Ｓ１３1及びデータ信号Ｓ１１を入力
とし、書込信号Ｓ１２の入力時のデータ信号Ｓ１
１を保持し、クロツク信号Ｓ１３1に同期してパ
ラレル信号であるデータ信号Ｓ１１をシリアル信
号に変換し第２の装置２０に対して出力Ｓ１４
B1を出力する。 第１の装置２１2の構成は第１の装置２１1と全
く同じであり、第１のＰ／Ｓ回路２２Ａ及び第２
のＰ／Ｓ回路２２Ｂを有し、そして同一応動をし
て第２の装置２０に対して出力Ｓ１４A2及びＳ
１４B2を夫々出力する。したがつて第１の装置
２１1及び２１2からは第２の装置２０に対して、
夫々クロツク信号Ｓ１３1と出力Ｓ１４A1と出力
Ｓ１４B1、及びクロツク信号Ｓ１３2と出力Ｓ１
４A2と出力Ｓ１４B2とを出力する。 また、第２の装置２０の構成において第１図に
示される第２の装置１９と異なる点は、補助変成
器１０、Ａ／Ｄ１１及び制御回路１２がなく、以
下に述べる回路が追加されたことである。 即ち、第１のシリアル／パラレル変換回路（以
下Ｓ／Ｐ回路と言う）２３A1は、クロツク信号
Ｓ１３1を反転回路２４1により反転した出力Ｓ１
５1と出力Ｓ１４A1とを入力とし、クロツク信号
Ｓ１５1に同期して出力Ｓ１４A1をパラレル信号
に変換した出力Ｓ１６A1を出力する。同様に、
第２のＳ／Ｐ回路２３B1は、前記出力Ｓ１５1と
出力Ｓ１４B1とを入力として出力Ｓ１６B1を出
力する。又カウンタ２５1は前記出力Ｓ１５1を入
力としてそのパルス数をカウントし、これが所定
値になると書込信号Ｓ１７1をCPU１５Ｃに対し
て出力する。CPU１５Ｃは送電線２1と２2及び母
線５の電圧、電流データを同時サンプリングする
ことにより出力Ｓ１６B1として入力し、前記出
力Ｓ１６B1として順次シリアルに入力する電気
量の種類を、出力Ｓ１６A1から識別して取込む。
更に書込信号Ｓ１７1を入力することにより出力
Ｓ１６B1と出力Ｓ１６A1がパラレル信号として
入力可能であるか否かを判定する。 第３のＳ／Ｐ回路２３A2及び第４のＳ／Ｐ回
路２３B2は、夫々出力Ｓ１４A2及び出力Ｓ１４
B2とクロツク信号Ｓ１３2を反転回路２４2により
反転した出力Ｓ１５2とを入力し、出力Ｓ１６A2
及び出力Ｓ１６B2を出力する。また、カウンタ
回路２５2は出力Ｓ１５2を入力して書込信号Ｓ１
７2を出力する。そして、CPU１５Ｃは、送電線
２3と２4及び母線５の電圧、電流データの同時サ
ンプリングしたデータについて、出力Ｓ１６A2、
出力Ｓ１６B2及び出力Ｓ１７2を入力することに
より得ることができる。 第３図は動作説明のためのタイムチヤートであ
る。なお、第３図は第１の装置２１1から第２の
装置２０に転送されるデータに関する応動を示し
たものである。第３図において、一定周期T0で
発生するサンプリング信号Ｓ９は時刻t0で出力さ
れ、同時に第１番目の電気量を選択するための切
換信号Ｓ１０が出力される。そして、時刻t0から
第１番目の電気量に関しアナログ／デイジタル変
換が行なわれて、Ａ／Ｄ１１における変換遅れ時
間T1後の時刻t1にてデータ信号Ｓ１１は確立す
る。ここで書込信号Ｓ１２は前記したアナログ／
デイジタル変換による遅れ時間T1を見込み、時
刻t1より遅れた時刻t2からパルス幅T2の信号とし
て出力される。そして、この書込信号Ｓ１２によ
り第１のＰ／Ｓ回路２２Ａ及び第２のＰ／Ｓ回路
２２Ｂは、夫々切換信号Ｓ１０及びデータ信号Ｓ
１１を保持する。更に、制御回路１００は時刻t3
からクロツク信号Ｓ１３1の出力を開始する。こ
のクロツク信号Ｓ１３1は、周期T4で出力され、
そのパルス数は少なくともデータ信号Ｓ１１と切
換信号Ｓ１０とのビツト数の多い方と等しいかも
しくはそれ以上である。 そして、第１のＰ／Ｓ回路２２Ａ及び第２の
Ｐ／Ｓ回路２２Ｂは前記したクロツク信号Ｓ１３
１を入力することにより、このクロツク信号Ｓ１
３1の立上りに同期して、データ信号Ｓ１１及び
切換信号Ｓ１０の全ビツトをパラレル信号からシ
リアル信号に変換する。したがつて、時刻t3〜t4
の間では、出力Ｓ１４A1及び出力Ｓ１４B1には、
夫々切換信号Ｓ１０及びデータ信号Ｓ１１の第１
番目のビツト（一般には最下位ビツト）がデータ
として出力される。そして、次の時刻t4〜t5の間
では、同様に第２番目のビツト（最下位より２番
目のビツト）が出力される。なお、切換信号Ｓ１
０及びデータ信号Ｓ１１について、データビツト
長以上のクロツク信号Ｓ１３1に対する出力Ｓ１
４A1及び出力Ｓ１４B1は無意味であるが、この
処理は後述する。なお、第１及び第２のＰ／Ｓ回
路２２Ａ，２２Ｂにおけるパラレル／シリアル変
換は、時刻t9にて次の電気量に対する書込信号Ｓ
１２が出力されるまでに完了する。 一方、変換されたシリアルデータの出力Ｓ１４
A1及び出力Ｓ１４B1は、クロツク信号Ｓ１３1を
反転した出力Ｓ１５1の立上りでラツチされ、出
力Ｓ１５1の立上り毎に各ビツトが順次、出力Ｓ
１６A1及び出力Ｓ１６B1として出力される。そ
して、時刻t8における出力Ｓ１５1の立上りによ
り、切換信号Ｓ１０に等しい出力Ｓ１６A1とデ
ータ信号Ｓ１１に等しい出力Ｓ１６B1が得られ
る。そして出力Ｓ１５1はカウンタ回路２５1に入
力されて所定パルス数までカウントされ、それが
所定数になる時刻t7においてCPU１５Ｃは、「０」
となる出力Ｓ１７1を入力して出力Ｓ１６A1と出
力Ｓ１６B1が確立したことを知る。CPU１５Ｃ
は出力Ｓ１６A1及び出力Ｓ１６B1の各入力のう
ち、情報として必要なビツト数を予め知ることが
できるため、不要なビツトは無視した処理を行な
う。また出力Ｓ１７1は時刻t7において「０」と
なり、次の電気量に対する出力Ｓ１５1の最初の
立上り（時刻t10′）までこの状態を継続する。 そして、次の電気量に対しても前記したことと
全く同様な動作が行なわれる。即ち、時刻t0から
時間T5経過後の時刻t6において、切換信号Ｓ１０
が次の電気量を選択するように切換る。次いで時
刻t7においてＡ／Ｄ１１の出力であるデータ信号
Ｓ１１が確立し、その後の時刻t9にて書込信号Ｓ
１２が出力される。以下Ｐ／Ｓ変換及びＳ／Ｐ変
換については第１の電気量の場合と同様である。
このようにして、全リレー入力に対する１サンプ
リングデータが第２の装置２０に転送され、時刻
t11にて次のサンプリング信号S9が出力されて、
以後これらを繰返す。 なお、シリアルデータである出力Ｓ１４A1及
び出力Ｓ１４B1の１ビツトの時間幅（伝送スピ
ード）は、サンプリング周期1.66ｍｓ（50Hz系統
で600Hzサンプリング）、電気量数を10量、データ
のビツト長を12ビツトとすると、１量のアナロ
グ／デイジタル変換に占める時間（切換信号Ｓ１
０の保持時間T5）は100μs以上とることができ
る。この時間T5内に12ビツトのシリアル伝送を
行なうため、１ビツトの時間T4は5μs以上とする
ことができ、充分実用的な伝送スピードとなる。
また、第１の装置２１1 においてはCPU１５Ｂが
時刻t1にてデータを入力するのに対して、第２の
装置２０では時刻t7にてCPU１５Ｃがデータを入
力することになるが、この遅れは、たかだか時間
T5（上記例では100μs）であつて、実用上問題は
ない。 第４図はCPU１５Ｃの演算処理を説明するフ
ローチヤートである。なお、第４図は１サンプリ
ング分のデータ処理を示している。 先ず、ステツプ41においては第１の装置２１1
から出力Ｓ１６A1とＳ１６B1が読出し可能であ
るか否かを判定するために出力Ｓ１７1の有無を
判定する。この判定の結果「有」の時はステツプ
42へ移り、また「無」の時はステツプ43へ移る。
ステツプ42では電圧または電流データである出力
Ｓ１６B1を切換信号Ｓ１６A1の内容からその種
類を判定して所定の個所に記憶する。ステツプ
43、44は第１の装置２１2 からのデータを入力す
るための処理であり、前記したステツプ41及び42
の処理と全く同様である。即ち、ステツプ43にお
いては出力Ｓ１７2の有無を判定し、「有」の時は
ステツプ44へ移り、また「無」の時はステツプ45
へ移る。なお、ステツプ44は出力Ｓ１６B2を出
力Ｓ１６A2にしたがつて記憶し、ステツプ45は
第１の装置２１1 及び２１2 からの全電気量のデー
タの取込みが終了したか否かを判定し、終了して
いない時はステツプ41へ戻り、終了している時は
次のステツプ46へ移る。この判定方法は、例えば
出力Ｓ１６A1及び出力Ｓ１６A2が既知の変化を
することから、最終の各値になつたか否かを判定
する方法を用いることができる。ステツプ46は取
込まれた今回のサンプリングデータを用いた保護
演算処理であり、このステツプが終了すると、１
サンプリング分のデータ処理は完了する。 第５図は本発明によるデイジタル保護継電装置
の他の実施例であつて、第２図の構成における第
１の装置２１1 についてのみ示す。なお第１の装
置２１2 も全く同じ構成となるため図示していな
い。また第２の装置２０は第２図と全く同じ構成
である。 本実施例では第１の装置と第２の装置とが共用
する入力回路を２重化し、データ信号不良による
主保護と後備保護との共倒れを防止しようとする
ものである。 第５図において、第１の装置２６は補助変成器
１０及びＡ／Ｄ回路１１が夫々２重化され、各
Ａ／Ｄ１１から出力されるデータ信号Ｓ１１Ａ，
Ｓ１１ＢはCPU１５Ａに入力すると共に、選択
回路（以下MUXと言う）２７に入力される。そ
してCPU１５Ａは各データ信号Ｓ１１ＡとＳ１
１Ｂとを入力し、これらが正しく出力されている
か、即ち、補助変成器１０とＡ／Ｄ１１とが正常
であるか否かを判定する。この判定にはいくつか
の方法が公知であるが、例えば３相の各相電気量
から零相電気量を算出し、この値が常時は小さい
ことから、一定値以上になること（事故発生時）
が所定時間内であることを監視する方法、及びこ
の値と系統の零相電気量とを比較して同じである
ことを監視する方法、所定の電圧値をアナログ／
デイジタル変換してこの値をチエツクすることに
より、Ａ／Ｄ変換部を監視する方法、自動点検時
に既知の入力に対する出力Ｓ１１Ａ，Ｓ１１Ｂの
大きさを監視する方法等がある。この判定の結
果、常時使用するデータ信号Ｓ１１Ａが不良と判
定したとき、CPU１５ＡはMUX２７に対して切
換指令Ｓ１８を出力すると共に、CPU１５Ａは
他のデータ信号Ｓ１１Ｂを使用して保護演算を行
なう。即ち、MUX２７はデータ信号Ｓ１１Ａ及
びＳ１１Ｂと切換指令Ｓ１８とを夫々入力し、切
換指令Ｓ１８を入力しない限り、出力Ｓ１９とし
て出力Ｓ１１Ａを、また、切換指令Ｓ１８を入力
すると、他の出力Ｓ１１Ｂを出力する。そして、
出力Ｓ１９は第２のＰ／Ｓ回路２２Ｂに入力す
る。他の構成は第２図の第１の装置２１1 に同じ
である。 上記した実施例ではMUX２７によるデータ信
号の切換後、Ｐ／Ｓ回路２２Ｂに入力する構成と
したが、必ずＰ／Ｓ回路を２組もうけて、前記各
Ｐ／Ｓ回路には夫々データ出力Ｓ１１Ａ，Ｓ１１
Ｂを直接入力し、前記Ｐ／Ｓ回路の出力をMUX
に入力することにより切換信号に切換える構成と
してもよい。この構成であれば、Ｐ／Ｓ回路まで
２重化されて、より信頼性を高めることができ
る。 更に、制御回路１００も２重化してＡ／Ｄ１１
の制御を独立に行なえば、より高信頼度の構成と
することが可能である。 第６図は本発明によるデイジタル保護継電装置
の他の実施例である。 本実施例では２重化された入力回路からのデー
タ信号を個々の伝送手段を介して夫々後備保護用
の第２の装置へ伝送し、第２の装置内にある演算
手段によつて伝送されてきたデータ信号の良否を
判定することにより、主保護用の第１の装置と後
備保護用の第２の装置との共倒れを防止しようと
するものである。 第６図において、第１の装置２８1 は補助変成
器１０及びＡ／Ｄ１１が共に２重化され、Ａ／Ｄ
１１の出力であるデータ信号Ｓ１１Ａ，Ｓ１１Ｂ
はCPU１５Ｄに入力すると共に、夫々第２の
Ｐ／Ｓ回路２２Ｂ及び第３のＰ／Ｓ回路２２Ｃに
入力される。なお、CPU１５Ｄは前記第５図の
CPU１５Ａと同様に、データ信号Ｓ１１Ａ及び
Ｓ１１Ｂの良否を判定して主保護演算に使用す
る。また、第３のＰ／Ｓ回路２２Ｃは入力された
データ信号をシリアルデータに変換して出力Ｓ１
４C1を出力し、この変換方法は第２のＰ／Ｓ回
路２２Ｂと全く同じである。第１の装置２８1 に
関する他の構成は第２図に示される第１の装置２
１1に同じであり、また第１の装置２８2 は第１の
装置２８1 と全く同じである。そしてデータ信号
を転送するために２重化した出力Ｓ１４B2と出
力Ｓ１４C2、切換信号を転送するための出力Ｓ
１４A2、クロツク信号Ｓ１３2は、いずれも第２
の装置２９に出力するよう構成される。 第２の装置２９において、第５のＳ／Ｐ回路２
３C1及び第６のＳ／Ｐ回路２３C2は、夫々出力
Ｓ１４C1及び出力Ｓ１４C2と出力Ｓ１５1及び出
力Ｓ１５2とを入力してシリアル／パラレル変換
し、出力Ｓ１６C1及び出力Ｓ１６C2をCPU１５
Ｅに対して出力する。この変換は第１〜第４の
Ｓ／Ｐ回路２３A1，２３B1，２３A2，２３B2に
全く同じである。CPU１５Ｅは第１の装置２８1
からの転送データに関しては、出力Ｓ１６A1，
Ｓ１６B1，Ｓ１６C1及びＳ１７1を入力し、出力
Ｓ１７1があるとき、出力Ｓ１６B1と出力Ｓ１６
C1とを出力Ｓ１６C1の内容からその電気量の種
類を判定し記憶する。そして１５Ｅは、常時はこ
の記憶した一方の出力Ｓ１６B1を使用し、１５
Ｅによるデータ不良が判定されたときは他方の出
力Ｓ１６C1を使用して後備保護演算を行なう。
また、第１の装置２８2 からの転送データに関す
る処理も全く同じであり、常時は一方の出力Ｓ１
６B2を使用しデータ不良と判定されたときは、
他方の出力Ｓ１６C2を使用して後備保護演算を
行なう。 上記した実施例によれば第２図の実施例に比し
て信号伝送数が増加するため、回路構成及び伝送
ケーブルが増加することになるが、データ信号の
入力回路及び伝送系が２重化されているため、デ
ータ信号不良による第１及び第２の装置の共倒れ
を防止できる。更に、２重化したデータ信号の良
否を第１及び第２の装置で夫々個々に行なう構成
であるため、前記した共倒れの危険性が排除でき
る。 第７図は本発明によるデイジタル保護継電装置
の更に他の実施例である。 本実施例では主保護用の第１の装置が系統の電
流入力のみに応動し、後備保護用の第２の装置が
電圧、電流の各入力に基づいて応動する継電方式
を用いる場合が示される。即ち、超高圧系統の主
保護には電流差動継電方式や位相比較継電方式
等、系統の電流のみに応動する方式が用いられて
おり、これらの保護方式に対処しようとするもの
である。 第７図において、第１の装置３０1 ，３０2 から
第２の装置３１へのデータ信号は電流情報のみで
あり、電圧情報は第２の装置３１が独自にアナロ
グ／デイジタル変換して入力する構成を示す。そ
して第１の装置３０1 は送電線２1及び２2からの
電流入力のみを入力し、CPU１５Ｆにおいて前
記電流入力のみに応動する主保護演算を行ない、
サンプリング信号Ｓ９1を第２の装置３１へ出力
する。他の構成は第２図における第１の装置２１
１に同じであり、サンプリング信号Ｓ９1の作用も
サンプリング信号Ｓ９に同じである。第１の装置
３０2に関しても同様であつて、送電線２3及び２
４からの電流入力のみを入力し、サンプリング信
号Ｓ９2を第２の装置３１に出力する。 第２の装置３１において、各補助変成器１０
Ａ，１０Ｂは夫々計器用変圧器６から出力される
電圧を入力し、適当な信号レベルに変換してＡ／
Ｄ１１Ａ及び１１Ｂに出力する。同期回路３２Ａ
はサンプリング信号Ｓ９1を入力し、サンプリン
グ信号Ｓ９1を入力したとき、これに同期して多
相の電圧入力を順次Ａ／Ｄ変換するための切換信
号Ｓ１０ＡをＡ／Ｄ１１Ａ及びCPU１５Ｇに出
力する。全く同様に、同期回路３２Ｂはサンプリ
ング信号Ｓ９2を入力し、切換信号Ｓ１０Ｂを
Ａ／Ｄ１１Ｂ及びCPU１５Ｇに出力する。Ａ／
Ｄ１１Ａは補助変成器１０Ａの出力、サンプリン
グ信号Ｓ９1及び切換信号Ｓ１０Ａを入力し、第
１の装置３０1 のＡ／Ｄ１１と同一応動によりデ
ータ信号Ｓ１１1をCPU１５Ｇに出力する。同様
にしてＡ／Ｄ１１Ｂは補助変成器１０Ｂの出力、
サンプリング信号Ｓ９2及び切換信号Ｓ１０Ｂを
入力してデータ信号Ｓ１１2をCPU１５Ｇに出力
する。その他の構成は第２図に同じである。 要するにCPU１５Ｇは送電線２1及び２2の系統
電流情報を出力Ｓ１６B1と出力Ｓ１６A1とから
入力し、系統電圧情報を切換信号Ｓ１０Ａとデー
タ信号Ｓ１１1とから入力する。そして、この電
圧、電流の各情報は、共に同期してサンプリング
が行なわれるので、電圧と電流との位相が問題と
なる例えば距離リレーの如き保護演算にも適用で
きる。同様にして送電線２3及び２4の系統電流情
報に関しても、出力Ｓ１６B2及び出力Ｓ１６A2
とから入力する電圧に同期した電圧情報を、切換
信号Ｓ１０Ｂとデータ信号Ｓ１１2とから入力す
る。 なお、本実施例において、第１の装置３０1 ，
３０2と、第２の装置３１とは同一クロツク信号
Ｓ９1及びＳ９2を用いて両装置のサンプリングを
同時に行なうようにしているが、クロツク信号Ｓ
９1及びＳ９2の伝送遅れが問題になるような場合
には、第１の装置３０1 及び３０2 におけるＡ／Ｄ
１１のサンプリング時刻を伝送の遅れだけ補償す
る構成とすればよい。 上記各実施例では第１の装置から第２の装置へ
のデータの伝送において、データ信号、切換信号
及びクロツク信号の計３本の信号を伝送する方式
で説明したが、これに限定されるものでなく、例
えば特公昭56−35039号公報で開示されているサ
イクリツクデイジタル情報伝送方式を採用するこ
とも可能である。 なお、サイクリツクデイジタル情報伝送方式の
デイジタル形保護継電装置への適用については、
例えば「昭和52年電気学会東京大会、東京支部大
会論文集No.95.自動同期式PCM継電装置」で既に
開示されているが、この開示技術では、送電線の
両端の電流情報を伝送し合うための伝送手段
（PCM伝送）から規定される条件により上述の伝
送方式を採用している。 第８図は本発明によるデイジタル保護継電装置
の更に他の実施例であり、サイクリツクデイジタ
ル情報伝送方式を適用した場合について示す。 第８図において、第１の装置３３1 から第２の
装置３４へのデータの転送はパラレル／シリアル
制御回路（以下PSCと称す）３５を用いて行な
う。PSC３５はＡ／Ｄ１１からのデータ信号Ｓ１
１と制御回路１００からのサンプリング信号Ｓ９
とを入力し、毎サンプリング毎に第９図にて一例
を示すフレーム構成の伝送フオーマツトにて、シ
リアルデータの出力Ｓ２０1を出力する。この出
力Ｓ２０1はフレームの先頭を示すｎビツトの同
期ビツトと、ｍビツトのＰ個の電気量を示す情報
ビツトと、ｑビツトの検定符号ビツトとからな
り、情報ビツトにおける系統電気量の並びは一定
であり、検定符号ビツトは、例えばCRC検定符
号が用いられる。このフレームは各サンプリング
毎に出力されるので、伝送速度はこの点を考慮し
て決定されるが、フレームの全体ビツト長は、第
３図で説明したシリアルビツト長とほぼ同じであ
り、実用的なスピードとすることは可能である。
第１の装置３３1 の他の構成は第２図に示される
第１の装置２１1 と同じであり、第１の装置３３2
も３３1 と同じであつて出力Ｓ２０2を出力する。 第２の装置３４において、第１のシリアル／パ
ラレル制御回路（以下SPCと称す）３６1 は出力
Ｓ２０1を入力し、同期ビツトを検出してフレー
ムの先頭を検出し、検出符号ビツトと情報ビツト
から伝送信号の良否を判定する。この判定結果が
良のときは、ビツトパラレルの系統電気量のデー
タである出力Ｓ１６B1と、出力Ｓ１６B1の電気
量の種類を示す出力Ｓ１６A1と、書込信号Ｓ１
７1とをCPU１５Ｈへ出力する。また判定結果が
不良のときは、アラーム信号Ｓ２１1をCPU１５
Ｈへ出力する。第２のSPC３６2も全く同様に出
力Ｓ２０2を入力し、出力１６A2、出力１６B2、
書込信号Ｓ１７2及びアラーム信号Ｓ２１2をCPU
１５Ｈへ出力する。そしてCPU１５Ｈにおいて、
アラーム信号Ｓ２１1，Ｓ２１2を入力しないと
き、即ち、伝送データが正常なときの処理は、第
２図における第２の装置２０のCPU１５Ｃでの
処理と同じである。アラーム信号Ｓ２１1，Ｓ２
１2を入力したときは演算処理を中止し、アラー
ム信号Ｓ２２を出力する。このようにPSC及び
SPCを用いるために、多少複雑な制御を行なうこ
とになるが、伝送ケーブルを１本にできる。 上記した各実施例では第１の装置を主保護装
置、第２の装置を後備保護装置とした場合につい
て説明したが、これに限定されるものではなく、
例えばしや断器不動作対策等の目的で設置される
自端後備保護装置（ローカルバツクアツプ装置）
を第２の装置とし、主保護の後備保護装置を第１
の装置としてもよいことは明らかであり、第１の
装置は少なくとも系統電流を入力する装置であれ
ばよい。 また、被保護送電線について２回線を一括して
保護するシステム構成として説明したが、回線単
位の保護システム構成であつてもよいことは勿論
である。 〔発明の効果〕 以上説明した如く本発明によれば自電気所内の
多量の電気量をデイジタル符号のシリアルデータ
として入力する構成としたので、デイジタル形保
護継電装置の入力回路を小形化できると共に、電
気所内の布設ケーブル用スペースを減少すること
の可能なデイジタル保護継電装置を提供できる。
護とともに後備保護等を目的として多量の自電気
所電気量を入力するデイジタル保護継電装置に関
するものである。 〔発明の技術的背景〕 マイクロコンピユータを応用した保護継電器、
即ち、デイジタルリレーを使用したデイジタル形
保護継電装置は、デイジタルリレーの有する優れ
た特徴を生かし、実用化が始まつている。デイジ
タルリレーの特徴の１つに多数のリレー要素を収
納できる点がある。この特徴を生かし後備保護を
も可能なデイジタル形保護継電装置の従来構成を
第１図に示す。なお、以下の説明では簡単のため
に単相にて説明する。第１図は、例えば「昭和57
年電気学会全国大会、講演論文集No.979、デイジ
タル形故障継続検出装置の実用化」にて開示され
ている多量の電力量を入力する保護装置を有した
構成を示す。 第１図に示されるデイジタル形保護継電装置
は、主保護のための第１の装置１と後備保護のた
めの第２の装置１９から構成されており、第２の
装置１９はｎ回線の送電線２1，２2…２ｎからの
電流を変流器３及びケーブル４により入力し、電
圧は母線５に接続された計器用変圧器６及びケー
ブル７から入力される。第２の装置１９において
ケーブル４及び７は夫々ケーブル端子８まで布設
され、その後、盤内ケーブル９が補助変成器１０
まで布設される。そして補助変成器１０は盤内ケ
ーブル９から入力する電流及び電圧を適当な信号
レベルに変換した出力Ｓ１1，Ｓ１2，…Ｓ１ｎを
アナログ／デイジタル変換回路（以下Ａ／Ｄと言
う）１１に出力する。このＡ／Ｄ１１は制御回路
１２から出力されるサンプリング信号Ｓ９及び切
換信号Ｓ１０を入力し、サンプリング信号Ｓ９を
入力したとき全入力を同時サンプリングし、次に
切換信号Ｓ１０を入力することで、前記サンプリ
ングした全入力を順次デイジタル信号に変換し、
データ信号Ｓ１１を演算処理部１５（以下CPU
と言う）に出力する。CPU１５は切換信号Ｓ１
０とデータ信号Ｓ１１とを入力とし、切換信号Ｓ
１０によりデータ信号Ｓ１１の入力の種類を判別
し、CPU１５内の所定個所にデータ信号Ｓ１１
を記憶する。そして、この記憶した送電線２1，
２2…２ｎの電流値と母線５の電圧値とを用いて
送電線２1，２2…２ｎの保護演算を行なう。 この保護演算における保護方式としては、例え
ば短絡保護用としては距離継電方式を、また地絡
保護用としては地絡方向継電方式を用いる。
CPU１５は送電線２1，２2，…２ｎの故障を検出
すると、各しや断器に対してトリツプ指令Ｓ２1，
Ｓ２2，…Ｓ２ｎを出力する。 一方、第１の装置１1，１2，…１ｎは夫々送電
線２1と２2、２3と２4、…２n-1と２ｎとの主保護
用保護装置であり、装置の構成は入力量が異なる
だけで第２の装置１９と同じ構成である。そして
保護方式としては、例えば回線選択継電方式が用
いられ、２回線単位の保護を行なう。 〔背景技術の問題点〕 上記構成において第２の装置１９のCPU１５
は１台の装置でｎ回線の保護を行なうことができ
るので、故障を判定する回路を大幅に小形化する
ことができる反面、以下の問題がある。 第１に、送電線のｎ回線分の電流を入力する必
要があるため、少なくともｎ本の電流用ケーブル
を引回して取込まねばならない。この多量のケー
ブルの引回しは、盤の小形化によるスペースの縮
小にも拘らず、依然としてケーブルピツト等のス
ペース上で問題がある。 第２に、盤内配線の煩雑さの問題がある。 即ち、多数のケーブルがケーブルピツトから盤
に立上つてケーブル端子に接続され、かつ、この
端子に盤内ケーブルが接続されるため、盤裏面の
配線が極めて多量となつて、配線作業上大きな問
題となる。 第３に、入力回路の回路数の問題がある。即
ち、補助変成器１０及びＡ／Ｄ１１内のフイルタ
回路及びサンプルホールド回路（図示せず）は、
電流入力に関して見ると回線数×相数に等しく、
したがつてこの数の回路を設ける必要がある。し
たがつて、これらの回路は入力数に比例して増加
することになり、デイジタルリレーを用いて多回
線処理する場合、装置の縮少上での大きな妨げと
なつている。 〔発明の目的〕 本発明は上記問題点を解決することを目的とし
てなされたものであり、電気所内の布設ケーブル
用スペースを減少すると共に、多量の自電気所電
気量を入力する保護装置の入力回路を小形化した
デイジタル保護継電装置を提供することを目的と
している。 〔発明の概要〕 本発明では各送電線から第１の装置へ取込んだ
多数の電気量をアナログ／デイジタル変換し、こ
の変換されたデイジタルデータをデイジタル伝送
によつて第２の装置へ伝送することにより、入力
回路の小形化及び配線の省略を図ろうとするもの
である。 〔発明の実施例〕 以下図面を参照して実施例を説明する。第２図
は本発明によるデイジタル保護継電装置の一実施
例構成図であり、系統構成を４回線としたもので
ある。 第２図において、２０は第１図の１９に対応し
た第２の装置であつて、送電線２1〜２4の後備保
護を行なう。２１1及び２１2は第１図の１に対応
した第１の装置であつて、送電線２1と２2及び２
３と２4との各主保護用演算をCPU１５Ｂにて行な
う。なお、第１の装置２１1，２１2及び第２の装
置２０の保護方式は第１図と同じである。 第１の装置２１1の構成において第１図の第１
の装置１1〜１ｎとの相違は、第１のパラレル／
シリアル変換回路（以下Ｐ／Ｓ回路と言う）２２
Ａと第２のＰ／Ｓ回路２２Ｂが付加されたのみで
ある。 第１のＰ／Ｓ回路２２Ａは、制御回路１００か
ら出力される書込信号Ｓ１２、クロツク信号Ｓ１
３1及び切換信号Ｓ１０を入力とし、書込信号Ｓ
１２の入力時の切換信号Ｓ１０を保時し、パラレ
ル信号である前記切換信号Ｓ１０をクロツク信号
Ｓ１３1に同期してシリアル信号に変換し、第２
の装置２０に対して出力Ｓ１４A1を出力する。
第２のＰ／Ｓ回路２２Ｂは、書込信号Ｓ１２、ク
ロツク信号Ｓ１３1及びデータ信号Ｓ１１を入力
とし、書込信号Ｓ１２の入力時のデータ信号Ｓ１
１を保持し、クロツク信号Ｓ１３1に同期してパ
ラレル信号であるデータ信号Ｓ１１をシリアル信
号に変換し第２の装置２０に対して出力Ｓ１４
B1を出力する。 第１の装置２１2の構成は第１の装置２１1と全
く同じであり、第１のＰ／Ｓ回路２２Ａ及び第２
のＰ／Ｓ回路２２Ｂを有し、そして同一応動をし
て第２の装置２０に対して出力Ｓ１４A2及びＳ
１４B2を夫々出力する。したがつて第１の装置
２１1及び２１2からは第２の装置２０に対して、
夫々クロツク信号Ｓ１３1と出力Ｓ１４A1と出力
Ｓ１４B1、及びクロツク信号Ｓ１３2と出力Ｓ１
４A2と出力Ｓ１４B2とを出力する。 また、第２の装置２０の構成において第１図に
示される第２の装置１９と異なる点は、補助変成
器１０、Ａ／Ｄ１１及び制御回路１２がなく、以
下に述べる回路が追加されたことである。 即ち、第１のシリアル／パラレル変換回路（以
下Ｓ／Ｐ回路と言う）２３A1は、クロツク信号
Ｓ１３1を反転回路２４1により反転した出力Ｓ１
５1と出力Ｓ１４A1とを入力とし、クロツク信号
Ｓ１５1に同期して出力Ｓ１４A1をパラレル信号
に変換した出力Ｓ１６A1を出力する。同様に、
第２のＳ／Ｐ回路２３B1は、前記出力Ｓ１５1と
出力Ｓ１４B1とを入力として出力Ｓ１６B1を出
力する。又カウンタ２５1は前記出力Ｓ１５1を入
力としてそのパルス数をカウントし、これが所定
値になると書込信号Ｓ１７1をCPU１５Ｃに対し
て出力する。CPU１５Ｃは送電線２1と２2及び母
線５の電圧、電流データを同時サンプリングする
ことにより出力Ｓ１６B1として入力し、前記出
力Ｓ１６B1として順次シリアルに入力する電気
量の種類を、出力Ｓ１６A1から識別して取込む。
更に書込信号Ｓ１７1を入力することにより出力
Ｓ１６B1と出力Ｓ１６A1がパラレル信号として
入力可能であるか否かを判定する。 第３のＳ／Ｐ回路２３A2及び第４のＳ／Ｐ回
路２３B2は、夫々出力Ｓ１４A2及び出力Ｓ１４
B2とクロツク信号Ｓ１３2を反転回路２４2により
反転した出力Ｓ１５2とを入力し、出力Ｓ１６A2
及び出力Ｓ１６B2を出力する。また、カウンタ
回路２５2は出力Ｓ１５2を入力して書込信号Ｓ１
７2を出力する。そして、CPU１５Ｃは、送電線
２3と２4及び母線５の電圧、電流データの同時サ
ンプリングしたデータについて、出力Ｓ１６A2、
出力Ｓ１６B2及び出力Ｓ１７2を入力することに
より得ることができる。 第３図は動作説明のためのタイムチヤートであ
る。なお、第３図は第１の装置２１1から第２の
装置２０に転送されるデータに関する応動を示し
たものである。第３図において、一定周期T0で
発生するサンプリング信号Ｓ９は時刻t0で出力さ
れ、同時に第１番目の電気量を選択するための切
換信号Ｓ１０が出力される。そして、時刻t0から
第１番目の電気量に関しアナログ／デイジタル変
換が行なわれて、Ａ／Ｄ１１における変換遅れ時
間T1後の時刻t1にてデータ信号Ｓ１１は確立す
る。ここで書込信号Ｓ１２は前記したアナログ／
デイジタル変換による遅れ時間T1を見込み、時
刻t1より遅れた時刻t2からパルス幅T2の信号とし
て出力される。そして、この書込信号Ｓ１２によ
り第１のＰ／Ｓ回路２２Ａ及び第２のＰ／Ｓ回路
２２Ｂは、夫々切換信号Ｓ１０及びデータ信号Ｓ
１１を保持する。更に、制御回路１００は時刻t3
からクロツク信号Ｓ１３1の出力を開始する。こ
のクロツク信号Ｓ１３1は、周期T4で出力され、
そのパルス数は少なくともデータ信号Ｓ１１と切
換信号Ｓ１０とのビツト数の多い方と等しいかも
しくはそれ以上である。 そして、第１のＰ／Ｓ回路２２Ａ及び第２の
Ｐ／Ｓ回路２２Ｂは前記したクロツク信号Ｓ１３
１を入力することにより、このクロツク信号Ｓ１
３1の立上りに同期して、データ信号Ｓ１１及び
切換信号Ｓ１０の全ビツトをパラレル信号からシ
リアル信号に変換する。したがつて、時刻t3〜t4
の間では、出力Ｓ１４A1及び出力Ｓ１４B1には、
夫々切換信号Ｓ１０及びデータ信号Ｓ１１の第１
番目のビツト（一般には最下位ビツト）がデータ
として出力される。そして、次の時刻t4〜t5の間
では、同様に第２番目のビツト（最下位より２番
目のビツト）が出力される。なお、切換信号Ｓ１
０及びデータ信号Ｓ１１について、データビツト
長以上のクロツク信号Ｓ１３1に対する出力Ｓ１
４A1及び出力Ｓ１４B1は無意味であるが、この
処理は後述する。なお、第１及び第２のＰ／Ｓ回
路２２Ａ，２２Ｂにおけるパラレル／シリアル変
換は、時刻t9にて次の電気量に対する書込信号Ｓ
１２が出力されるまでに完了する。 一方、変換されたシリアルデータの出力Ｓ１４
A1及び出力Ｓ１４B1は、クロツク信号Ｓ１３1を
反転した出力Ｓ１５1の立上りでラツチされ、出
力Ｓ１５1の立上り毎に各ビツトが順次、出力Ｓ
１６A1及び出力Ｓ１６B1として出力される。そ
して、時刻t8における出力Ｓ１５1の立上りによ
り、切換信号Ｓ１０に等しい出力Ｓ１６A1とデ
ータ信号Ｓ１１に等しい出力Ｓ１６B1が得られ
る。そして出力Ｓ１５1はカウンタ回路２５1に入
力されて所定パルス数までカウントされ、それが
所定数になる時刻t7においてCPU１５Ｃは、「０」
となる出力Ｓ１７1を入力して出力Ｓ１６A1と出
力Ｓ１６B1が確立したことを知る。CPU１５Ｃ
は出力Ｓ１６A1及び出力Ｓ１６B1の各入力のう
ち、情報として必要なビツト数を予め知ることが
できるため、不要なビツトは無視した処理を行な
う。また出力Ｓ１７1は時刻t7において「０」と
なり、次の電気量に対する出力Ｓ１５1の最初の
立上り（時刻t10′）までこの状態を継続する。 そして、次の電気量に対しても前記したことと
全く同様な動作が行なわれる。即ち、時刻t0から
時間T5経過後の時刻t6において、切換信号Ｓ１０
が次の電気量を選択するように切換る。次いで時
刻t7においてＡ／Ｄ１１の出力であるデータ信号
Ｓ１１が確立し、その後の時刻t9にて書込信号Ｓ
１２が出力される。以下Ｐ／Ｓ変換及びＳ／Ｐ変
換については第１の電気量の場合と同様である。
このようにして、全リレー入力に対する１サンプ
リングデータが第２の装置２０に転送され、時刻
t11にて次のサンプリング信号S9が出力されて、
以後これらを繰返す。 なお、シリアルデータである出力Ｓ１４A1及
び出力Ｓ１４B1の１ビツトの時間幅（伝送スピ
ード）は、サンプリング周期1.66ｍｓ（50Hz系統
で600Hzサンプリング）、電気量数を10量、データ
のビツト長を12ビツトとすると、１量のアナロ
グ／デイジタル変換に占める時間（切換信号Ｓ１
０の保持時間T5）は100μs以上とることができ
る。この時間T5内に12ビツトのシリアル伝送を
行なうため、１ビツトの時間T4は5μs以上とする
ことができ、充分実用的な伝送スピードとなる。
また、第１の装置２１1 においてはCPU１５Ｂが
時刻t1にてデータを入力するのに対して、第２の
装置２０では時刻t7にてCPU１５Ｃがデータを入
力することになるが、この遅れは、たかだか時間
T5（上記例では100μs）であつて、実用上問題は
ない。 第４図はCPU１５Ｃの演算処理を説明するフ
ローチヤートである。なお、第４図は１サンプリ
ング分のデータ処理を示している。 先ず、ステツプ41においては第１の装置２１1
から出力Ｓ１６A1とＳ１６B1が読出し可能であ
るか否かを判定するために出力Ｓ１７1の有無を
判定する。この判定の結果「有」の時はステツプ
42へ移り、また「無」の時はステツプ43へ移る。
ステツプ42では電圧または電流データである出力
Ｓ１６B1を切換信号Ｓ１６A1の内容からその種
類を判定して所定の個所に記憶する。ステツプ
43、44は第１の装置２１2 からのデータを入力す
るための処理であり、前記したステツプ41及び42
の処理と全く同様である。即ち、ステツプ43にお
いては出力Ｓ１７2の有無を判定し、「有」の時は
ステツプ44へ移り、また「無」の時はステツプ45
へ移る。なお、ステツプ44は出力Ｓ１６B2を出
力Ｓ１６A2にしたがつて記憶し、ステツプ45は
第１の装置２１1 及び２１2 からの全電気量のデー
タの取込みが終了したか否かを判定し、終了して
いない時はステツプ41へ戻り、終了している時は
次のステツプ46へ移る。この判定方法は、例えば
出力Ｓ１６A1及び出力Ｓ１６A2が既知の変化を
することから、最終の各値になつたか否かを判定
する方法を用いることができる。ステツプ46は取
込まれた今回のサンプリングデータを用いた保護
演算処理であり、このステツプが終了すると、１
サンプリング分のデータ処理は完了する。 第５図は本発明によるデイジタル保護継電装置
の他の実施例であつて、第２図の構成における第
１の装置２１1 についてのみ示す。なお第１の装
置２１2 も全く同じ構成となるため図示していな
い。また第２の装置２０は第２図と全く同じ構成
である。 本実施例では第１の装置と第２の装置とが共用
する入力回路を２重化し、データ信号不良による
主保護と後備保護との共倒れを防止しようとする
ものである。 第５図において、第１の装置２６は補助変成器
１０及びＡ／Ｄ回路１１が夫々２重化され、各
Ａ／Ｄ１１から出力されるデータ信号Ｓ１１Ａ，
Ｓ１１ＢはCPU１５Ａに入力すると共に、選択
回路（以下MUXと言う）２７に入力される。そ
してCPU１５Ａは各データ信号Ｓ１１ＡとＳ１
１Ｂとを入力し、これらが正しく出力されている
か、即ち、補助変成器１０とＡ／Ｄ１１とが正常
であるか否かを判定する。この判定にはいくつか
の方法が公知であるが、例えば３相の各相電気量
から零相電気量を算出し、この値が常時は小さい
ことから、一定値以上になること（事故発生時）
が所定時間内であることを監視する方法、及びこ
の値と系統の零相電気量とを比較して同じである
ことを監視する方法、所定の電圧値をアナログ／
デイジタル変換してこの値をチエツクすることに
より、Ａ／Ｄ変換部を監視する方法、自動点検時
に既知の入力に対する出力Ｓ１１Ａ，Ｓ１１Ｂの
大きさを監視する方法等がある。この判定の結
果、常時使用するデータ信号Ｓ１１Ａが不良と判
定したとき、CPU１５ＡはMUX２７に対して切
換指令Ｓ１８を出力すると共に、CPU１５Ａは
他のデータ信号Ｓ１１Ｂを使用して保護演算を行
なう。即ち、MUX２７はデータ信号Ｓ１１Ａ及
びＳ１１Ｂと切換指令Ｓ１８とを夫々入力し、切
換指令Ｓ１８を入力しない限り、出力Ｓ１９とし
て出力Ｓ１１Ａを、また、切換指令Ｓ１８を入力
すると、他の出力Ｓ１１Ｂを出力する。そして、
出力Ｓ１９は第２のＰ／Ｓ回路２２Ｂに入力す
る。他の構成は第２図の第１の装置２１1 に同じ
である。 上記した実施例ではMUX２７によるデータ信
号の切換後、Ｐ／Ｓ回路２２Ｂに入力する構成と
したが、必ずＰ／Ｓ回路を２組もうけて、前記各
Ｐ／Ｓ回路には夫々データ出力Ｓ１１Ａ，Ｓ１１
Ｂを直接入力し、前記Ｐ／Ｓ回路の出力をMUX
に入力することにより切換信号に切換える構成と
してもよい。この構成であれば、Ｐ／Ｓ回路まで
２重化されて、より信頼性を高めることができ
る。 更に、制御回路１００も２重化してＡ／Ｄ１１
の制御を独立に行なえば、より高信頼度の構成と
することが可能である。 第６図は本発明によるデイジタル保護継電装置
の他の実施例である。 本実施例では２重化された入力回路からのデー
タ信号を個々の伝送手段を介して夫々後備保護用
の第２の装置へ伝送し、第２の装置内にある演算
手段によつて伝送されてきたデータ信号の良否を
判定することにより、主保護用の第１の装置と後
備保護用の第２の装置との共倒れを防止しようと
するものである。 第６図において、第１の装置２８1 は補助変成
器１０及びＡ／Ｄ１１が共に２重化され、Ａ／Ｄ
１１の出力であるデータ信号Ｓ１１Ａ，Ｓ１１Ｂ
はCPU１５Ｄに入力すると共に、夫々第２の
Ｐ／Ｓ回路２２Ｂ及び第３のＰ／Ｓ回路２２Ｃに
入力される。なお、CPU１５Ｄは前記第５図の
CPU１５Ａと同様に、データ信号Ｓ１１Ａ及び
Ｓ１１Ｂの良否を判定して主保護演算に使用す
る。また、第３のＰ／Ｓ回路２２Ｃは入力された
データ信号をシリアルデータに変換して出力Ｓ１
４C1を出力し、この変換方法は第２のＰ／Ｓ回
路２２Ｂと全く同じである。第１の装置２８1 に
関する他の構成は第２図に示される第１の装置２
１1に同じであり、また第１の装置２８2 は第１の
装置２８1 と全く同じである。そしてデータ信号
を転送するために２重化した出力Ｓ１４B2と出
力Ｓ１４C2、切換信号を転送するための出力Ｓ
１４A2、クロツク信号Ｓ１３2は、いずれも第２
の装置２９に出力するよう構成される。 第２の装置２９において、第５のＳ／Ｐ回路２
３C1及び第６のＳ／Ｐ回路２３C2は、夫々出力
Ｓ１４C1及び出力Ｓ１４C2と出力Ｓ１５1及び出
力Ｓ１５2とを入力してシリアル／パラレル変換
し、出力Ｓ１６C1及び出力Ｓ１６C2をCPU１５
Ｅに対して出力する。この変換は第１〜第４の
Ｓ／Ｐ回路２３A1，２３B1，２３A2，２３B2に
全く同じである。CPU１５Ｅは第１の装置２８1
からの転送データに関しては、出力Ｓ１６A1，
Ｓ１６B1，Ｓ１６C1及びＳ１７1を入力し、出力
Ｓ１７1があるとき、出力Ｓ１６B1と出力Ｓ１６
C1とを出力Ｓ１６C1の内容からその電気量の種
類を判定し記憶する。そして１５Ｅは、常時はこ
の記憶した一方の出力Ｓ１６B1を使用し、１５
Ｅによるデータ不良が判定されたときは他方の出
力Ｓ１６C1を使用して後備保護演算を行なう。
また、第１の装置２８2 からの転送データに関す
る処理も全く同じであり、常時は一方の出力Ｓ１
６B2を使用しデータ不良と判定されたときは、
他方の出力Ｓ１６C2を使用して後備保護演算を
行なう。 上記した実施例によれば第２図の実施例に比し
て信号伝送数が増加するため、回路構成及び伝送
ケーブルが増加することになるが、データ信号の
入力回路及び伝送系が２重化されているため、デ
ータ信号不良による第１及び第２の装置の共倒れ
を防止できる。更に、２重化したデータ信号の良
否を第１及び第２の装置で夫々個々に行なう構成
であるため、前記した共倒れの危険性が排除でき
る。 第７図は本発明によるデイジタル保護継電装置
の更に他の実施例である。 本実施例では主保護用の第１の装置が系統の電
流入力のみに応動し、後備保護用の第２の装置が
電圧、電流の各入力に基づいて応動する継電方式
を用いる場合が示される。即ち、超高圧系統の主
保護には電流差動継電方式や位相比較継電方式
等、系統の電流のみに応動する方式が用いられて
おり、これらの保護方式に対処しようとするもの
である。 第７図において、第１の装置３０1 ，３０2 から
第２の装置３１へのデータ信号は電流情報のみで
あり、電圧情報は第２の装置３１が独自にアナロ
グ／デイジタル変換して入力する構成を示す。そ
して第１の装置３０1 は送電線２1及び２2からの
電流入力のみを入力し、CPU１５Ｆにおいて前
記電流入力のみに応動する主保護演算を行ない、
サンプリング信号Ｓ９1を第２の装置３１へ出力
する。他の構成は第２図における第１の装置２１
１に同じであり、サンプリング信号Ｓ９1の作用も
サンプリング信号Ｓ９に同じである。第１の装置
３０2に関しても同様であつて、送電線２3及び２
４からの電流入力のみを入力し、サンプリング信
号Ｓ９2を第２の装置３１に出力する。 第２の装置３１において、各補助変成器１０
Ａ，１０Ｂは夫々計器用変圧器６から出力される
電圧を入力し、適当な信号レベルに変換してＡ／
Ｄ１１Ａ及び１１Ｂに出力する。同期回路３２Ａ
はサンプリング信号Ｓ９1を入力し、サンプリン
グ信号Ｓ９1を入力したとき、これに同期して多
相の電圧入力を順次Ａ／Ｄ変換するための切換信
号Ｓ１０ＡをＡ／Ｄ１１Ａ及びCPU１５Ｇに出
力する。全く同様に、同期回路３２Ｂはサンプリ
ング信号Ｓ９2を入力し、切換信号Ｓ１０Ｂを
Ａ／Ｄ１１Ｂ及びCPU１５Ｇに出力する。Ａ／
Ｄ１１Ａは補助変成器１０Ａの出力、サンプリン
グ信号Ｓ９1及び切換信号Ｓ１０Ａを入力し、第
１の装置３０1 のＡ／Ｄ１１と同一応動によりデ
ータ信号Ｓ１１1をCPU１５Ｇに出力する。同様
にしてＡ／Ｄ１１Ｂは補助変成器１０Ｂの出力、
サンプリング信号Ｓ９2及び切換信号Ｓ１０Ｂを
入力してデータ信号Ｓ１１2をCPU１５Ｇに出力
する。その他の構成は第２図に同じである。 要するにCPU１５Ｇは送電線２1及び２2の系統
電流情報を出力Ｓ１６B1と出力Ｓ１６A1とから
入力し、系統電圧情報を切換信号Ｓ１０Ａとデー
タ信号Ｓ１１1とから入力する。そして、この電
圧、電流の各情報は、共に同期してサンプリング
が行なわれるので、電圧と電流との位相が問題と
なる例えば距離リレーの如き保護演算にも適用で
きる。同様にして送電線２3及び２4の系統電流情
報に関しても、出力Ｓ１６B2及び出力Ｓ１６A2
とから入力する電圧に同期した電圧情報を、切換
信号Ｓ１０Ｂとデータ信号Ｓ１１2とから入力す
る。 なお、本実施例において、第１の装置３０1 ，
３０2と、第２の装置３１とは同一クロツク信号
Ｓ９1及びＳ９2を用いて両装置のサンプリングを
同時に行なうようにしているが、クロツク信号Ｓ
９1及びＳ９2の伝送遅れが問題になるような場合
には、第１の装置３０1 及び３０2 におけるＡ／Ｄ
１１のサンプリング時刻を伝送の遅れだけ補償す
る構成とすればよい。 上記各実施例では第１の装置から第２の装置へ
のデータの伝送において、データ信号、切換信号
及びクロツク信号の計３本の信号を伝送する方式
で説明したが、これに限定されるものでなく、例
えば特公昭56−35039号公報で開示されているサ
イクリツクデイジタル情報伝送方式を採用するこ
とも可能である。 なお、サイクリツクデイジタル情報伝送方式の
デイジタル形保護継電装置への適用については、
例えば「昭和52年電気学会東京大会、東京支部大
会論文集No.95.自動同期式PCM継電装置」で既に
開示されているが、この開示技術では、送電線の
両端の電流情報を伝送し合うための伝送手段
（PCM伝送）から規定される条件により上述の伝
送方式を採用している。 第８図は本発明によるデイジタル保護継電装置
の更に他の実施例であり、サイクリツクデイジタ
ル情報伝送方式を適用した場合について示す。 第８図において、第１の装置３３1 から第２の
装置３４へのデータの転送はパラレル／シリアル
制御回路（以下PSCと称す）３５を用いて行な
う。PSC３５はＡ／Ｄ１１からのデータ信号Ｓ１
１と制御回路１００からのサンプリング信号Ｓ９
とを入力し、毎サンプリング毎に第９図にて一例
を示すフレーム構成の伝送フオーマツトにて、シ
リアルデータの出力Ｓ２０1を出力する。この出
力Ｓ２０1はフレームの先頭を示すｎビツトの同
期ビツトと、ｍビツトのＰ個の電気量を示す情報
ビツトと、ｑビツトの検定符号ビツトとからな
り、情報ビツトにおける系統電気量の並びは一定
であり、検定符号ビツトは、例えばCRC検定符
号が用いられる。このフレームは各サンプリング
毎に出力されるので、伝送速度はこの点を考慮し
て決定されるが、フレームの全体ビツト長は、第
３図で説明したシリアルビツト長とほぼ同じであ
り、実用的なスピードとすることは可能である。
第１の装置３３1 の他の構成は第２図に示される
第１の装置２１1 と同じであり、第１の装置３３2
も３３1 と同じであつて出力Ｓ２０2を出力する。 第２の装置３４において、第１のシリアル／パ
ラレル制御回路（以下SPCと称す）３６1 は出力
Ｓ２０1を入力し、同期ビツトを検出してフレー
ムの先頭を検出し、検出符号ビツトと情報ビツト
から伝送信号の良否を判定する。この判定結果が
良のときは、ビツトパラレルの系統電気量のデー
タである出力Ｓ１６B1と、出力Ｓ１６B1の電気
量の種類を示す出力Ｓ１６A1と、書込信号Ｓ１
７1とをCPU１５Ｈへ出力する。また判定結果が
不良のときは、アラーム信号Ｓ２１1をCPU１５
Ｈへ出力する。第２のSPC３６2も全く同様に出
力Ｓ２０2を入力し、出力１６A2、出力１６B2、
書込信号Ｓ１７2及びアラーム信号Ｓ２１2をCPU
１５Ｈへ出力する。そしてCPU１５Ｈにおいて、
アラーム信号Ｓ２１1，Ｓ２１2を入力しないと
き、即ち、伝送データが正常なときの処理は、第
２図における第２の装置２０のCPU１５Ｃでの
処理と同じである。アラーム信号Ｓ２１1，Ｓ２
１2を入力したときは演算処理を中止し、アラー
ム信号Ｓ２２を出力する。このようにPSC及び
SPCを用いるために、多少複雑な制御を行なうこ
とになるが、伝送ケーブルを１本にできる。 上記した各実施例では第１の装置を主保護装
置、第２の装置を後備保護装置とした場合につい
て説明したが、これに限定されるものではなく、
例えばしや断器不動作対策等の目的で設置される
自端後備保護装置（ローカルバツクアツプ装置）
を第２の装置とし、主保護の後備保護装置を第１
の装置としてもよいことは明らかであり、第１の
装置は少なくとも系統電流を入力する装置であれ
ばよい。 また、被保護送電線について２回線を一括して
保護するシステム構成として説明したが、回線単
位の保護システム構成であつてもよいことは勿論
である。 〔発明の効果〕 以上説明した如く本発明によれば自電気所内の
多量の電気量をデイジタル符号のシリアルデータ
として入力する構成としたので、デイジタル形保
護継電装置の入力回路を小形化できると共に、電
気所内の布設ケーブル用スペースを減少すること
の可能なデイジタル保護継電装置を提供できる。
第１図は従来のデイジタル保護装置の構成図、
第２図は本発明によるデイジタル保護継電装置の
一実施例構成図、第３図は動作説明のためのタイ
ムチヤート、第４図は動作説明のためのフローチ
ヤート、第５図は第１の装置の他の実施例構成
図、第６図は本発明によるデイジタル保護継電装
置の他の実施例構成図、第７図は更に他の実施例
構成図、第８図は更に他の実施例構成図、第９図
は第８図の構成における伝送データフオーマツト
の一例図である。 １，２１1 ，２１2 ，２６，２８1 ，２８2 ，３０
１，３０2 ，３３1 ，３３2 ……主保護用第１の装
置、１９，２０，２９，３１，３４……後備保護
用第２の装置、２1〜２ｎ……送電線、３……変
流器、４，７……ケーブル、５……母線、６……
変成器、８……ケーブル端子、９……盤内ケーブ
ル、１０，１０Ａ，１０Ｂ……補助変成器、１１
……アナログ／デイジタル変換回路、１２，１０
０……制御回路、１５，１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄ，１５Ｅ，１５Ｆ，１５Ｇ，１５Ｈ…
…演算処理装置、２２Ａ，２２Ｂ，２２Ｃ……
Ｐ／Ｓ変換回路、２３A1，２３B1，２３C1，２
３A2，２３B2，２３C2……Ｓ／Ｐ変換回路、２
４1，２４2……反転回路、２５1，２５2……カウ
ンタ、２７……選択回路、３２Ａ，３２Ｂ……同
期回路、３５……パラレル／シリアル制御回路、
３６1，３６2……シリアル／パラレル制御回路。
第２図は本発明によるデイジタル保護継電装置の
一実施例構成図、第３図は動作説明のためのタイ
ムチヤート、第４図は動作説明のためのフローチ
ヤート、第５図は第１の装置の他の実施例構成
図、第６図は本発明によるデイジタル保護継電装
置の他の実施例構成図、第７図は更に他の実施例
構成図、第８図は更に他の実施例構成図、第９図
は第８図の構成における伝送データフオーマツト
の一例図である。 １，２１1 ，２１2 ，２６，２８1 ，２８2 ，３０
１，３０2 ，３３1 ，３３2 ……主保護用第１の装
置、１９，２０，２９，３１，３４……後備保護
用第２の装置、２1〜２ｎ……送電線、３……変
流器、４，７……ケーブル、５……母線、６……
変成器、８……ケーブル端子、９……盤内ケーブ
ル、１０，１０Ａ，１０Ｂ……補助変成器、１１
……アナログ／デイジタル変換回路、１２，１０
０……制御回路、１５，１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄ，１５Ｅ，１５Ｆ，１５Ｇ，１５Ｈ…
…演算処理装置、２２Ａ，２２Ｂ，２２Ｃ……
Ｐ／Ｓ変換回路、２３A1，２３B1，２３C1，２
３A2，２３B2，２３C2……Ｓ／Ｐ変換回路、２
４1，２４2……反転回路、２５1，２５2……カウ
ンタ、２７……選択回路、３２Ａ，３２Ｂ……同
期回路、３５……パラレル／シリアル制御回路、
３６1，３６2……シリアル／パラレル制御回路。
Claims (1)
- 【特許請求の範囲】 １ 複数の電力系統からの複数の電気量を導入し
て各電力系統についての主保護演算を行なう第１
の装置と後備保護演算を行なう第２の装置とを
夫々有するデイジタル保護継電装置において、第
１の装置は複数の入力電気量をデイジタル符号に
変換する変換手段と、前記変換されたデイジタル
データを入力して電力系統の主保護演算を行なう
第１の演算手段と、前記変換されたデイジタルデ
ータを後備保護演算のために伝送する複数個の伝
送手段と、各手段に対して制御信号を与える制御
回路とをそなえると共に、第２の装置は伝送され
てくるデイジタルデータを受信するための複数個
の受信手段と、制御回路からの制御信号を受信し
てパルス数をカウントすることにより受信された
デイジタルデータの良否を判定するカウンタと、
前記受信されたデイジタルデータを入力して電力
系統の後備保護演算を行なう第２の演算手段とを
そなえたことを特徴とするデイジタル保護継電装
置。 ２ 複数の電力系統からの複数の電気量を導入し
て各電力系統についての主保護演算を行なう第１
の装置と後備保護演算を行なう第２の装置とを
夫々有するデイジタル保護継電装置において、第
１の装置は複数の入力電気量をデイジタル符号に
変換するための２重化された変換手段と、前記変
換されたデイジタルデータを夫々入力して電力系
統の主保護演算を行なうと同時にデイジタルデー
タの良否判定を行ない不良時に切換信号を出力す
る第１の演算手段と、前記変換された各デイジタ
ルデータが入力され切換信号によつてデイジタル
データの一方を出力する選択手段と、前記選択さ
れた出力を後備保護演算のために伝送する複数個
の伝送手段と、各手段に対して制御信号を与える
制御回路とをそなえると共に、第２の装置は伝送
されてくるデイジタルデータを受信するための複
数個の受信手段と、制御回路からの制御信号を受
信してパルス数をカウントすることにより受信さ
れたデイジタルデータの良否判定するカウンタ
と、前記受信されたデイジタルデータを入力して
電力系統の後備保護演算を行なう第２の演算手段
とをそなえたことを特徴とするデイジタル保護継
電装置。 ３ 複数の電力系統からの複数の電気量を導入し
て各電力系統についての主保護演算を行なう第１
の装置と後備保護演算を行なう第２の装置とを
夫々有するデイジタル保護継電装置において、第
１の装置は複数の入力電気量をデイジタル符号に
変換するための２重化された変換手段と、前記変
換されたデイジタルデータを夫々入力して電力系
統の主保護演算を行なう第１の演算手段と、前記
変換されたデイジタルデータを後備保護演算のた
めに伝送する複数個の伝送手段と、各手段に対し
て制御信号を与える制御回路とをそなえると共
に、第２の装置は伝送されてくるデイジタルデー
タを受信するための複数個の受信手段と、制御回
路からの制御信号を受信してパルス数をカウント
することにより受信されたデイジタルデータの良
否判定するカウンタと、前記判定結果により受信
されたデイジタルデータを切換えて入力して電力
系統の後備保護演算を行なう第２の演算手段とを
そなえたことを特徴とするデイジタル保護継電装
置。 ４ 複数の電力系統からの複数の電気量を導入し
て各電力系統についての主保護演算を行なう第１
の装置と後備保護演算を行なう第２の装置とを
夫々有するデイジタル保護継電装置において、第
１の装置は複数の入力電流のみをデイジタル符号
に変換する変換手段と、前記変換されたデイジタ
ルデータを入力して電力系統の主保護演算を行な
う第１の演算手段と、前記変換されたデイジタル
データを後備保護演算のために伝送する手段と、
各手段に対して制御信号を与える制御回路とをそ
なえると共に、第２の装置は伝送されてくるデイ
ジタルデータを受信する複数個の受信手段と、制
御回路からの制御信号を受信してパルス数をカウ
ントすることにより受信されたデイジタルデータ
の良否を判定するカウンタと、前記制御回路から
のサンプリング信号を受信する同期回路と、電力
系統からの電圧を導入し同期信号に同期して入力
される電圧をデイジタル符号に変換する変換手段
と、前記各デイジタルデータを入力して電力系統
の後備保護演算を行なう第２の演算手段とをそな
えたことを特徴とするデイジタル保護継電装置。 ５ 複数の電力系統からの複数の電気量を導入し
て各電力系統についての主保護演算を行なう第１
の装置と後備保護演算を行なう第２の装置とを
夫々有するデイジタル保護継電装置において、第
１の装置は複数の入力電気量をデイジタル符号に
変換する変換手段と、前記変換されたデイジタル
データを入力して電力系統の主保護演算を行なう
第１の演算手段と、前記変換されたデイジタルデ
ータをサイクリツクデイジタル情報伝送方式を用
いて後備保護演算のために伝送する伝送手段と、
各手段に対して制御信号を与える制御回路とをそ
なえると共に、第２の装置は伝送されてくるフレ
ーム構成の伝送データを受信して前記受信データ
の良否を判定する受信手段と、前記伝送データを
入力して電力系統の後備保護演算を行なう第２の
演算手段とをそなえ、伝送データ不良時、演算処
理を中止してアラーム信号を送出することを特徴
とするデイジタル保護継電装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117776A JPS609323A (ja) | 1983-06-29 | 1983-06-29 | デイジタル保護継電装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117776A JPS609323A (ja) | 1983-06-29 | 1983-06-29 | デイジタル保護継電装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS609323A JPS609323A (ja) | 1985-01-18 |
| JPH0227885B2 true JPH0227885B2 (ja) | 1990-06-20 |
Family
ID=14720036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117776A Granted JPS609323A (ja) | 1983-06-29 | 1983-06-29 | デイジタル保護継電装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609323A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6858660B2 (ja) * | 2017-07-05 | 2021-04-14 | 三菱電機株式会社 | 保護制御装置 |
-
1983
- 1983-06-29 JP JP58117776A patent/JPS609323A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS609323A (ja) | 1985-01-18 |
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