JPH02280346A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH02280346A JPH02280346A JP1101941A JP10194189A JPH02280346A JP H02280346 A JPH02280346 A JP H02280346A JP 1101941 A JP1101941 A JP 1101941A JP 10194189 A JP10194189 A JP 10194189A JP H02280346 A JPH02280346 A JP H02280346A
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- JP
- Japan
- Prior art keywords
- package
- board
- substrate
- chip
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、主としてＡＳＩＣチップを、共通のパッケー
ジ又は基板に実装して半導体素子を製造する半導体素子
の製造方法に関する。
ジ又は基板に実装して半導体素子を製造する半導体素子
の製造方法に関する。
いわゆる特注品であるＡＳＩＣチップを、共通のパッケ
ージ又は基板に実装する場合、ＩＣチップ毎にビン配置
が異なるため、従来は各種のＩＣチップに対応できるよ
うにその都度専用のパッケージ又は基板を用意して、Ｉ
Ｃチップの実装を行うようにしている。
ージ又は基板に実装する場合、ＩＣチップ毎にビン配置
が異なるため、従来は各種のＩＣチップに対応できるよ
うにその都度専用のパッケージ又は基板を用意して、Ｉ
Ｃチップの実装を行うようにしている。
ところで、専用のパッケージや基板を用意しておくとい
うことは、特に、パッケージであれば高価につく金型等
を各種半導体チップ毎に用意しておくことが前提であり
、基板であれば各種半導体チップ毎に設計がなされるこ
とが前提である。
うことは、特に、パッケージであれば高価につく金型等
を各種半導体チップ毎に用意しておくことが前提であり
、基板であれば各種半導体チップ毎に設計がなされるこ
とが前提である。
しかるに、上記従来のものにあっては、各種のＡＳＩＣ
チップに対しそれぞれ専用のパッケージ又はＵ板を用意
しなければなず、全体としてかなりのコスト高になって
いた。
チップに対しそれぞれ専用のパッケージ又はＵ板を用意
しなければなず、全体としてかなりのコスト高になって
いた。
本発明は、中間基板を介して各種の半導体チップをパッ
ケージ又は基板に実装することにより、パッケージ又は
基板の共用化を可能にする半導体素子の製造方法を提供
することをその目的とする。
ケージ又は基板に実装することにより、パッケージ又は
基板の共用化を可能にする半導体素子の製造方法を提供
することをその目的とする。
上記目的を達成すべく本発明では、各種の半導体チップ
を、共通のパッケージ又は基板に実装して゛１−導体素
子を製造する製造方法において、当該半導体チップの所
定の端子と当該パッケージ又は当該基板の所定の端子と
を合致させる配線パターン形成した中間基板を用い、当
該半導体チップと当該パッケージ又は当該基板とを結線
するようにした。
を、共通のパッケージ又は基板に実装して゛１−導体素
子を製造する製造方法において、当該半導体チップの所
定の端子と当該パッケージ又は当該基板の所定の端子と
を合致させる配線パターン形成した中間基板を用い、当
該半導体チップと当該パッケージ又は当該基板とを結線
するようにした。
半導体チップの所定の端子とパッケージ又は基板の所定
の端子とを合致させる配線パターン形成した中間基板を
用いれば、半導体チップの端子配置とパッケージ又は基
板の端子配置が異なるものであっても、この配線パター
ンにより端子配置の切替えを行うことができ、両者の所
定の端子同士を合致させることができる。
の端子とを合致させる配線パターン形成した中間基板を
用いれば、半導体チップの端子配置とパッケージ又は基
板の端子配置が異なるものであっても、この配線パター
ンにより端子配置の切替えを行うことができ、両者の所
定の端子同士を合致させることができる。
第１図乃至第４図を参照して、本発明を半導体用パッケ
ージに半導体チップを実装する半導体素子の製造方法に
適用した場合について説明する。
ージに半導体チップを実装する半導体素子の製造方法に
適用した場合について説明する。
第１図及び第２図に示すように、この半導体素子１はパ
ッケージ２にＡＳＩＣチップである半導体チップ３を実
装して構成されており、パッケージ２には、両側に複数
のリードフレーム４が振分けて設けられており、内部中
央に中間基板５を介して半導体チップ３がダイボンディ
ングされている。中間基板５には、入力側パッド５ａ（
端子）と出力側パッド５ｂ（端子）とが形成されており
、各入力端パッド５ａは半導体チップ３の各ポンディン
グパッド３ａ（端子）に、各出力側パッド５ｂは各リー
ドフレーム４のインナリード４ａ（端子）に、それぞれ
ワイヤ６を介してワイヤボンディングされている。
ッケージ２にＡＳＩＣチップである半導体チップ３を実
装して構成されており、パッケージ２には、両側に複数
のリードフレーム４が振分けて設けられており、内部中
央に中間基板５を介して半導体チップ３がダイボンディ
ングされている。中間基板５には、入力側パッド５ａ（
端子）と出力側パッド５ｂ（端子）とが形成されており
、各入力端パッド５ａは半導体チップ３の各ポンディン
グパッド３ａ（端子）に、各出力側パッド５ｂは各リー
ドフレーム４のインナリード４ａ（端子）に、それぞれ
ワイヤ６を介してワイヤボンディングされている。
また、中間Ｕ板５は多層セラミックス基板で構成されて
おり、その内部の各層及び各層間には、導体とスルーホ
ールとから成る配線パターン７が形成されている。そし
て、この配線パターン７により、半導体チップ３の所定
のポンディングパッド３ａと、リードフレーム４の所定
のインナリード４ａとを合致させるようにしている。
おり、その内部の各層及び各層間には、導体とスルーホ
ールとから成る配線パターン７が形成されている。そし
て、この配線パターン７により、半導体チップ３の所定
のポンディングパッド３ａと、リードフレーム４の所定
のインナリード４ａとを合致させるようにしている。
以下これを、模式的に示した第３図により説明する。
半導体チップ３には、記号ＡＳＢＳＣ及びＤで表された
ポンディングパッド３ａが形成され、リードフレーム４
にも、同様に記号ＡＳＢ、Ｃ及び”Ｄで表されたインナ
リード４ａが形成されていて、その中のＢ及びＤが図示
の如く対応してない状態にある。この場合、中間基板５
には、半導体チップ３のポンディングパッド３ａに対応
させて、記号Ａ、Ｂ、Ｃ及びＤで表された入力側パッド
５ａが形成されると共に、リードフレーム４のインナリ
ード４ａに対応させて、記号Ａ、Ｂ、Ｃ及びＤで表され
た出力側パッド５ｂが形成される。そして、同じ記号の
入力側パッド５ａと出力側パッド５ｂを接続するため、
中間基板５内に上下に交差させた配線パターン７が形成
される。すなわち、Ａ及びＣはそれぞれ直近のＡ及びＣ
に、Ｂ及びＤはそれぞれ互いに反対側に位置するＢ及び
Ｄに接続されるように配線パターン７が形成される。
ポンディングパッド３ａが形成され、リードフレーム４
にも、同様に記号ＡＳＢ、Ｃ及び”Ｄで表されたインナ
リード４ａが形成されていて、その中のＢ及びＤが図示
の如く対応してない状態にある。この場合、中間基板５
には、半導体チップ３のポンディングパッド３ａに対応
させて、記号Ａ、Ｂ、Ｃ及びＤで表された入力側パッド
５ａが形成されると共に、リードフレーム４のインナリ
ード４ａに対応させて、記号Ａ、Ｂ、Ｃ及びＤで表され
た出力側パッド５ｂが形成される。そして、同じ記号の
入力側パッド５ａと出力側パッド５ｂを接続するため、
中間基板５内に上下に交差させた配線パターン７が形成
される。すなわち、Ａ及びＣはそれぞれ直近のＡ及びＣ
に、Ｂ及びＤはそれぞれ互いに反対側に位置するＢ及び
Ｄに接続されるように配線パターン７が形成される。
このようにすれば、各種の半導体チップ３に対応した中
間基板５を用意しておくだけで、その都度リードフレー
ム４の端子配置を変更する必要がない。
間基板５を用意しておくだけで、その都度リードフレー
ム４の端子配置を変更する必要がない。
尚、上記実施例では゛１６導体チップ３と中間基板５と
は、ワイヤーボンディングで接続されているが、第４図
に示すように、半導体チップ３のボン、ディングパッド
３ａをはんだバンブによりワイヤレスで中間基板５にボ
ンディング（フリップチップ方式）するようにしてもよ
い。
は、ワイヤーボンディングで接続されているが、第４図
に示すように、半導体チップ３のボン、ディングパッド
３ａをはんだバンブによりワイヤレスで中間基板５にボ
ンディング（フリップチップ方式）するようにしてもよ
い。
次に第５図乃至第７図に基づき第２の実施例として、基
板８に半導体チップ３を実装する半導体素子１の製造方
法について説明する。
板８に半導体チップ３を実装する半導体素子１の製造方
法について説明する。
第５図及び第６図に示すように、この実施例は、中間基
板５をいわゆるフリップチップ方式で基板８に実装する
ものである。半導体チップ３の各ポンディングパッド３
ａと中間基板５の各入力側パッド５ａとの間はワイヤ６
によりワイヤボンディングされているが、中間基板５の
各出力側パッド５ｂと基板８のメタライズ部８ａとの間
は、はんだバンプによりワイヤレスでボンディングされ
ている。
板５をいわゆるフリップチップ方式で基板８に実装する
ものである。半導体チップ３の各ポンディングパッド３
ａと中間基板５の各入力側パッド５ａとの間はワイヤ６
によりワイヤボンディングされているが、中間基板５の
各出力側パッド５ｂと基板８のメタライズ部８ａとの間
は、はんだバンプによりワイヤレスでボンディングされ
ている。
尚、上記実施例では、半導体チップ３の各ポンディング
パッド３ａと中間基板５の各入力側バット５ａとをワイ
ヤボンディングするようにしたが、第７図に示すように
、これもはんだバンブによりワイヤレスでボンディング
（フリップチップ方式）することが可能である。
パッド３ａと中間基板５の各入力側バット５ａとをワイ
ヤボンディングするようにしたが、第７図に示すように
、これもはんだバンブによりワイヤレスでボンディング
（フリップチップ方式）することが可能である。
以上のように本発明によれば、各種半導体チップに対応
させた中間基板さえ用意しておけば、中間基板に形成し
た配線パターンを介して、各種半導体チップとパッケー
ジ又は基板とを結線でき、パッケージ又は基板は共用化
できて、コストダウンを達成し得る効果を有する。
させた中間基板さえ用意しておけば、中間基板に形成し
た配線パターンを介して、各種半導体チップとパッケー
ジ又は基板とを結線でき、パッケージ又は基板は共用化
できて、コストダウンを達成し得る効果を有する。
第１図は本発明を適用した第１実施例の斜視図、第２図
は第１実施例を簡略化して表した裁断側面図、第３図は
中間基板に形成した配線パターンの模式図、第４図は第
１実施例の変形例の裁断側面図、第５図は本発明を適用
した第２実施例の斜視図、第６図は第２実施例を簡略化
して表した裁断側面図、第７図は第２実施例の変形例の
裁断側面図である。 １・・・半導体素子、２・・・パッケージ、３・・・半
導体チップ、３ａ・・・ポンディングパッド、４・・・
リードフレーム、４ａ・・・インナリード、５・・・中
間基板、５ａ・・・入力側パッド、５ｂ・・・出力側パ
ッド、７・・・配線パターン、８・・・基板。
は第１実施例を簡略化して表した裁断側面図、第３図は
中間基板に形成した配線パターンの模式図、第４図は第
１実施例の変形例の裁断側面図、第５図は本発明を適用
した第２実施例の斜視図、第６図は第２実施例を簡略化
して表した裁断側面図、第７図は第２実施例の変形例の
裁断側面図である。 １・・・半導体素子、２・・・パッケージ、３・・・半
導体チップ、３ａ・・・ポンディングパッド、４・・・
リードフレーム、４ａ・・・インナリード、５・・・中
間基板、５ａ・・・入力側パッド、５ｂ・・・出力側パ
ッド、７・・・配線パターン、８・・・基板。
Claims (1)
- 各種の半導体チップを、共通のパッケージ又は基板に実
装して半導体素子を製造する製造方法であって、当該半
導体チップの所定の端子と、当該パッケージ又は当該基
板の所定の端子とを合致させる配線パターン形成した中
間基板を用い、当該半導体チップと当該パッケージ又は
当該基板とを結線することを特徴とする半導体素子の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1101941A JPH02280346A (ja) | 1989-04-21 | 1989-04-21 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1101941A JPH02280346A (ja) | 1989-04-21 | 1989-04-21 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02280346A true JPH02280346A (ja) | 1990-11-16 |
Family
ID=14313927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1101941A Pending JPH02280346A (ja) | 1989-04-21 | 1989-04-21 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02280346A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4234700A1 (de) * | 1991-10-15 | 1993-05-19 | Gold Star Electronics | Halbleiterkompaktanordnung |
-
1989
- 1989-04-21 JP JP1101941A patent/JPH02280346A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4234700A1 (de) * | 1991-10-15 | 1993-05-19 | Gold Star Electronics | Halbleiterkompaktanordnung |
| DE4234700B4 (de) * | 1991-10-15 | 2007-10-18 | Goldstar Electron Co., Ltd., Cheongju | Gehäuste Halbleiteranordnung |
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