JPH02280526A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH02280526A JPH02280526A JP1102413A JP10241389A JPH02280526A JP H02280526 A JPH02280526 A JP H02280526A JP 1102413 A JP1102413 A JP 1102413A JP 10241389 A JP10241389 A JP 10241389A JP H02280526 A JPH02280526 A JP H02280526A
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- JP
- Japan
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- source
- connects
- inverter
- logic circuit
- terminal
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特にインバータ増幅器及びバ
ッファ増幅器を構成できる論理回路に関する。
ッファ増幅器を構成できる論理回路に関する。
論理回路において、インバータは多くの回路構成に用い
られており、例えば多段カスケード接続で遅延回路、ま
た偶数段接続でバッファ増幅器に、奇数段接続インバー
タ増幅器になる。
られており、例えば多段カスケード接続で遅延回路、ま
た偶数段接続でバッファ増幅器に、奇数段接続インバー
タ増幅器になる。
第２図（ａ）及び（ｂ）は従来のバッファ増幅器及びイ
ンバータ増幅器の各−例の回路図である。
ンバータ増幅器の各−例の回路図である。
第２図（ａ）に示すようにバッファ増幅器２゜は、イン
バータＴｌ、Ｉ２を直列接続している。
バータＴｌ、Ｉ２を直列接続している。
第２図（ｂ）に示すようにインバータ増幅器３、は、第
２図（ａ）のバッファ増幅器２．の出力信号Ｓｏを第３
のインバータＩ３に入力して、反転出力端Ｔ。７から反
転出力信号Ｓ ｏｎを出力している。
２図（ａ）のバッファ増幅器２．の出力信号Ｓｏを第３
のインバータＩ３に入力して、反転出力端Ｔ。７から反
転出力信号Ｓ ｏｎを出力している。
上述した従来の論理回路は、ＩＣチップ上に二種数の回
路が必要である上、インバータ増幅器（６内部にバッフ
ァ贈幅器を含み、反転信号を得るために更に第３のイン
バータを追加するので、素子数が２個増加しＩＣチップ
の小形化に反するという問題があった。
路が必要である上、インバータ増幅器（６内部にバッフ
ァ贈幅器を含み、反転信号を得るために更に第３のイン
バータを追加するので、素子数が２個増加しＩＣチップ
の小形化に反するという問題があった。
本発明の目的は、電源端子の電圧を切換えるだけでバッ
ファ増幅器及びインバータ増幅・器が構成できる小形の
論理回路を提供することにある。
ファ増幅器及びインバータ増幅・器が構成できる小形の
論理回路を提供することにある。
本発明の論理回路は、共通ゲートが入力端に接続し、共
通ドレインが出力端に接続し、一方のソースが直接にま
た他方のソースがインバータを介してそれぞれ電源端に
接続するｎチャネル及びｐチャネルＭＯＳ）ラジスタの
対を含んで構成されている。
通ドレインが出力端に接続し、一方のソースが直接にま
た他方のソースがインバータを介してそれぞれ電源端に
接続するｎチャネル及びｐチャネルＭＯＳ）ラジスタの
対を含んで構成されている。
第１図＜ａ）及び（ｂ）は本発明の一実施例を応用した
バッファ増幅器及びインバータ増幅器の回路図である。
バッファ増幅器及びインバータ増幅器の回路図である。
第１図（ａ）に示すように論理回路ｌは、共通ゲー）Ｃ
Ｇが入力端Ｔ１に接続し、共通ドレインＣＤが出力端Ｔ
ｏに接続し、一方のソースｓｎが直接に、また他方のソ
ースＳＰがインバータエ。
Ｇが入力端Ｔ１に接続し、共通ドレインＣＤが出力端Ｔ
ｏに接続し、一方のソースｓｎが直接に、また他方のソ
ースＳＰがインバータエ。
を介してそれぞれ電源端Ｔｏに接続するｎチャネル及び
ｐチャネルＭＯＳ）ランジスタＱ、及びＱｐ対を有して
いる。
ｐチャネルＭＯＳ）ランジスタＱ、及びＱｐ対を有して
いる。
ここでバッファ増幅器２として電源端Ｔｏにドレイン電
源電圧■ＤＤを“１として与え、次に入力端ＴＩに入力
信号ＳＩとして“１″を与えると、インバータ１１の出
力であるトランジスタＱｐのソースＳＰの電位は常に“
Ｏ”となる。
源電圧■ＤＤを“１として与え、次に入力端ＴＩに入力
信号ＳＩとして“１″を与えると、インバータ１１の出
力であるトランジスタＱｐのソースＳＰの電位は常に“
Ｏ”となる。
次に、入力端Ｔ＋に入力信号ＳＩとして“１″を入力す
ると、トランジスタＱ、がオンして出力端Ｔｏの出力信
号Ｓｏも“１”となる。
ると、トランジスタＱ、がオンして出力端Ｔｏの出力信
号Ｓｏも“１”となる。
従って、真理値は、第２図（ａ）のバッファ増幅器２．
の真理値と同一である。
の真理値と同一である。
第１図（ｂ）に示すように、インバータ増幅器３に切換
えるため論理回路１の電源端ＴＤを接地電位点ＧＮＤに
接続すると、トランジスタＱｐのソースＳＰが“１゛°
となりトランジスタＱ、のソースｓｎは“０”となるの
で入力信号ＳＬが“１”の場合の出力信号ＳＯａは“Ｏ
ＩＩに反転する。
えるため論理回路１の電源端ＴＤを接地電位点ＧＮＤに
接続すると、トランジスタＱｐのソースＳＰが“１゛°
となりトランジスタＱ、のソースｓｎは“０”となるの
で入力信号ＳＬが“１”の場合の出力信号ＳＯａは“Ｏ
ＩＩに反転する。
すなわち、この回路の真理値は第２図（ｂ）の従来のイ
ンバータ増幅器３．の真理値と同一である。
ンバータ増幅器３．の真理値と同一である。
従って、この場合のトランジスタ数は４個で従来よりも
２個減少し、しかもバッファ及びインバータの動作変更
は同一半導体基板に同−論理回路を複数個形成し、電源
端の電位のみを切換えるだけで容易にできる。
２個減少し、しかもバッファ及びインバータの動作変更
は同一半導体基板に同−論理回路を複数個形成し、電源
端の電位のみを切換えるだけで容易にできる。
なお、本実施例のｐチャネル及びｎチャネルＭＯＳトラ
ンジスタＱｐ、Ｑ、を入れ換えても同様の効果がある。
ンジスタＱｐ、Ｑ、を入れ換えても同様の効果がある。
以上説明したように本発明では、同−論理回路の電源端
の電位変更のみで、バッファ増幅器とインバータ増幅器
が切換えられ、かつ小形化できるという効果がある。
の電位変更のみで、バッファ増幅器とインバータ増幅器
が切換えられ、かつ小形化できるという効果がある。
１・・・論理回路、２・・・バッファ増幅器、３・・・
インバータ増幅器、ＣＤ・・・共通ドレイン、ＣＧ・・
・共通ゲート、■！・・・インバータ、Ｑｏ・・・ｎチ
ャネルＭＯＳ）ランジスタ、Ｑ、・・・ｐチャネルＭＯ
Ｓトラジスタ、Ｓ・・・ソース、Ｓ、・・・入力信号、
Ｓｏ・・・出力信号、Ｔｏ・・・電源端、Ｔ−・・・入
力端、Ｔｏ・・・出力端、ＶＤＩ）・・・ドレイン電源
電圧。
インバータ増幅器、ＣＤ・・・共通ドレイン、ＣＧ・・
・共通ゲート、■！・・・インバータ、Ｑｏ・・・ｎチ
ャネルＭＯＳ）ランジスタ、Ｑ、・・・ｐチャネルＭＯ
Ｓトラジスタ、Ｓ・・・ソース、Ｓ、・・・入力信号、
Ｓｏ・・・出力信号、Ｔｏ・・・電源端、Ｔ−・・・入
力端、Ｔｏ・・・出力端、ＶＤＩ）・・・ドレイン電源
電圧。
代理人 弁理士 内 原 晋
第１図（ａ）及び（ｂ）は本発明の一実施例を応用した
バッファ増幅器及びインバータ増幅器の回路図、第２図
（ａ）及び（ｂ）は従来のバッファ増幅器及びインバー
タ増幅器の各−例の回路図である。
バッファ増幅器及びインバータ増幅器の回路図、第２図
（ａ）及び（ｂ）は従来のバッファ増幅器及びインバー
タ増幅器の各−例の回路図である。
Claims (1)
- 共通ゲートが入力端に接続し、共通ドレインが出力端に
接続し、一方のソースが直接にまた他方のソースがイン
バータを介してそれぞれ電源端に接続するｎチャネル及
びｐチャネルＭＯＳトラジスタの対を含むことを特徴と
する論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102413A JPH02280526A (ja) | 1989-04-21 | 1989-04-21 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102413A JPH02280526A (ja) | 1989-04-21 | 1989-04-21 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02280526A true JPH02280526A (ja) | 1990-11-16 |
Family
ID=14326758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1102413A Pending JPH02280526A (ja) | 1989-04-21 | 1989-04-21 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02280526A (ja) |
-
1989
- 1989-04-21 JP JP1102413A patent/JPH02280526A/ja active Pending
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