JPS59200524A - Ｃｍｏｓマルチプレクサ - Google Patents
ＣｍｏｓマルチプレクサInfo
- Publication number
- JPS59200524A JPS59200524A JP7288583A JP7288583A JPS59200524A JP S59200524 A JPS59200524 A JP S59200524A JP 7288583 A JP7288583 A JP 7288583A JP 7288583 A JP7288583 A JP 7288583A JP S59200524 A JPS59200524 A JP S59200524A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- signal
- level
- cmos
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯＳＦＥＴ （絶縁ゲート形電界効果ト
ランジスタ）で構成されたＣＭＯ３（相補型ＭＯ３）マ
ルチプレクサに関するもので、例えば、多数のセレクタ
を必要とする半導体集積回路装置に有効な技術に関する
ものである。
ランジスタ）で構成されたＣＭＯ３（相補型ＭＯ３）マ
ルチプレクサに関するもので、例えば、多数のセレクタ
を必要とする半導体集積回路装置に有効な技術に関する
ものである。
ＣＭＯＳマルチプレクサ（２−１セレクタ）として第１
図に示すようなものが考えられる。このマルチプレクサ
においては、ｐチャンネルＭＯ３ＦＥＴＱＩ、Ｑ３と、
ｎチャンネルＭＯ３ＦＥＴＱ２．Ｑ４とをそれぞれ並列
形態とした伝送ゲー１−１．２及び上記伝送ゲート］、
２の両ＭＯ３ＦＥＴＱ１．Ｑ２又はＱ３．Ｑ４を同時に
オン状態とするためセレク１−信号Ｓの反転信号Ｓを形
成するＣＭＯＳインバータ３と出力用ＣＭＯＳインバー
タ４とにより構成されている。
図に示すようなものが考えられる。このマルチプレクサ
においては、ｐチャンネルＭＯ３ＦＥＴＱＩ、Ｑ３と、
ｎチャンネルＭＯ３ＦＥＴＱ２．Ｑ４とをそれぞれ並列
形態とした伝送ゲー１−１．２及び上記伝送ゲート］、
２の両ＭＯ３ＦＥＴＱ１．Ｑ２又はＱ３．Ｑ４を同時に
オン状態とするためセレク１−信号Ｓの反転信号Ｓを形
成するＣＭＯＳインバータ３と出力用ＣＭＯＳインバー
タ４とにより構成されている。
上記ＣＭＯＳマルチプレクサにおいては、上記０ＭＯ３
伝送ゲートを用いることによって、伝達すべき信号レベ
ルを正しく出力側に得るものである。すなわち、ｎチャ
ンネルＭＯ３ＦＥＴ又はｐチャンネルＭＯ３ＦＥＴのみ
により伝送ゲートを構成したのでは、そのしきい値電圧
分だけハイレベル又はロウレベルにレベル損失が生じる
ことによって、正しく信号レベルの伝送が行われないか
らである。このため、このＣＭ ＯＳマルチプレクサに
あっては、比較的素子数が多くなるという欠点がある。
伝送ゲートを用いることによって、伝達すべき信号レベ
ルを正しく出力側に得るものである。すなわち、ｎチャ
ンネルＭＯ３ＦＥＴ又はｐチャンネルＭＯ３ＦＥＴのみ
により伝送ゲートを構成したのでは、そのしきい値電圧
分だけハイレベル又はロウレベルにレベル損失が生じる
ことによって、正しく信号レベルの伝送が行われないか
らである。このため、このＣＭ ＯＳマルチプレクサに
あっては、比較的素子数が多くなるという欠点がある。
この発明の目的は、素子数の削減を図ったＣＭＯＳマル
ナプレクサを提供することにある。
ナプレクサを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明ｍｖｉ、の記述および添付図面から明らかになる
であろう。
この明ｍｖｉ、の記述および添付図面から明らかになる
であろう。
本願において開示される発明のうち代表的なものの概要
をＷ１単に説明すれば、下記の通りである。
をＷ１単に説明すれば、下記の通りである。
すなわち、ｎチャンネルＭＯ３ＦＥＴ又はｐチャンネル
Ｍ ＯＳ ＦＥ Ｔにより構成された伝送ゲートを通し
た信号を２つのＣＭＯＳインバータにより構成されたラ
ンチ回路に入力して、このランチ回路の帰還用ＣＭＯＳ
インバータによりレベル補償を行わせるようにするもの
である。
Ｍ ＯＳ ＦＥ Ｔにより構成された伝送ゲートを通し
た信号を２つのＣＭＯＳインバータにより構成されたラ
ンチ回路に入力して、このランチ回路の帰還用ＣＭＯＳ
インバータによりレベル補償を行わせるようにするもの
である。
第２図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知のＣＭＯ８簗積回路の製
造技術によって、シリコンのような半導体基板上に、）
、ｉいて形成される。
る。同図の各回路素子は、公知のＣＭＯ８簗積回路の製
造技術によって、シリコンのような半導体基板上に、）
、ｉいて形成される。
この実施例では、特に制限されないが、２人力１出力（
１−１）セレクタを示している。すなわち、ｐチャンネ
ルＭＯ５ＦＥＴＱ５により一方の入力信号Ａを伝達する
伝送ゲートを構成し、ｎチャンネルＭＯ３ＦＥＴＱ６に
より他方の入力信号Ｂを伝達する伝送ゲートを構成する
。そして、これらのＭＯ３ＦＥＴＱ５．Ｑ６のゲートに
は、セレクト信ＩＮ Ｓを共通に供給することによって
、択一的にＭＯ３ＦＥＴＱ５又はＱ６をオン状態にして
、その入力信号Ａ又はＢを共通接続されたノー１’Ｎに
１云える。このノードＮの信号は、そのレベル補償を行
うため、出力用ＣＭＯＳインバータ６と帰還用ＣＭＯＳ
インバータ７とで構成されたランチ回路５に入力される
。
１−１）セレクタを示している。すなわち、ｐチャンネ
ルＭＯ５ＦＥＴＱ５により一方の入力信号Ａを伝達する
伝送ゲートを構成し、ｎチャンネルＭＯ３ＦＥＴＱ６に
より他方の入力信号Ｂを伝達する伝送ゲートを構成する
。そして、これらのＭＯ３ＦＥＴＱ５．Ｑ６のゲートに
は、セレクト信ＩＮ Ｓを共通に供給することによって
、択一的にＭＯ３ＦＥＴＱ５又はＱ６をオン状態にして
、その入力信号Ａ又はＢを共通接続されたノー１’Ｎに
１云える。このノードＮの信号は、そのレベル補償を行
うため、出力用ＣＭＯＳインバータ６と帰還用ＣＭＯＳ
インバータ７とで構成されたランチ回路５に入力される
。
このラッチ回路５は、上記ノードＮの信号レベルに従っ
”ζ動作するようにするため、上記帰還用インバータ７
の出力インピーダンスは、後述するレベル補償動作を行
うことができる範囲で、比較的大きな値に設定されてい
る。それ故、ラッチ回路５は、電源電圧ＶＤＤの約１／
２のロジックスレッショルド電圧を持って、上記ノード
Ｎの信号レベルに従った反転信号を出力端子Ｑから送出
するものとなる。
”ζ動作するようにするため、上記帰還用インバータ７
の出力インピーダンスは、後述するレベル補償動作を行
うことができる範囲で、比較的大きな値に設定されてい
る。それ故、ラッチ回路５は、電源電圧ＶＤＤの約１／
２のロジックスレッショルド電圧を持って、上記ノード
Ｎの信号レベルに従った反転信号を出力端子Ｑから送出
するものとなる。
次に、この実施例回路の動作を説明する。
今、セレクｔ−ｒ＝号Ｓがロウレベルなら、ｐチャンネ
ルＭ ＯＳ ＦＥ Ｔ Ｑ ５がオン状態となって、人
力信号ＡをノードＮに伝える。この時、入力信号Ａがロ
ウレベル（接地電位ＯＶ）であっても、上記ＭＯＳ Ｆ
Ｅ Ｔ Ｑ ５のしきい値電圧ｖｔｈ分だけ浮き上が
るものとなってしまう。しかし、上記ランチ回ｖＰＩ５
のロジックスレッショルド電圧よりも低いＬｌベルであ
るから、インバータ６の出力レベルがハイレベル（電源
電圧Ｖ ＤＤ ）になり１．帰還用インバータ７の出力
がロウレベルとなってノードＮの電位を接地電位まで低
下させるというレベル補償動作を行うものである。なお
、入力信号Ａがハイレベルなら、ｐチャンネルＭＯＳＦ
ＥＴＱ５は、そのレベルをそのままノードＮに伝えるの
ものである。
ルＭ ＯＳ ＦＥ Ｔ Ｑ ５がオン状態となって、人
力信号ＡをノードＮに伝える。この時、入力信号Ａがロ
ウレベル（接地電位ＯＶ）であっても、上記ＭＯＳ Ｆ
Ｅ Ｔ Ｑ ５のしきい値電圧ｖｔｈ分だけ浮き上が
るものとなってしまう。しかし、上記ランチ回ｖＰＩ５
のロジックスレッショルド電圧よりも低いＬｌベルであ
るから、インバータ６の出力レベルがハイレベル（電源
電圧Ｖ ＤＤ ）になり１．帰還用インバータ７の出力
がロウレベルとなってノードＮの電位を接地電位まで低
下させるというレベル補償動作を行うものである。なお
、入力信号Ａがハイレベルなら、ｐチャンネルＭＯＳＦ
ＥＴＱ５は、そのレベルをそのままノードＮに伝えるの
ものである。
一方、セレクト信号Ｓがハイレベルなら、ｎチャンネル
ＭＯ３ＦＥＴＱ６がオン状態となって、入力信号Ｂをノ
ードＮに伝える。この時、入力信号Ｂがハイレベル（電
源電圧Ｖ ＤＤ ）であっても、上記ＭＯ３ＦＥＴＱ６
のしきい値電圧ｖｔｈ分だけ低下させた信号レベル（Ｖ
ＤＤ−Ｖｔｈ）となってしまう。しかし、上記ラッチ回
路５のロジックスレッショルド電圧よりも高いレベルで
あるから、インバータ６の出力レベルがロウレベルにな
す、帰還用インバータ７の出力がハイレベルとなってノ
ードＮの電位を電源電圧ＶＤＤまで上昇させるというレ
ベル補償動作を行うものである。なお、入力信号Ｂがロ
ウレベルなら、ｎチャンネルＭＯ３ＦＥＴＱ６は、その
レベルをそのままノードＮに伝えるのものである。
ＭＯ３ＦＥＴＱ６がオン状態となって、入力信号Ｂをノ
ードＮに伝える。この時、入力信号Ｂがハイレベル（電
源電圧Ｖ ＤＤ ）であっても、上記ＭＯ３ＦＥＴＱ６
のしきい値電圧ｖｔｈ分だけ低下させた信号レベル（Ｖ
ＤＤ−Ｖｔｈ）となってしまう。しかし、上記ラッチ回
路５のロジックスレッショルド電圧よりも高いレベルで
あるから、インバータ６の出力レベルがロウレベルにな
す、帰還用インバータ７の出力がハイレベルとなってノ
ードＮの電位を電源電圧ＶＤＤまで上昇させるというレ
ベル補償動作を行うものである。なお、入力信号Ｂがロ
ウレベルなら、ｎチャンネルＭＯ３ＦＥＴＱ６は、その
レベルをそのままノードＮに伝えるのものである。
このようにして、セレクト信号Ｓに従って入力信号Ａ又
はＢが出力端子Ｑに反転されて得られるという２−１の
セレクト動作を行うことになる。
はＢが出力端子Ｑに反転されて得られるという２−１の
セレクト動作を行うことになる。
（１）この実施例では、２−１のセレクタを構成するた
めの素子数は、６個のＭＯＳＦＥＴで構成できるから、
第１図に示す従来の２−１セレクタに比べて２個のＭＯ
ＳＦＥＴを削減できるという効果が得られる。
めの素子数は、６個のＭＯＳＦＥＴで構成できるから、
第１図に示す従来の２−１セレクタに比べて２個のＭＯ
ＳＦＥＴを削減できるという効果が得られる。
（２）上記レベル補償用のインバータ７は、比較的大き
な出力インピーダンスとするため、比較的サイズの小さ
なＭＯＳＦＥＴにより形成されるから、上記（１１の素
子数の削減と相俟って高集積度化を図ることができると
いう効果が得られる。
な出力インピーダンスとするため、比較的サイズの小さ
なＭＯＳＦＥＴにより形成されるから、上記（１１の素
子数の削減と相俟って高集積度化を図ることができると
いう効果が得られる。
（３）上記（１）及び（２）により、多数のセレクタを
含む半導体集積回路装置においては、高集積度の達成す
ることができるという効果が得られる。
含む半導体集積回路装置においては、高集積度の達成す
ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、伝送ゲー）Ｍ
ＯＳＦＥＴは、ｎチャンネルＭＯ３ＦＥＴ又はｐチャン
ネルＭＯ３ＦＥＴのみにより構成するものであってもよ
い。また、ラッチ回路５を構成するインバータ６．７は
ｎチャンネルＭＯ３ＦＥＴ又はｐチャンネルＭＯ３ＦＥ
Ｔのみによって構成してもよし、いずれかのインバータ
を０ＭＯ３で構成して、残りのインバータをｐチャンネ
ルＭＯ３ＦＥＴ又はｎチャンネルＭＯ３ＦＥＴのみによ
って構成してもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、伝送ゲー）Ｍ
ＯＳＦＥＴは、ｎチャンネルＭＯ３ＦＥＴ又はｐチャン
ネルＭＯ３ＦＥＴのみにより構成するものであってもよ
い。また、ラッチ回路５を構成するインバータ６．７は
ｎチャンネルＭＯ３ＦＥＴ又はｐチャンネルＭＯ３ＦＥ
Ｔのみによって構成してもよし、いずれかのインバータ
を０ＭＯ３で構成して、残りのインバータをｐチャンネ
ルＭＯ３ＦＥＴ又はｎチャンネルＭＯ３ＦＥＴのみによ
って構成してもよい。
インバータをｎチャンネルＭＯ３ＦＥＴ又はｐチャンネ
ルＭＯ３ＦＥＴのみによって構成する場合、それぞれの
ＭＯＳＦＥＴは、エンハンスメントモードであってもよ
いし、エンハンスメントモードのものとディプレッシッ
ンモードのものとの組み合わせであってもよい。また、
インバータは、ブー１ストランプ型のインバータであっ
てもよい。
ルＭＯ３ＦＥＴのみによって構成する場合、それぞれの
ＭＯＳＦＥＴは、エンハンスメントモードであってもよ
いし、エンハンスメントモードのものとディプレッシッ
ンモードのものとの組み合わせであってもよい。また、
インバータは、ブー１ストランプ型のインバータであっ
てもよい。
さらに、入力端子数は、２以上とするものであってもよ
い。
い。
この発明は、例えば時分割交換機等に用いられるセレク
タ回路等のようなディジタルマルチプレクサとして広く
利用できるものである。
タ回路等のようなディジタルマルチプレクサとして広く
利用できるものである。
第１図は、マルチプレクサとして考えられるマルチプレ
クサ回路の一例を示す回路図、第２図は、この発明の一
実施例を示す回路図である。 １．２・・ＣＭＯ３伝送ゲート、３．４・・ＣＭＯＳイ
ンバータ、５・・ランチ回路、６．７・・ＣＭＯＳイン
バータ 第 １ 図
クサ回路の一例を示す回路図、第２図は、この発明の一
実施例を示す回路図である。 １．２・・ＣＭＯ３伝送ゲート、３．４・・ＣＭＯＳイ
ンバータ、５・・ランチ回路、６．７・・ＣＭＯＳイン
バータ 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、ｐチャンネル又はｎチャンネルＭ ＯＳ Ｆ Ｅ
Ｔで構成された複数の伝送ゲー）ＭＯＳＦＥＴと、この
伝送ゲートＭＯ８ＦＥＴを通した信号に従った出力信号
を形成する２つのＣＭＯＳインバータ回路で構成された
ランチ回路とを含むことを特徴とするＣＭＯＳマルチプ
レクサ。 ２、上記伝送ゲートＭＯ３ＦＥＴは、そのゲートに共通
に切り換え制御信号が印加されたｐチャンネルＭＯＳ
Ｆ ＥＴとｎチャンネルＭ Ｏ３Ｆ Ｅ Ｔであること
を特徴とする特許請求の範囲第１項記載のＣＭＯＳマル
チプレクサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288583A JPS59200524A (ja) | 1983-04-27 | 1983-04-27 | Ｃｍｏｓマルチプレクサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288583A JPS59200524A (ja) | 1983-04-27 | 1983-04-27 | Ｃｍｏｓマルチプレクサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200524A true JPS59200524A (ja) | 1984-11-13 |
Family
ID=13502233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7288583A Pending JPS59200524A (ja) | 1983-04-27 | 1983-04-27 | Ｃｍｏｓマルチプレクサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200524A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02184112A (ja) * | 1988-12-05 | 1990-07-18 | Internatl Business Mach Corp <Ibm> | マルチプレクサ回路 |
| JPH02185113A (ja) * | 1989-01-12 | 1990-07-19 | Nec Corp | 信号選択回路 |
| JPH0492819U (ja) * | 1990-12-28 | 1992-08-12 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106229A (en) * | 1980-12-23 | 1982-07-02 | Seiko Epson Corp | Cmos multiinput storage circuit |
-
1983
- 1983-04-27 JP JP7288583A patent/JPS59200524A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106229A (en) * | 1980-12-23 | 1982-07-02 | Seiko Epson Corp | Cmos multiinput storage circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02184112A (ja) * | 1988-12-05 | 1990-07-18 | Internatl Business Mach Corp <Ibm> | マルチプレクサ回路 |
| JPH02185113A (ja) * | 1989-01-12 | 1990-07-19 | Nec Corp | 信号選択回路 |
| JPH0492819U (ja) * | 1990-12-28 | 1992-08-12 |
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