JPH0334624A - Ｍｏｓトランジスタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳトランジスタ回路に係り、特許て排他的
論理和回路に関する。

〔従来の技術〕

従来、この種の排他的論理和を実現する回路として、第
２図（ａ）に示す回路があった。

第２図（ａ）に釦いて、第１．第２の入力端子１゜２と
出力端子３との間に、２人カＮＯＲゲート４゜５とＡＮ
Ｄゲート６とがあυ、これらにょυ排他的論理和が構成
されている。

第２図（ｂ）はＭＯＳトランジスタによって、第２図（
ａ）の回路を実現した回路である。

第２図（ａ）のＮＯＲゲート４は、ＰＭＯ８トランジス
タ１１．１２と、ＮＭＯ８）ランジメタ２３゜２４とに
より構成され、第２図（ａ）のＮＯＲゲート５は、ＰＭ
Ｏ８トランジスタ１６．１７と、ＮＭＯＳトランジスタ
２６．２７とにより構成され、第２図（ａ）のＡＮＤゲ
ート６は、ＰＭＯ８トランジスタ１３，１４．１５と、
ＮＭＯＳトランジスタ２１．２２．２５とにより構成さ
れている。

次に回路動作について、第２図（ａ）を使って説明する
。最初に、第１．第２の入力端子１．２に論理レベル・
Ｌｏｗ（低位）（以下りと記す）が入力された場合、Ｎ
ＯＲゲート４の出力は論理レベル・Ｈｉｇｈ（高位）（
以下Ｈと記す）、ＡＮＤゲート６の出力はり、ＮＯＲ，
ゲート５の出力はＬとなシ、出力端子３はＬとなる。

次に、入力端子ＩＫＨ，入力端子２にＬが入力された場
合と、入力端子１にＬ１入力端子２にＨが入力された場
合は、共にＮＯＲゲート４の出力はり、ＡＮＤゲート６
の出力はＬ％Ｎ０）１．ゲート５の出力はＨとなり、出
力端子３はＨとなる。

次に、入力端子１．２共に、Ｈが入力された場合、ＮＯ
Ｒゲート４の出力はＬ％ＡＮＤゲート６の出力はＨ，Ｎ
ＯＲゲート５の出力はＬとなり、出力端子３はＬとなる
。

以上説明した様に、第２図（ａ）の回路は、排他的論理
和回路を形成している。

〔発明が解決しようとする課題〕

前述した従来の排他的論理和のＭＯＳトランジスタ回路
は、第２図（ｂ）のように構成されているため、７個の
ＰＭＯ８トランジスタと７個のＮＭＯＳトランジスタが
必要であった。ＭＯＳトランジスタ数が多く、半導体集
積回路を構成する場合、面積が大きくなり、また配線に
困難を生じる欠点があった。

本発明の目的は、前記欠点が解決され、構成されるＭＯ
Ｓトランジスタが少なく、容易に配線ができるようにし
たＭＯＳトランジスタ回路を提供することにある。

〔課題を解決するための手段〕

本発明のＭＯＳトランジスタ回路の構成は、一極が電源
端子に接続され、かつゲートが第１の入力端子に接続さ
れた第１のＭＯＳトランジスタと、他極が前記第１のＭ
ＯＳトランジスタの他極に接続され、かつゲートが前記
第１の入力端子に接続された第２のＭＯＳトランジスタ
と、他極が第２のＭＯＳトランジスタの一極に接続され
、かつゲートが荊記第１の入力端子に接続された第３の
ＭＯＳトランジスタと、一極が第３のＭＯＳトランジス
タの一極に接続され、かつゲートが前記第１の入力端子
に接続され、かつ他極が接地された第４のＭＯＳトラン
ジスタと、一極が前記電源端子に接続され、かつゲート
が前記第１のＭＯＳトランジスタの他極に接続され、か
つ他極が出力端子に接続された第５のＭＯＳトランジス
タと、一極が接地され、かつゲートが第４のＭＯＳトラ
ンジスタの一極に接続され、かつ他極が前記出力端子に
接続された第６のＭＯＳトランジスタと、一極が前記第
２のＭＯＳトランジスタの一極に接続され、かつゲート
が前記第１の入力端子に接続され、かつ他極は前記出力
端子に接続された第７ＭＯＳトランジスタと前記第２の
ＭＯＳトランジスタの一極に接続された第２の入力端子
とを備えていることを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のＭＯＳトランジスタ回路を
示す回路図である。

第１図において、本実施例のＭＯＳトランジスタ回路は
、第１のＰＭＯ８トランジスタコ１のソースが電源端子
ＶＤＤに接続され、ゲートが第１の入力端子ｌに接続さ
れている。さらに、第１のＮＭＯ８トランジスタ４１ば
、ドレインがＭＯＳトランジスタ３１のドレインに接続
され、ゲートが第１の入力端子ｌに接続されている。第
２のＰＭＯ８トランジスタコ２はドレインが接地（ＧＮ
Ｄ）され、ゲートは入力端子ｌに接続されている。第２
ＯＮＭＯ８トランジスタ４２は、ソースが、トランジス
タ３２のソースに接続され、ゲートは入力端子１に接続
され、ドレインはトランジスタ４１のドレインに接続さ
れている。第３のＰＭＯ８トランジスタ３３は、ソース
がＶＤＤに接続され、ゲートがトランジスタ３１のドレ
インに接続されて、ドレインは出力端子３に接続されて
いる。第３のＮＭＯＳトランジスタ４３ば、ソースがＧ
ＮＤに接続され、ゲートはトランジスタ３２のソースに
接続され、ドレインは出力端子３に接続されている。第
４のＰＭＯ８トランジスタ３４は、ソースがトランジス
タ４１のソースに接続され、ゲートが入力端子１に接続
され、ドレインが出力端子３に接続されている。第２の
入力端子２は、トランジスタ４１のソースに接続されて
いる。

この様に構成された排他的論理和のＣＭＯＳトランジス
タ回路の動作について説明する。

最初に入力端子ｌがＨの場合、トランジスタ３１゜３２
．３４はオフ、トランジスタ４１．４２はオンしている
。従って、入力端子２の論理レベルは、トランジスタ４
１を通り、トランジスタ３３のゲートへ伝達され、また
トランジスタ４２を通り、トランジスタ４３のゲートへ
伝達される。この時、入力端子２にＨが入力されると、
トランジスタ３３はオフ、トランジスタ４３はオンとな
り、出力端子３はＬとなる。入力端子２にＬが入力され
るとと、トランジスタ３３がオン、トランジスタ４３が
オフとなり、出力端子３はＨとなる。

次に入力端子１がＬの場合、トランジスタ３１゜３２．
３４はオン、トランジスタ４１．４２はオフするので、
トランジスタ３３のゲートはＨＰこなり、トランジスタ
３３はオフ、トランジスタ４３のゲートはＬになり、ト
ランジスタ４３はオフする。従って、入力端子２の論理
レベルは、トランジスタ３４を通り、出力端子３に伝達
する。この時、入力端子２にＨが入力されると、出力端
子３はＨ１入力端子２にＬが入力されると、出力端子３
はＬになる。

以上説明したように、第１図のトランジスタ回路は、排
他的論理和回路を構成している。

〔発明の効果〕

以上説明したように、本発明は、少なくとも４個のＰＭ
ＯＳトランジスタと３個のＮＭＯＳトランジスタとによ
り、排他的論理和を得ることができ、従来の同種の回路
が７個のＰＭＯＳトランジスタと７個のＮＭＯＳトラン
ジスタが必要であったのに比較して、半導体集積回路の
面積を縮小することができ、集積度の向上を計ることが
できる効果がある。

【図面の簡単な説明】 第１図は本発明の一実施例のＭＯＳトランジスタ回路を
示す回路図、第２図（ａ）は従来の論理回路図、第２図
（ｂ）は第２図（ａ）の従来の論理回路図をＭＯＳトラ
ンジスタによって実現した回路図である。 １．２・・・・・・入力端子、３・・・・・・出力端子
、４．５・・・・・・ＮＯＲゲート、６・・・・・・Ａ
ＮＤゲート、１１゜乃至１７，３１．乃至３４・・・・
・・ＰＭＯＳトランジスタ、２１乃至２７，４１．４２
．４３・・・・・・ＮＭＯＳトランジスタ。

Claims (1)

【特許請求の範囲】
1. 一極が電源端子に接続され、かつゲートが第１の入力端
   子に接続された第１のＭＯＳトランジスタと、他極が前
   記第１のＭＯＳトランジスタの他極に接続され、かつゲ
   ートが前記第１の入力端子に接続された第２のＭＯＳト
   ランジスタと、他極が第２のＭＯＳトランジスタの一極
   に接続され、かつゲートが前記第１の入力端子に接続さ
   れた第３のＭＯＳトランジスタと、一極が第３のＭＯＳ
   トランジスタの一極に接続され、かつゲートが前記第１
   の入力端子に接続され、かつ他極が接地された第４のＭ
   ＯＳトランジスタと、一極が前記電源端子に接続され、
   かつゲートが前記第１のＭＯＳトランジスタの他極に接
   続され、かつ他極が出力端子に接続された第５のＭＯＳ
   トランジスタと、一極が接地され、かつゲートが第４の
   ＭＯＳトランジスタの一極に接続され、かつ他極が前記
   出力端子に接続された第６のＭＯＳトランジスタと、一
   極が前記第２のＭＯＳトランジスタの一極に接続され、
   かつゲートが前記第１の入力端子に接続され、かつ他極
   は前記出力端子に接続された第７ＭＯＳトランジスタと
   、前記２のＭＯＳトランジスタの一極に接続された第２
   の入力端子とを備えていることを特徴とするＭＯＳトラ
   ンジスタ回路。