JPH02282826A - 同じ命令内におけるレジスタ及びレジスタ変更指定子のパイプライン処理 - Google Patents
同じ命令内におけるレジスタ及びレジスタ変更指定子のパイプライン処理Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
産業上の利用分野
本発明は、これと同時に出願された次のような米国特許
出願に開示されているコンピュータシステムの幾つかの
特徴を有するものである。エバンス氏等の「デジタルコ
ンピュータのシステム制御ユニットとサービス処理ユニ
ットとの間のインターフエイフ！、（ＡＮ ＩＮＴＥＲ
ＦＡＣＥ ＢＥＴＷＥＥＮ Ａ ＳＹＳＴＥＭＣＯＮＴ
ＲＯＬ ＵＮＩＴ ＡＮＤ Ａ ５ＥＲＶＩＣＥ ＰＲ
ＯＣＥＳＳＩＮＧ ｔｌＮＩＴＯＦ Ａ ＤＩＧＩＴＡ
Ｌ ＣｏＭＰＵ丁ＥＲ）ノ ；アーノルド氏等の［シス
テムと中央処理ユニットとをインターフェイスする方法
及び装ｆｆ１（ＮＥＴＩ（ＯＤ ＡＮＤ ＡＰＰＡＲＡ
ＴＵＳＦＯＲＩＮＴＥＲＦＡＣＩＮＧ Ａ ＳＹＳＴＥ
Ｍ ｌ＋［Ｔ）（ＴＨＥ ＣＥＮＴＲＡＬＰＲＯＣＥＳ
ＳＩＮＧ ＵＮＩＴＳ）Ｊ ；ガグリアード氏等の［
マルチプロセッサシステムのシステム制御ユニットをシ
ステムの主メモリとインターフェイスするための方法及
び手段（ＭＥＴＨＯＤ ＡＮＤ ＭＥＡＮＳ ＦＯＲＩ
ＮＴＥＲ−ＦＡ（：ＩＮＧ Ａ ＳＹＳＴＥＭ Ｃ０Ｎ
ＴＲ０Ｌ ［ＪＮＩＴ ＦＯＲＡ ＭＬＩＬＴＩ−ＰＲ
ＯＣＥＳＳＯＲＳＹＳＹＴＥＭ 陪Ｔ１イ Ｔ）ＩＥ
ＳＹＳＹＴＥＭ Ｍ＾ＩＮＭＥＭＯＲＹ）Ｊ
；’Ｄ、フィツト氏等の「パイプライン式コンピュータ
システムにおいて考えられる種々の数のメモリアクセス
競合を分析する方法と装置（ＭＥＴＨＯＤ ＡＮＤ Ａ
ＰＰＡＲＡＴＵＳ ＦＯＲＲＥＳＯＬＶＩＮＧ Ａ Ｖ
ＡＲＩ−ＡＢＬＥ ＮＵＭＢＥＲＯＦ ＰＯＴＥＮＴＩ
ＡＬ ＭＥＭＯＲＹ ＡＣＣＥＳＳ Ｃ０Ｎ−ＦＬＩＣ
ＴＳ ＩＮ Ａ ＰｒＰＥＩｊＮＥＤ ＣＯＭＰｔＪＴ
ＥＲＳＹＳＹＴＥＭ）Ｊ ；Ｄ、フィツト氏等の「可
変長さの命令アーキテクチャにおいて多数の指定子をデ
コードする方法（ＤＥＣＯＤＩＮＧ ＭＵＬＴＩＰＬＥ
５ＰＥＣＩＦＩＥＲ３ＩＮ Ａ ＶＡＲＩＡＢＬＥｌ
、ＥＮＧＴＨｒＮｓＴＲＵｃＴＩＯＮ ＡＲＣ）ＩＩＴ
ＥＣＴＵＲＥ）Ｊ 、 Ｄ、フィツト氏等のｒ仮想命
令キャッシュリフィルアルゴリズム（ＶＩＲＴＵＡＬ
ｌＮ５ＴＲＵＣＴＩＯＮ ＣＡＣＨＥ ＲＥＦＩＬＬＡ
ＬＧＯＲＩＴＨＭ）にマージ１氏等のｒデジタルコンピ
ュータにおいてデータ依存性を分析する多命令処理シス
テム（ＭＵＬＴＩＰＬＥ ｌＮ５ＴＲＵＣＴＩＯＮ Ｐ
ＲＥＰＲＯＣＥＳＳ−ＩＮＧ ＳＹＳＴＥＭ ＷＩＴＨ
ＤＡＴＡ ＤＥＰＥＮＤＥＮＣＹ ＲＥＳＯＬｊＪＴＩ
ＯＮＦＯＲＤＥＧＩＴＡＬ ＣＯＭＰＵＴＥＲ５）Ｊ
；フィツト氏等の［パイプラインプロセッサにおいて
暗示された指定子を予め処理する方法（ＰＲＥＰＲＯＣ
ＥＳＳＩＮＧ ＩＭＰＬＩＥＤＳＰＥＣＩＦＩＥＲ５Ｉ
Ｎ Ａ ＰＩＰＥＬＩＮＥＤ ＰＲＯＣＥＳＳＥ
Ｒ）ノ ； Ｄ。 フィツト氏等の「ブランチ予想（ＢＲＡＮＣＨＰＲＥ−
ＤＩＣＴＩＯＮ）Ｊ ；フォラサム氏等の「デジタルコ
ンピュータのパイプライン式フローティングポイント加
算器（ＰＩＰＥＬＩＮＥＤ ＦＬＯＡＴＩＮＧ ＰＯＩ
ＮＴ ＡＤＤＥＲＦＯＲＤＩＧＩＴＡＬ ＣＯＭＰｔＪ
ＴＥＲ）Ｊ ニゲランドマン氏等の「自己計時式レジ
スタファイル（ＳＡＬＦ ＴＩＭＥＤ ＲＥＧＩＳＴＥ
ＲＦＩＬＥ）Ｊ ；ベペン氏等の［パイプライン式コ
ンピュータシステムにおいてエラーを検出して修正する
方法及び装置（ＭＥＴ）ＩＯＤ ＡＮＤ ＡＰＰＡＲＡ
ＴＵＳ ＦＯＲＤＥＴＥＣＴＩＮＧ ＡＮＤ Ｃ０ＲＲ
ＥＣＴＩＮＧ ＥＲＲＯＲ５ＩＮ Ａ ＰＩＰＥ−ＬＩ
ＮＥＤ ＣＯＭＰＵＴＥＲＳＹＳＴＥＭ）Ｊ ：フリ
ン氏等の［マルチプロセッサシステムにおいてシステム
制御ユニットを用いて通信要求を仲裁する方法及び装置
（ＭＥＴＨＯＤ ＡＮＤ ＭＥＡＮＳ ＦＯＲＡＲＢＩ
ＴＲＡＴＩＮＧ ＣＯＭＭＵＮＩ−ＣＡＴＩＯＮ Ｒ
ＥＱＵＥＳＴＳ ［ＪＳＩＮＧ Ａ ＳＹＳＹＴ
ＥＭ Ｃ０ＮＴＲ０Ｌ ＵＮＩＴＴＮ Ａ ＭＵＬ
ＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ）Ｊ ； Ｅ
、フィツト氏等の「マイクロコード化実行ユニットにお
ける並列動作式の制御多機能ユニット（ＣＯＮＴＲＯＬ
ＭＵＬＴＩＰＬＥ ＦＬＩＮＣＴＩＯＮ ＵＩＮＴＳ
ＷＩＴ）（ＰＡＲＡＬＬＥＬ ０ＰＥＲＡＴＩＯＮＩ
Ｎ Ａ ＭＩＣＲＯＣＯＤＥＤ ＥＸＥＣＵＲＩＯＮ
ＵＩＮＴ）Ｊ ；ウェブ二世氏等の「仮想メモリシス
テムをベースとするデジタルコンピュータの命令パイプ
ライン内において予めフェッチした命令でメモリアクセ
ス例外を処理する方法（ＰＲＯＣＥＳＳＩＮＧ ＯＦ
ＭＥＭＯＲＹ ＡＣＣＥＳＳＥＸＣＥＰＴＴＯＮＳ Ｗ
ＩＴＨＰＲＥ−ＦＥＴＣ）（ＥＤ ｌＮ５ＴＲＵＣＴＴ
ＯＮＳＷＩＴＨＩＮ ＴＨＥ ｌＮ５ＴＲＵＣＴＩＯＮ
ＰＩＰＥＬＩＮＥ ＯＦ Ａ ＶＩＲＴＵＡＬＭＥＭ
ＯＲＹ ＳＹＳＴＥＭ−ＢＡＳＥＤ ＤＩＧＩＴＡＬ
ＣＯＭＰＵＴＥＲ）Ｊ ；ヘザリントン氏等の「デジタ
ルコンピュータシステムにおいて仮想−物理メモリアド
レスの変換を制御する方法及び装置（ＭＥＴＨＯＤ Ａ
ＮＤ ＡＰＰＡＲＡＴ［ＪＳ ＦＯＲＣＯＮ丁ＲＯＬＬ
ＩＮＧ 丁ＨＥ Ｃ０ＮＶＥＲ５ＩＯＮ ＯＦ
ＶＩＲＴＬＩＡＬ Ｔ。 ＰＨＹＳＩＣＡＬ ＭＥＭＯＲＹ ＡＤＤＲＥＳＳＥＳ
ＩＮ Ａ ＤＩＧＴＴＡＬ Ｃ０Ｎ−ＰＵＴＥＲＳＹ
ＳＹＴＥＭ）Ｊ ；ヘザリントン氏等の「エラー修正
機能を有するライトパックバッファ（ＷＲＩＴＥＢＡＣ
Ｋ ＢＵＦＦＥＲ讐ＩＴＨＥＲＲＯＲＣ０ＲＲＥＣＴＩ
ＮＧ ＣＡＰＡＢＩＬＩ−ＴＩＥＳ）Ｊ ；フリン氏
等のＦマルチプロセッサシステムにおいてシステム制御
ユニットを用いて通信要求を仲裁する方法及び手段（Ｍ
ＥＴ）ＩＯＤ ＡＮＤ ＭＥＡＮＳＦＯＲＡＲＢＩＴＲ
ＡＴｒＮＧ ＣＯＭＭＵＮｒＣＡＴＩＯＮ ＲＥＱ［Ｊ
ＥＳＴＳ ｔＪｓＩＮＧＡ ＳＹＳＴＥＭ Ｃ０ＮＴＲ
０Ｌ ＵＮＩＴ ＩＮ Ａ ＭＵＬＴＩ−ＰＲＯＣＥＳ
ＳＯＲ３ＹＳＴＥＭ）Ｊ ；チナズワミー氏等の［マ
ルチプロセッサシステムにおいてシステムユニット間の
データトランザクションに対するモジュール式クロスバ
−相互接続ネットワーク（ＭＯＤＩＪＬＡＲＣＲＯ３Ｓ
ＢＡＲＩＮＴＥＲＣＯＮＮＥＣＴｒＯＮ ＮＥＴＷＯＲ
Ｋ ＦＯＲＤＡＴＡ ＴＲＡＮＳ−ＡＣＴＩＯＮＳ Ｂ
ＥＴＷＥＥＮ ＳＹＳＴＥＭ ＵＮＩＴＳ ＩＮ Ａ
ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ）Ｊ
；ポルジン氏等の［入力／出カニニットを有するマルチ
プロセッサシステムに対するシステム制御ユニットをイ
ンターフェイスする方法及び装ｆｉ！ｆｆｉ（ＭＥＴＩ
（００ＡＮＤ ＡＰＰＡＲＡＴＬＩＳ ＦＯＲＩＮＴＥ
ＲＦＡｃＩＮＧ Ａ ＳＹＳＹＴＥＭ Ｃ０ＮＴＲ０Ｉ
、ＵＮＩＴ ＦＯＲＡＭｊＪＬＴＩ−ＰＲＯＣＥＳＳＯ
ＲＳＹＳＹＴＥＭ ＷＩＴＨＩＮＰＵＴｌｏＵＴＰＵＴ
ＬＩＮＩＴＳ）Ｊ ；ガグリアード氏等の「システム
主メモリを有するマルチプロセッサシステムのためのシ
ステム制御ユニットをインターフェイスする手段に用い
るメモリ構成（ＭＥＭＯＲＹ Ｃ０ＮＦＩＧＬＩＲＡＴ
ＩＯＮ ＦＯＲＵＳＥ ＷＩＴＩ（ＭＥＡＮＳ ＦＯＲ
ＩＮＴＥＲＦＡＣＩＮＧ Ａ ５ＹＳＴＥＮＣＯＮＴＲ
ＯＬ ＬＩＮＩＴ ＦＯＲＡ ＭＵＬＴＩ−ＰＲＯＣＥ
ＳＳＯＲＳＹＳＴＥＭＷＩＴ）（Ｔ）ＩＥ ＳＹＳＴＥ
Ｍ ＭＡ夏Ｎ ＭＥＭＯＲＹ）Ｊ ；そしてガグリア
ード氏等の［システムモジュール間のＤＲＡＭ制御信号
のエラーチエツクのための方法及び手段（ＭＥＴＨＯＤ
ＡＮＤ ＭＥＡＮＳ ＦＯＲＥＲＲＯＲＣＨＥＣＫｆ
ＮＧ ＯＦ ＤＲＡＭ−ＣＯＮＴＲＯＬ ５ｆＧＮＡＬ
Ｓ ＢＥＴＷＥＥＮ ＳＹＳＴＥＭ ＭＱＤＵＬＥＳ）
Ｊ 。 本発明は、一般に、デジタルコンピュータに係り、より
詳細には、パイプライン式の中央処理ユニットに係る。 更に、本発明は、オペランドに基づいてオペレーション
を定めるオペレーションコードと、オペランドの位置を
設定する情報を与えるためのオペランド指定子とを有す
る可変長さの命令をデコードするための命令デコーダに
係る。 従来の技術 パイプラインとは、デジタルコンピュータにおいて中央
処理ユニット（ＣＰＵ）の性能を向上させるための立証
された方法である。パイプライン式のＣＰＵにおいては
、多数のファンクションユニットが複数の命令に対し基
本的な動作を同時に実行する。パイプラインにおいては
、データが全ての段に対して同時に各段から次の段へと
シフトされる。シフトを行うときには、各段がその基本
的なオペレーションを完了させていることが望ましい。 中間の段がシフトのときにその指定されたタスクを完了
できない場合には、その中間の段はより多くのデータを
受け取る準備ができるまで、少なくともその手前の段を
停止しなければならないか或いはそれらの結果が一時的
に記憶されねばならない。従って、効率的なパイプライ
ン設計は。 タスク全体が、はぼ同じ最小処理時間と、はぼ同じ停止
発生頻度とを有する基本的なオペレーションに分割され
るようバランスされる。換言すれば、他のオペレーショ
ンが比較的重要でない間に１つのオペレーションが処理
時間を決めるようになっていてはならない。 しかしながら、従来のデジタルコンピュータにおいては
、これらの基本的なオペレーションは、“フェッチ−実
行”サイクル及びその別々のステップ即ち命令フェッチ
、命令デコード、オペランドフェッチ、実行及び結果記
憶のステップによっである程度決定される。フェッチ−
実行サイクルにより、各ステップは、各命令のためのデ
ータに関連し、そして各ステップは、典型的な場合にメ
モリアクセスオペレーションに使用される単一のクロッ
クサイクルで完了させることが所望される。 その結果、パイプライン式の中央処理ユニットにおいて
は、クロックサイクル当たり１つの命令という割合で命
令を処理することが望ましい。 種々の“可変長さ″命令を実行することのできるコンピ
ュータアーキテクチャの場合には、パイプライン式中央
プロセッサの命令デコード段は、典型的な命令をデコー
ドするのに２つ以上のクロックサイクルを必要とする。 このような“可変長さ″命令は、オペランドに基づいて
実行されるべきオペレーションを指定するオペレーショ
ンコードとは別に、アドレスモードを指定するオペラン
ド指定子を有しているのが好ましい。 クロックサイクル当たり１つの命令という割合で命令を
処理するという目標は、命令フォーマット及びオペラン
ドの選択に制約のある“減少命令セット”を有する最新
のコンピュータアーキテクチャを定める」−で重要であ
った。新規なシステム及びアプリケーションについては
、コンピュータアーキテクチャを自由に選択したりもし
くは変更したりすることが可能であるが、既存のシステ
ム及びアプリケーションについては、既存のアーキテク
チャの可変長さの命令をクロックサイクル当たり１つと
いう割合で処理することのできる改良されたプロセッサ
を提供することが所望されている。 可変長さの命令において多数の指定子を同時にデコード
する場合には、命令間読み取り競合の重大な問題を招く
。これは、命令が自動増加又は自動減少指定子を含んで
いるときに生じ、これらの指定子は、現在の命令に対し
て予め生じている指定子によって指定されたレジスタを
ｒＩＪｊ接的に又は直接的に参照するものである。この
ような命令間競合の１例として次のようなものがある。 ＡＤＤＬ ＲＯ，（ＲＯ）＋、Ｒ１ この場合、ＡＤＤＬのＯＰコードによって指定された追
加により、レジスタＲ１はレジスタＲＯの初期値の２倍
を含むことになり、ＲＯの最終的な値は、（ＲＯ）十指
定子の自動増加モードによりｌ＋その初期値となるもの
と仮定する。換言すれば、たとえ命令ユニットがそれら
全てを同時に評価しても、オペランドは順次に評価され
るものと仮定する。 命令ユニットによる命令の予めの処理中に停止が生じな
いようにするために、レジスタのデータではなくてレジ
スタポインタが通常は実行ユニットに通される。という
のは、命令のデコード時には常にレジスタデータが得ら
れるものではないからである。しかしながら、命令間読
み取り競合が存在する場合には、競合するレジスタ指定
子によって指定されたオペランドの値は、増加又は減少
されているレジスタの初期値となり、この初期値は、実
行ユニットが命令を実行するときまで変更されている。 好ましくは、ｌサイクル当たり１つの指定子のみがデコ
ードされるような特殊なＩＲＣモードに命令デコーダを
入れることにより、競合するレジスタの増加又は減少の
前に適切な初期値が得られ、デコードされている指定子
がレジスタ指定子である場合に、指定されたレジスタの
内容が実行ユニットに送信される。 好ましくは、汎用レジスタは実行ユニット内にあり、そ
して汎用レジスタのもう１つの組が命令ユニット内に含
まれる。実行ユニットがレジスタを変更するときには、
新たなデータが両方のレジスタの組に送られる。同様に
、命令デコードユニットがレジスタ変更指定子を評価す
るときにも、両方のレジスタの組が更新される。 例外又は割り込みが生じた場合に、待ち行列２３は、デ
コードはされているがまだ実行されていない命令につい
ての情報で溢れることになる。 これらのデコードされてはいるがまだ実行されていない
命令のいずれかが自動増加又は自動減少モードの指定子
を含む場合には、変更されたレジスタがそのもとの状態
に戻らねばならない。好ましくは、これは、レジスタが
自動増加又は自動減少によって変更されたときに汎用レ
ジスタに対してなされた変更についての情報を待ち行列
（Ｒｒ、、 ＯＧ待ち行列）に記憶することにより行わ
れる。 しかしながら、汎用レジスタを復帰させることは、命令
間読み取り競合を処理しなければならないために複雑に
なる。好ましい方法によれば、命令間読み取り競合が検
出されると、自動増加及び自動減少指定子が命令ユニッ
トの汎用レジスタ６５１のみを変更し、レジスタ指定子
はポインタではなくてデータとして実行ユニットに通さ
れる。 実行ユニットの汎用レジスタ６５２ではなくて命令ユニ
ットの汎用レジスタ６５１は、自動増加及び自動減少指
定子の評価中に変更される。命令間レジスタ競合をもつ
命令が完全にデコードされると、現在の命令が再び試み
られて実行ユニットの汎用レジスタ６５２が更新される
まで、次の命令のデコードが一時的に禁止される。 本発明の他の目的及び効果は、添付図面を参照した以下
の詳細な説明から朗らかとなろう。 実施例 本発明は、種々の変更や修正がなされ得るが、特定の実
施例を添付図面に一例として示し、これについて以下に
詳細に説明する。しかしながら、本発明は、ここに開示
する特定の形態に限定されるものではなく、特許請求の
範囲に定められた本発明の精神及び範囲内に入る全ての
変更や修正を網羅するものとする。 添付図面の第１図を参照すれば、主メモリ１０と、メモ
リーＣＰＵのインターフェイスユニットＩＩと、命令ユ
ニット１２及び実行ユニット１３より成る少なくとも１
つのＣＰＩＪとを備えたデジタルコンピュータシステム
の１部分が示されている。このようなシステムでは、主
メモリ】０を共有することにより更に別のＣＰＬＪを使
用できることを理解されたい。 データと、データを処理するための命令は、主メモリ１
０内のアドレス可能な記憶位置に記憶される。命令は、
ＣＰＵによって実行されるべきオペレーションをコード
の形態で指定するオペレーションコード（ＯＰコード）
と、オペランドを位置設定する情報を与えるオペランド
指定子とを備えている。個々の命令の実行は、多数のよ
り小さなタスクに分割される。これらのタスクは、その
目的に対して最適化された専用の別々の独立したファン
クションユニットによって実行される。 各々の命令は最終的に色々なオペレーションを実行する
が、各命令が細分化された小さなタスクの多くは全ての
命令に対して共通である。−膜面に、命令の実行中には
次のようなステップが行われる。即ち、命令のフェッチ
と、命令のデコードと、オペランドのフェッチと、実行
と、そして結果の記憶である。従って、専用のハードウ
ェア段を使用することにより、これらのステップはパイ
プラインオペレーションにおいてオーバラップされ、全
体的な命令するプツトを高めることができる。 パイプラインを通るデータ路は、各パイプライン段の結
果を次のパイプライン段へ転送するための各組のレジス
タを備えている。これらの転送レジスタは、共通のシス
テムクロックに応答してタイミング取りされる。例えば
、第１のクロックサイクル中には、第１の命令が命令フ
ェッチ専用のハードウェアによってフェッチされる。第
２のクロックサイクル中には、そのフェッチされた命令
が転送されそして命令デコードハードウェアによってデ
コードされるが、それと同時に、次の命令が命令フェッ
チハードウェアによってフェッチされる。第３のクロッ
グサイクル中には、各命令がパイプラインの次の段ヘシ
フトされそして新たな命令がフェッチされる。従って、
パイプラインがいっばいになると、各クロックサイクル
の終りに命令が完全に実行されることになる。 このプロセスは、製造環境における組み立てラインと類
似している。各々の作業者は、彼又は彼女の作業段を通
過する各々の製品に対して単一の作業のみを行うものと
される。各々の作業が実行されるにつれて、製品は完成
へと近づく。最終段において、作業者が彼に指定された
作業を完了するたびに、完成した製品が組み立てライン
から出てくる。 第１図に示された特定のシステムでは、インターフェイ
スユニット１１は、主キャッシュ１４を備えており、こ
れは、平均ベースで、命令及び実行ユニット１２及び１
３が主メモリｌＯのアクセス時間より速い速度でデータ
を処理できるようにする。このキャッシュ１４は、デー
タエレメントの選択されて予め定められたブロックを記
憶するための手段と、指定のデータエレメントをアクセ
スするために命令ユニット１２から変換バッファ１５を
経て要求を受け取るための手段と、データエレメントが
キャッシュに記憶されたブロック内にあるかどうかをチ
エツクするための手段と、指定されたデータエレメント
を含むブロックに対するデータがこのように記憶されて
いないときに動作して、指定のデータブロックを主メモ
リｌＯから読み取りそしてそのデータブロックをキャッ
シュ１４に記憶するための手段とを備えている。 換言すれば、キャッシュは、主メモリに“ウィンドウ″
を与えると共に、命令及び実行ユニットが必要とするで
あろうデータを含むことになる。 般に、キャッシュ１４は主メモリ１０よりも相当に高い
速度でアクセスされるので、主メモリは、データ処理シ
ステムの平均性能を著しく低下することなく、キャッシ
ュよりも比例的に低いアクセス時間を持つことになる。 それ故、主メモリ１０は、低速で且つ安価なメモリエレ
メントで構成することができる。 変換バッファ１５は、最も最近使用した仮想−物理アド
レス変換を記憶する高速連想メモリである。仮想メモリ
システムにおいては、単一の仮想アドレスを参照するこ
とにより、所望の情報が得られる前に多数のメモリ参照
を生じることができる。しかしながら、変換バッファ１
５を用いる場合には、変換が単に変換バッファ１５にお
いて“ヒツト″′を見出すことに減少される。 Ｉ１０バス１６は主メモリ１０及び主キャッシュ１４に
接続され、コマンド及び入力データをシステムに送信し
たりシステムから出力データを受け取ったりする。 命令ユニット１２は、プログラムカウンタ１７と主キャ
ッシュ１４から命令をフェッチするための命令キャッシ
ュ１８とを備えている。プログラムカウンタ１７は、主
メモリ１０及びキャッシュ１４を物理メモリ位置ではな
くて仮想メモリ位置をアドレスするのが好ましい。従っ
て、プログラムカウンタ１７の仮想アドレスは、命令を
検索できるまでに主メモリ１０の物理アドレスに変換さ
れねばならない。従って、プログラムカウンタ１７の内
容はインターフェイスユニット１１へ転送され、変換バ
ッファ１５がアドレス変換を実行する。命令は、変換さ
れたアドレスを用いてキャッシュ＋４内の物理メモリ位
置から検索される。 キャッシュ１４はデータ返送ラインを経て命令キャッシ
ュ１８へ命令を供給する。キャッシュ１４及び変換バッ
ファ１５の構成及び動作は、デジタル・イクイップメン
ト・コーポレーション発行のレビー及びレフハウス２世
氏著の［コンピュータプログラミング及びアーキテクチ
ャ、ザＶＡＸ−１］ （Ｃｏｍｐｕｔｅｒ Ｐｒｏ
ｇｒａｍｍｉｎｇ ａｎｄ Ａｒｃｈｉｔｅｃｔｕ
ｒｅ。 Ｔｈｅ ＶＡＸ−ＩＩ）］の］第３５１−３６８ページ
１９８０年）の第１１章に更に説明されている。 はとんどの時間に、命令キャッシュ内には、プログラム
カウンタ１７によって指定されたアドレスに命令が予め
記憶されており、アドレスされた命令が直ちに得られ命
令バッファ１９へ転送される。アドレスされた命令は、
バッファ１９が、ＯＰコード及び指定子の両方をデコー
ドする命令デコーダ２０へ送られる。オペランド処理ユ
ニット（ＯＰＵ）２１は、指定されたオペランドをフェ
ッチしそしてそれらを実行ユニットＩ３へ供給する。 又、０ＰＵ２１は仮想アドレスを発生する。 特に、０ＰＵ２１は、メモリソース（読み取り）及び行
き先（書き込み）オペランドに対する仮想アドレスを発
生する。メモリ読み取りオペランドに対しては、０ＰＵ
２１はこれらの仮想アドレスをインターフェイスユニッ
ト１１へ供給し、これらは物理アドレスに転送されるヶ
キャッシュ１４の物理メモリ位置は、メモリソースオペ
ランドのだめのオペランドをフェッチするようにアクセ
スされる。 各々の命令において、第１バイトはＯＰコードを含んで
おり、そしてそれに続くバイトはデコードされるべきオ
ペランド指定子である。各指定子の第１バイトは、その
指定子に対するアドレスモードを指示する。このバイト
は通常手部分に分けられ、一方の半部分はアドレスモー
ドを指定しそして他方の半部分はアドレスの使用される
レジスタを指定する。命令は可変長さのものであるのが
好ましく、そして１９８０年１２月２３日付けのストレ
ッカー氏等の米国特許第４．２４１，３９７号に開示さ
れたように、種々の形式の指定子を同じＯＰコードと共
に使用することができる。 命令を処理する場合の第１のステップは、命令の″ＯＰ
コード″部分をデコードすることである。各命令の第１
部分は、命令において実行されるべきオペレーションを
指定するそのＯＰコードと、使用されるべき指定子の数
及び形式とで構成される。デコード動作は、命令デコー
ダ２０においてテーブルルックアップ技術を用いて行わ
れ、データコンチクスト（バイト、ワード、等々）、デ
ータ形式（アドレス、整数、等々）及び各指定子に対す
るアクセスモード（読み取り、書き込み、変更、等々）
が見出される。又、デコーダは、命令においてどこでソ
ースオペランド及び行き先オペランド指定子が生じるか
を決定し、これらの指定子を０ＰＵ２１へ送り、命令の
実行の前に予め処理する。その後、実行ユニットは、命
令ＯＰコードでアドレスされた’ｆ ｏ ｒ ｋ Ｒ
ＡＭ”から得たスタートアドレスで始めて予め記憶され
たマイクロコードを実行することにより指定のオペレー
ションを行う。 命令がデコードされた後に、０ＰＵ２１は、オペランド
指定子を分析し、それらの有効アドレスを計算する。こ
のプロセスには、ＧＰＲを読み取りモしてＧＰＲの内容
を自動増加又は自動減少によって変更することが含まれ
る。次いで、オペランドがこれらの有効アドレスからフ
ェッチされそして実行ユニット１３に通される。実行ユ
ニット１３は命令を実行しそしてその結果をその命令に
対する行き先ポインタで識別された行き先へ書き込む。 命令が実行ユニットへ通されるたびに、命令ユニットは
、マイクロコードディスバッチアドレスと、１組のポイ
ンタとを送信する。これらのポインタは、（１）ソース
オペランドを見出すことができる実行ユニットレジスタ
ファイル内の位置と、 （２）結果を記憶すべき位置と
を指すものである。実行ユニット内において、１組の待
ち行列２３は、マイクロコードディスバッチアドレスを
記憶するためのフォーク待ち行列と、ソースオペランド
位置を記憶するためのソースポインタ待ち行列と、行き
光位置を記憶するための行き先ポインタ待ち行列とを含
んでいる。これら待ち行列の各々は、多数の命令に対し
てデータを保持することのできるＦＩＦＯバッファであ
る。 又、実行ユニット１３は、ソースリスト２４も含んでお
り、これは、ＧＰＲのコピーも含むマルチポートレジス
タファイルに記憶される。従つて、ソースポインタ待ち
行列の人力は、レジスタオペランドに対するＧＰＲ位置
を指すか、又はメモリ及びリテラルオペランドに対する
ソースリストを指す。インターフェイスユニット１１及
び命令ユニットＩ２はソースリスト２４に入力を計き込
み、そして実行ユニット１３は、必要に応じてソースリ
ストからオペランドを読み取り、命令を実行する。命令
を実行するために、実行ユニット１３は、命令発行ユニ
ット２５と、マイクロコード実行ユニット２６と、演算
論理ユニット（八［４Ｕ）２２と、リタイヤユニット２
８とを備えている。 本発明は、パイプライン式プロセッサに特に有用である
。上記したように、パイプライン式プロセッサにおいて
は、プロセッサの命令フェッチハードウェアは、１つの
命令をフェッチし、１方他のハードウェアは第２の命令
のオペレーションコードをデコードし、第３命令のオペ
ランドをフェッチし、第４命令を実行しそして第５命令
の処理されたデータを記憶する。第２図は、次のような
典型的な命令に対するパイプラインを示している。 ＡＤＤＬ３ ＲＯ，Ｂ’１２（Ｒ１）、Ｒ２これは
、変位アドレスモードを用いたロングワード加算である
。 この命令のパイプライン式実行についての第１段階では
、命令のプログラムカウント（ＰＣ）が形成される。こ
れは、通常は、プログラムカウンタをその手前の命令か
ら増加するか、又は分岐命令のターゲットアドレスを用
いるかのいずれかによって行われる。次いで、このＰＣ
を用いて、パイプラインの第２の段において命令キャッ
シュ１８がアクセスされる。 パイプラインの第３の段において、命令データは、命令
デコーダ２０によって使用するためのキャッシュ１８か
ら得られるか、又は命令バッファ１９にロードされる。 命令デコーダ２０は、以下で詳細に述べるように、ＯＰ
コードをデコードしモしてＯＰコード及び３つの指定子
を１つのサイクルにおいてデコードする。ＲＯ及びＲ２
の数値はＡＩ−Ｕユニット２７に送られ、そしてＲ１の
数値は、バイトの変位と共に、デコードサイクルの終り
に０ＰＵ２１へ送られる。 第４において、オペランドユニット２１は。 位置Ｒ１にあるそのＧＰＲレジスタファイルの内容を読
み取り、その値を指定の変位（１２）に加え、そしてそ
れにより生じたアドレスを、０ＰＲＥＡＤ要求と共に、
アドレス発生段階の終りにインターフェイスユニットｌ
ｌ内の変換バッファ１５に送る。 段５において、インターフェイスユニット１１は段４で
発生されたアドレスを実行のために選択する。変換バッ
ファ１５を用いて、インターフェイスユニット１１は、
アドレス変換段階中に仮想アドレスを物理アドレスに変
換する。次いで。 物理アドレスを用いて、キャッシュ１４をアドレスし、
これはパイプラインの段６において読み取られる。 パイプラインの段７において、命令がＡ Ｌ ＩＪ２７
へ発生され、Ａ Ｌ Ｕ ２７は、２つのオペランドを
加算しそしてその結果をリタイアユニット２８へ送る。 段４の間に、Ｒ１及びＲ２に対するレジスタの装置と、
メモリデータのソースリスト位置に対するポインタとが
実行ユニットに送られてポインタ待ち行列に記憶されて
いる。次いで、キャッシュ読み取り段階の間に、実行ユ
ニットは、ソースリスト内の２つのソースオペランドを
探索し始める。この特定の実施例においては、ＲＯのレ
ジスタデータのみを見つけるが、この段階の終りにメモ
リデータに到達し、レジスタ回路から読みだされた無効
データと取り換えられる。従って両方のオペランドが命
令実行段階に得られることになる。 パイプラインのリタイア段階８において、その結果のデ
ータがリタイア待ち行列内の次の入力と対にされる。多
数の機能実行ユニットは同時にビジーとなり得るが、単
一のサイクルにリタイアできるのは１つの命令だけであ
る。 ここに示すパイプラインの最後の段階９においては、デ
ータが実行ユニット１３及び命令ユニット１２の両方の
レジスタファイルのＧＰＲ部分に書き込まれる。 第３図は、第１図に示した中央処理ユニット（ＣＰＵ）
によって処理することのできる典型的な命令３０を示し
ている。この命令は、上記したレビー及びエフホース２
世氏等のＶＡＸ可変長さ命令アーキテクチャに対応する
ものである。命令３０は、ｌ又は２バイトよりなるオペ
レーションコード３１を含んでいる。第１バイト３２が
Ｆ Ｄ（１６進）の値を有する場合には、二重バイトオ
ペレーションコードとして認識される。さもなくば、命
令デコーダ（第１図の２０）は１つのバイトのみを含む
ものとしてオペレーションコードを認識する。命令３ｏ
は、更に、オペレーションコードに続いて６個までの指
定子を含むことができる。 オペレーションコードは、いかに多くの指定子が命令に
含まれるかどうかを指示する。所与のオペレーションコ
ードに関連して使用される指定子は、種々の特性（ａｔ
ｔｒｉｂｕシｅ）及び種々の長さを有するものである。 特定の指定子の特性は、指定子の第１バイトにおけるア
ドレスモードによって少なくとも１部分が決定される。 しかしながら、指定子の許容できる特性はオペレーショ
ンコードによっである程度制限される。更に、′即時ア
ドレッシングとして知られている特定の形式のアドレス
モードにおいては、指定子情報の長さが指定子により指
定されたパデータ形弐″によって決定される。 第４図には特定の可変長さ命令が示されている。アッセ
ンブラの表示法では、この命令は′″ＡＤＤＬ３ ＲＯ
，＃４．Ｌ’２０３（ＲＯ）”と書かれる。マシンノー
ドにおいては、命令は、−膜面に３５と示された８個の
バイトを備えている。第１バイトは、２３（＋６進）の
オペレーションコードであり、これはアッセンブラ表示
“ＡＤＤＬ３″に対応する。 このオペレーションコードは、第１の論理ワードオペラ
ンドが第２の論理ワードオペランドに加算されるべきで
ありそしてロングワードの結果が行き先に記憶されるべ
きであることを指示する。 オペレーションコードに続いて、５０（１６進）の値を
有する″レジスタ指定子″がある。１６進数の５は、指
定子がレジスタ指定子であることを指示し、そして１６
進数のＯは、指定されたレジスタがＣＰＵ内の汎用レジ
スタＲＯであることを指示する。それ故、レジスタ指定
子は、第１のソースオペランドが汎用レジスタＲＯの内
容であることを指定する。 レジスタ指定子に続いて、１６進の０４の値を有する“
短いリテラル指定子″がある。この短いリテラル指定子
は、第２のソースオペランドとして４の値を指定する。 この短いリテラル指定子に続いて、″コンプレックス指
定子′″の第１バイトがあり、これは更に別のオペレー
ションの行き先を指定する。１６進数のＥは、″ロング
ワード変位′”のアドレスノードを指示し、この場合、
次に続く４つのバイトは３２ビットアドレス変位として
解釈されてベースレジスタの内容の値に加えられ、コン
プレックス指定子によって指定されたアドレスが得られ
る。 １６進数の２は、汎用レジスタＲ２がペースレジスタと
して使用されることを指示する。それ故、コンプレック
ス指定子は、オペランドコードによって指示されたロン
グワード加算の和即ち結果が、１６進数２０３を汎用レ
ジスタＲ２の内容に加算することによって計算したメモ
リ内のアドレスに記憶されるべきであることを示す。 第５図を参照すれば、分岐変位ではないオペランド指定
子の第１バイトをデコードするためのデコードテーブル
が示されている。オペランド指定子の第１バイトの２つ
の上位ビットが両方ともゼロである場合には、オペラン
ド指定子は１つの第１バイトで構成され、そしてこのバ
イトの６つの下位ビットは、′短いリテラル′”と示さ
れる６ビツト値を指定するものとして解釈され即ちデコ
ードされる。 オペランド指定子の第１バイトの最初の２つの上位ビッ
トがゼロでない場合には、そのバイトが分岐変位の部分
でないと仮定すれば、そのバイトは、ＣＰＩＪ内の１６
個の汎用レジスタＲＯないしＲ１５のうちの指定の１つ
に関連する１２個のレジスタアドレスモードのうちの特
定の１つとしてデコードされる。バイトの４つの」二位
ビット（レジスタモードフィールドを構成する）はアド
レスモードを指示するようにデコードされ、そして４つ
の下位ビット（汎用レジスタアドレスフィールドを構成
する）は、１６８の汎用レジスタのうちの特定の１つを
アドレスするのに用いられる。 レジスタモードフィールドの値が１６進数で４の場合に
は、パインデックスモード″が指定され、このモードに
おいては、レジスタアドレスフィールドによってアドレ
スされた汎用レジスタの内容の値がオペランドのサイズ
即ちバイト数で乗算され（例えば、各バイト、ワード、
ロングワード、クオドワード又はオクタワードデータ形
式については、ｌ、２．４．８又は１６で乗算される）
そしてその和がその直後のコンプレックス指定子に対し
て行ったアドレス計算の項として含まれる。 次のバイトは、１６進数で６ないしＦの値を有するレジ
スタモードフィールドと、コンプレックス指定子に対し
てペースレジスタをアドレスするレジスタアドレスフィ
ールドとを持たねばならない。 レジスタモードフィールドが１６進数で５の値を有する
場合には、指定子がパレジスタ指定子″であり、この場
合にはレジスタアドレスフィールドによって指示された
汎用レジスタにおいてオペランド値が見つかる。あるい
は、指定子が命令の行き先に対するものである場合には
、レジスタアドレスフィールドによって指示された汎用
レジスタに結果を記憶すべきであることが指定子によっ
て指定される。 レジスタモード６．７及び８の各々に対し。 指定されたレジスタは、オペランドに対するメモリアド
レスを含む。ソースオペランドに対し、オペランドの値
はこのメモリアドレスから読み取られ、そして行き先オ
ペランドに対し、その結果がこのメモリアドレスに書き
込まれる。ノード６においては、指定のレジスタがオペ
ランドのアドレスを含む。レジスタモード７においては
、指定の汎用レジスタの内容が、アドレス計算の前に最
初に減少され、モード８においては、指定の汎用レジス
タの内容が、レジスタを用いてアドレスを計算した後に
増加される。レジスタモード９はレジスタモード８と同
様であるが、指定の汎用レジスタの内容は、オペランド
自体ではなくてオペランドアドレスが見出されるメモリ
内のアドレスを指定する。 モード１０ないし１５は種々の″変位モード″である。 変位モードにおいては、モード１０．１２及び１４にお
ける各々バイト、ワード又はロングワードである変位値
が指定の汎用レジスタの内容に加算され、オペランドア
ドレスが得られる。 オペランドは、モード１１，１３及び１５において同様
の形態で決定されるが、変位値と汎用レジスタの内容と
の和は、オペランドのアドレスを見出すことのできるメ
モリアドレスを識別する。 モード８ないし１５においては、オペランド指定子の第
１バイトのレジスタアドレスフィールドは、プログラム
カウンタであるレジスタＲ］５を含む汎用レジスタのい
ずれかを指定することができる。モード８及び９に対し
、プログラムカウンタがアドレスされた場合には、プロ
グラムカウンタ自体の値が増加され、プログラムの実行
は、命令の流れに入れられたオペランドアドレス又はオ
ペランドデータをジャンプすることになる。それ故、デ
コードされた命令は、プログラムカウンタがアドレスさ
れるモード８及び９のこれらの特殊な場合を認識しなけ
ればならない。モード８においては、この特殊な場合は
“即時′″アドレスモードして知られており、そしてモ
ード９においては、パ絶対“アドレスモードとして知ら
れている。特に、汎用レジスタＯないし１４のいずれか
に対してモード８及び９がデコードされたときには、次
の指定子又は次のオペランドコードが、モード及び汎用
レジスタを指定するバイトの直後に現われる。しかしな
がら、即時モードについては、多数の即時データバイト
が現われ、そしてバイトの数は指定子のデータ形式によ
って決定される。 第６図には、命令デコーダ２０に至るデータ路が詳細に
示されている。多数のオペランド指定子を同時にデコー
ドするために、命令バッファ１９は、参照番号４０で一
般的に示されたデータ路によって命令デコーダ２０に接
続され、このデータ路４０は、デコードされる命令の９
バイトまでの値を搬送するものである。しかしながら、
各バイトには、バイト内の単一ビットエラーを検出する
ためのパリティビットと、命令バッファが、実際に、プ
ログラムカウンタ（第１図の１７）で要求された命令キ
ャッシュ（第１図の１８）からのデータでいっばいにな
っているかどうかを指示するための有効データフラグ（
ｉ ＶＡＬＩＤ）とが組み合わされる。命令デコーダ
は、命令バッファ１９における有効データの量に応じて
いるいろな数の指定子をデコードする。より詳細には、
命令デコーダは、有効データフラグを検査して、デコー
ドすることのできる指定子の個数を決定すると共に、そ
れらを単一のサイクル中にデコードする。実際にデコー
ドされる指定子の個数により、命令デコーダは、デコー
ドされるバイトの個数を決定し、これらのバイトを命令
バッファ１９から取り出す。第６図に示すように、命令
バッファ１９には、選択された個数のバイトを命令バッ
ファ１９にシフトしたりそこからシフトして出したりす
るための手段が組み合わされる。このシフト手段は、命
令バッファ１９がらデータをシフトするか又は再循環さ
せるために合流マルチプレクサ２２と共に配置されたシ
フタ２１を備えている。命令バッファは、データラッチ
として働く、中央処理ユニットのシステムクロックによ
るクロック動作に応じてデータを受け取る。命令デコー
ダは、各サイクルの終りに命令バッファからシフトして
出すべきバイトの個数を指定する数字をシフタ２１へ送
信する。 命令バッファ１９は、典型的に命令内に見られる種類の
指定子を少なくとも３つ保持するに充分な大きさのもの
である。命令デコーダ２０は、命令バッファのバイ８０
位置がＯＰコードを保持し、一方、命令の他のバイトが
命令バッファ１９ヘシフトされたりそこから出されたり
する場合には、若干簡単なものとなる。実際に、命令バ
ッファは、ＯＰコードをバイトＯに保持し、そしてバイ
トｌないし８に対して先入れ先出しバッファとして働く
。又、命令デコードは、システムクロックの各サイクル
中に単一命令に対する指定子のみがデコードされると仮
定すれば簡単なものとなる。 それ故、命令に対する全ての指定子がデコードされたサ
イクルの終りに、命令デコーダは″゛シフトＯＰ信号を
シフタ２１へ送信し、命令バッファのバイ８０位置から
ＯＰコードをシフトして出し、バイ８０位置に次のＯＰ
コードが受け取られるようにする。 命令キャッシュ（第１図の１８）は、多数のデータバイ
トのブロックとして命令データを受信及び送信するよう
に構成されるのが好ましく、ブロックのサイズは、プロ
グラムカウンタ（第１図の１７）によって与えられたア
ドレスの幾つかの最」１位ビットによって指定されるメ
モリアドレスを持つように２の累乗であるのが好ましい
。それ故、命令バッファからのオペレーションコードの
アドレスは、ブロック内の種々の位置に生じる。 命令バッファのバイトＯに、命令データのブロック内の
いずれかのバイト位置に生じるオペレーションコードを
キャッシュからロードするために、命令キャッシュ１８
から命令バッファ１９に至るデータ路にローデータ２３
が配置されている。このローデータ２３と、シフタ２１
はクロスバ−スイッチで構成される。 命令バッファのバイ８０位置に、命令キャッシュからの
命令流に含まれたＯ Ｐコードをロードするために５合
流マルチプレクサ２２は、シフタ２Ｉからの選択された
個数のバイトと合流されるべきローデータ２３からのバ
イトの個数を選択するための選択入力を有している。特
に、合流マルチプレクサは、データ人力ＡＯないしＡ８
を有しており、特定の“シフトすべき数＝１ｍに応答し
て、マルチプレクサ２２は、シフタからのデータを受け
取るための入力ΔＯ１・・・Ａ８−ｍをイネーブルする
と共に、ローデータからのデータを受け取るための入力
Ｂ８−ｍ＋１、・・・Ｂ８をイネーブルする。図示され
たように、このマルチプレクス記号は、各へ入力又は各
Ｂ入力のいずれかを選択するための個々の選択人力５ｏ
−３８を有するマルチプレクサ２２と、命令バッファ内
の有効データフラグに応答して論理回路２６により決定
される命令バッファ１９内の有効入力の個数（■ＢＵＦ
ＶＡｌ、、ＩＤ Ｃ０ＵＮＴ）及びＮ Ｏ。 Ｔｏ ５ＨＩＦＴ信号に応答して制御論理回路２４に
より個々の選択ライン５Ｏ−５８をイネーブルすること
とによって行うことができる。又、制御論理回路２４は
、Ｓ Ｉ−Ｉ Ｉ Ｆ Ｔ ＯＩ）借りに応答して、
５ｌ（ＩＦＴ ＯＰ信号がアサートされたときに、シ
フトされるべき全バイト数がＯＰコードを含むようにし
、そしてＳ ＨＩ Ｆ Ｔ ＯＰ信号がアサートされ
ないときに、シフトの数にかかわりなく、命令バッファ
からのＯＰコードが合流マルチプレクサ２２のＡＯ大入
力送られるようにする。 第６図に示すように、命令キャッシュからのデータ路は
、命令データの各バイトごとに１つづつ設けられた８本
の並列バスを備えている。ローデータは、ローデータ制
御論理回路２６によって与えられた゛′回転値′″に応
答する。ローデータ制御論理回路２６は、Ｎｏ、 Ｔ
ｏ ５ＨＩＦＴ及びＩＢＵＦ ＶＡＬＩＤ Ｃ０
ＵＮＴと、ｒ１３ＥＸ ＶＡＬＩＤ Ｃ０ｔＪＮＴ
（７）値トニ応答し、上記のＮＯｌ Ｔｏ ５ＨＩＦ
Ｔ及びＩＢＵＦ ＶＡｌ、、［Ｄ Ｃ０ＵＮＴは、
新たな命令データのうちの最初に入ってくるバイトを命
令バッファ１９に入れるべき場所を指示し、モして」−
記のＩＢＥＸ ＶＡＩＩＤ Ｃ０ＵＮＴは、命令キ
ャッシュと、該キャッシュとローデータ２３との間の関
連バッファ部とによって送られるもので、新たな命令デ
ータのうちの最初に入ってくるバイトをどこから得るか
を指示する。命令キャッシュ及びそれに関連したバッフ
ァ部の好ましい構造及び動作と。 その場合のローデータ及び合流マルチプレクサの制御に
ついては、参考としてここに取り上げる″゛仮想命令キ
ャッシュレフィルアルゴリズム（Ｖｉｒｔｕａｌ Ｉｎ
５ｔｒｕｃｔｉｏｎ Ｃａｃｈｅ Ｒｅｆｉｌｌ Ａｌ
ｇｏｒｉｔｈｍ）”と称するり、ツイツチ氏等の米国特
許出願に更に説明されている。 命令バッファが最初にロードされそしてその後に何回か
ロードされるときには、ローデータ２３によって受け取
られたデータの幾つかは、命令バッファ１９へ転送する
ためには無効であることが考えられる。特に、８個のデ
ータバイトが命令キャッシュから読み取られそしてロー
データ２３へ直接転送され、更に、ロードされるべきＯ
Ｉ）コードがブロック内の中間バイト位置に現われる場
合には、ＯＰコードより」１位のアドレスにある命令デ
ータが転送に対して有効となり、そしてＯＰコードより
下位のアドレスが転送に対して無効となる。それ故、Ｏ
Ｐコード及びその直後のバイトは有効となる、そして他
のバイトは無効となることが考えられる。その結果、有
効データフラグは、それに関連したバイト位置と、それ
より下位番号の全てのバイト位置（最初にロードされた
ＯＰコードまで）が有効であるかどうか指示する。 ＯＰコードが命令バッファ１９のバイトＯ位置にロード
されると、命令デコーダ２０はそれを検査し、そしてそ
れに対応するマイクロプログラムパフオークアドレス″
を待ち行列（第１図の２３）内のフォーク待ち行列へ送
信する。又、命令デコーダは、命令バッファ内の他のバ
イトも検査し、３個までのオペランド指定子を同時にデ
コードできるかどうかを判断する。更に、命令デコーダ
は、ソースオペランドを行き先オペランドから分離する
。特に、システムクロックの監視サイクルにおいて命令
デコーダは、２つまでのソースオペランドと、１つの行
き先オペランドとをデコードする。ソースオペランド又
は行き先オペランドが各サイクルごとにデコードされる
がどうかを表わすフラグは、命令デコーダ２０から転送
バス（ＴＲ）を経てオペランドユニット２１へ送られる
。命令デコーダ２０は、ｌサイクル当たり３個までのレ
ジスタ指定子を同時にデコードすることができる。レジ
スタ指定子がデコードされると、そのレジスタアドレス
が転送バスＴＲに送られ、オペランドユニット２１内の
転送ユニット３ｏを経てソースリスト待ち行列（第１図
の２３）へ送られる。 命令デコーダ２０は、１サイクル当たり１つの短いリテ
ラル指定子をデコードすることができる。ＶＡＸ命令ア
ーキテクチャによれば、この短いリテラル指定子はソー
スオペランド指定子でなければならない。命令デコーダ
が短いリテラル指定子をデコードすると、短いリテラル
データはバス（ＥＸ）を経てオペランドユニット２１内
の拡張ユニット３Ｉへ送られる。この拡張ユニット：３
１は、この短いリテラルの６個のビットを、命令ＯＰコ
ードによって必要とされる指定子のデータ形式により必
要とされるサイズまで拡張し、そしてこの拡張は、それ
を保持するに充分な最小数３２ビット長さのワードにお
いて行われる。換言すれば、バイト、ワード、ロングワ
ード又は１ｉｔ−精度フローティングポイントデータタ
イプについては１つの３２ビツトロングワードが必要と
されクオドワード又は２倍精度フローティングカウント
データタイプについては２つの３２ビツトロングワード
が必要とされ、そしてオクトワードデータワードについ
ては４個の３２ビットロングワードが必要とされる。３
２ビツトロングワードはソースリスト（第１図の２４）
へ送られ、そしてオペランドに対応するソースリストポ
インタは、ソースリストポインタ待ち行列（第１図の２
３）に入れられる。 命令デコーダ２０は、１サイクル当たり１つのコンプレ
ックス指定子をデコードする。コンプレックス指定子デ
ータは、命令デコーダ２０により、汎用バス（ＧＰ）を
経てオペランドユニット２１の汎用ユニット３２へ送ら
れる。汎用ユニット３２は、通常のオペランドユニット
と同様に動作し、指定子のデータ形式に対応する選択さ
れた数の２進位置だけインデックスレジスタの内容をシ
フトし、そしてこのシフトされた値をペースレジスタの
内容及びコンプレックス指定子に対する変位に加算する
。指定子が「アドレス」アクセス形式を有する場合には
、計算された値がソースリストに入れられ、対応するソ
ースリストポインタがソースリスト待ち行列（第１図の
２３）に送られる。さもなくば、コンプレックス指定子
がソースオペランドを指定する場合には、メモリが計算
された値でアドレスされ、ソースオペランドが得られる
か、或いはデフアートモードの場合には、ソースオペラ
ンドのアドレスが得られる。次いで、ソースオペランド
がソースリスト（第１図の２４）に入れられ、対応する
ソースリストポインタがソースリストポインタ待ち行列
（第１図の２３）に入れられる。コンプレックス指定子
が行き先オペランドを指定する場合には、計算された値
が行き先待ち行列（第１図の２３）に入れられる。 命令に対する全ての指定子がデコードされると、命令デ
コーダ２０は「シフト○「）」信号をシフタ２１に送信
する。 第７図を参照すれば、ＧＰババスフォーマットが詳細に
示されている。ＧＰババス、システムクロックの手前の
サイクル中にコンプレックス指定子がデコードされたか
どうかを汎用ユニット３２に指示するための単一ピッｌ
−ｒ有効データフラグ（ＶＤＦ）Ｊを送信する。又、コ
ンプレックス指定子がインデックスレジスタを参照する
かどうかを指示するための単一ビット「インデックスレ
ジスタフラグＪ （ＩＲＦ）も送られる。参照される
インデックスレジスタは、ＧＰババス経て送られる４ビ
ツトのインデックスレジスタ番号によって指定される。 又、ＧＰババス、コンプレックス指定子の指定子モード
を示す４つのビットと、ペースレジスタ番号を示す４つ
のビットと、コンプレックス指定子によって指定された
変位を含む３２のビットとを搬送する。 又、ＧＰババス、現在命令の指定子のシーケンスにおけ
るコンプレックス指定子の位置を表わす３ビツトの指定
子番号も送信する。この指定子番号は、汎用ユニット３
２がＯＰコードバイトのデコードからの指定されたオペ
ランドに対するアクセス及びデータ形式を選択できるよ
うにする。 それ故、汎用ユニット３２は、第６図の拡張ユニット３
１及び転送ユニット３０とは若干独立して動作すること
が可能である。特に、汎用ユニット３２は、該ユニット
がオペランドを判定するために２つ以上のサイクルを必
要とするかどうかを指示する独立したストール信号（Ｏ
ＰＵ ＳＴ八へＬ）を発生する。 第８図には、拡張バス（Ｅ Ｘ、 ）のフォーマットが
示されている。この拡張バスは、単一ビット有効データ
フラグ、６ビツトの短いリテラルデータ、及び３ビツト
の指定Ｔ番号を搬送する。この指定子番号は、現在命令
に続く指定子シーケンスにおける短いリテラル指定子の
位置を１行示し、そしてＯＰコードバイトのデコードか
ら関連データバイトを選択するために拡張ユニット３１
によって使用される。それ故、拡張ユニット３１は、若
干独立して動作し、拡張ユニットが短いリテラルの指定
子を処理するために２つ以上のサイクルを必要とするか
どうかを指示する各々のストール信号（ＳＬ ５ＴＡ
ＬＬ）を発生する。 第９図には、転送バス（Ｔ Ｒ）のフォーマットが示さ
れている。ＴＲバスは、第１ソースバス３５と、第２ソ
ースバス３６と、行き先バス３７とを備えており、その
各々は、各々の有効データフラグ（ＶＤＦ）と、レジス
タフラグ（ＲＧ ［”” ）と、レジスタ番号とを搬送
する。レジスタフラグは、それに対応するレジスタ指定
子がデコードされたときにセットされる。又、コンプレ
ックス又は短いリテラルの指定子がデコードされたとき
には、第１ソース、ダイ２ソース又は行き先バスにおけ
る有効データフラグの各々がセットされ、そしてそれに
関連したレジスタフラグがクリアされて、ソース又は行
き先オペランドに対するソースリストポイント待ち行列
又は行き先待ち行列へのデータ路にスペースが保持され
る。 第１Ｏ図には、命令をデコードするためにシステムクロ
ックの単一サイクル中に実行されるオペレーションのフ
ローチャートが示されている。 第１ステツプ４Ｉにおいては、ダブルバイトＯＰコード
フラグが検査され、ダブルバイトオペレーションコード
の第１バイトがその手前のサイクル中に検出されたかど
うかが判断される。もしそうでなければ、ステップ４２
において、命令デコーダは、命令バッファのバイ６０位
置がダブルバイトＯＰコードの第１バイトを含んでいる
かどうかをチエツクする。Ｖ Ａ Ｘ命令については、
ダブルバイトＯＰコードの第１バイトが１６進でＦＤの
値を有している。この値が検出された場合には、ステッ
プ４３において、ダブルバイトＯＰコードフラグが次の
サイクルのためにセットされ、Ｓ ｌ−１ｒＦＴ Ｏ
Ｐ倍信号、ｌに等しいＮｏ、 Ｔ。 ５）（ＩＦＴと共にシック（第６図の２１）へ送られ、
第１０Ｐコードバイ］・が命令バッファからシフトされ
ると共に、バイ８０位置のＯＰコードの第２バイトが受
け取られる。 バイトＯがダブルバイトＯＰコードを指示しないときに
は、ステップ４４において、：３個までの指定子が同時
にデコードされる。同時デコードの好ましい方法は、第
１１図について以下に詳細に説明する。指定子をデコー
ドした後に、ステップ４５において、デコーダはＯＩ）
コードに対する全ての指定子がデコードされたかどうか
判断する。 このために、デコーダは、現在のオペレーションコード
に対する手前のサイクル中にデコードされた全数の指定
子を記憶するレジスタを有している。 このレジスタの値は、「完了した指定子」と称する。そ
れ故、ステップ４５において、デコーダは、オペレーシ
ョンコードに対する指定子の数（指定子カウントと称す
る）を「完了した指定子」の和と比較することによって
全ての指定子がオペレーションコードに対してデコード
されたかどうかを判断し、指定子の数はステップ４４に
おいてデコード°されている。 オペレーションコードに対して全ての指定子がデコード
された場合には、ステップ４６において、デコーダは、
シフトすべきバイトの数がステップ４４においてデコー
ドされた指定子バイト＋１に等しいかどうかを判断する
。この追加の１は、新たなオペレーションコードを命令
バッファにシフトするためのものである。このため、命
令デコーダは［シフトＯＰＪ信号をアサートする。ダブ
ルバイトＯｒ）コードフラグはこのときにクリアされ、
又、「完了した指定子」はゼロにセットされて、次のサ
イクル中の次の命令のデコードを開始する。 ステップ４５において、オペレーションコードに対して
追加指定子をデコードすべきであると判断された場合に
、次いで、ステップ４７において、シフタ（第６図の２
１）は、ステップ４４においてデコードされた指定子バ
イト数に等しい「シフトすべき数」を送る。又、「完了
した指定子」は、ステップ４４においてデコードされた
指定子の数だけ増加される。これは、現在サイクル中に
デコードを完了する。 第１１図には、３個までの指定子を同時にデコードする
方法のフローチャートが示されている。 第１ステツプ５１において、デコーダは、「拡張即時」
アドレスモードが手前のサイクル中に検出されたかどう
かを判断し、命令バッファの次の４つのバイトが拡張即
時データとして適切に解釈されるようにする。この判断
は重要である。というのは、拡張即時データがとる値に
は制約があり、レジスタ又は短いリテラル指定子或いは
種々の他のアドレスモードの特性である値をおそらくと
ることになるからである。命令バッファがこのような拡
張即時データを含んでいる場合には、ステップ５２にお
いて、デコーダはバイトｌないし・１が有効データを含
むかどうかを判断する。もしそうでなければ、ステップ
５：３において、命令デコーダは、シフトカウント（Ｓ
Ｃ）と、デコードされる指定子の数（Ｎ）とを決定し、
これは、指定子バイトの数及びこのサイクルにデコード
された指定子・の数を各々指示する。これらのパラメー
タはゼロにセットされるので、命令デコーダは実際には
現在サイクル中にストールする。 ステップ５２においてバイトｌないし４が有効であると
判断された場合には、それらをデコードすることができ
る。ステップ５４において、指定子バイトに対するシフ
トカウント（ＳＣ）は４に等しくセットされ、デコード
される指定ｆ・の数（Ｎ）はゼロに等しくセットされる
。次いで、ステップ５５において、ロングワードカウン
トが減少されて、拡張即時データのロングワードがデコ
ードされたことを指示する。ステップ５６において、ロ
ングワードカウントがゼロと比較され、拡張即時データ
の追加ロングワードをデコートする必要があるかどうか
判断される。もしそうならば、現在サイクルに対するデ
コードは終了である。さもなくば、ステップ５７におい
て、拡張即時指定子のデコードが終了し、拡張即時フラ
グ（Ｘ８Ｉ”）がクリアされる。このフラグは、例えば
、拡張即時データがデコードされているときにＳ ＨＩ
Ｆ ＴＯＰ信号を禁止し、これは、拡張即時モードが
最初に検出されたときに、デコードされる指定ｔの数（
Ｎ）を調整する必要がないように便宜上行なわれる。 ステップ５１に戻ると、デコーダか拡張即時データを期
待していない場合には、ステップ５８において、ＯＰコ
ードの［アクセス」形式が検査されて、命令バッファの
データが分岐変位として解釈されるべきかどうか判断さ
れる。ステップ５９において、命令デコーダは、次の指
定ｆ〜のアクセス形式をチエツクし、 「インプライド
」指定子であるかどうか判断される。 命令デコーダは多数の指定子をデコードする能力なｆＴ
しているので、実行ユニットがインプライド指定子を実
行するためのマイクロコードシーケンスを実行するので
はなくて、インプライド指定子に対するオペランドを形
成することが非常に効果的である。これは、スタックポ
インタが増加又は減少しなければならないインプライド
指定子であるときに特に効果的である。この場合、１６
進数でＥのペースレジスタ番号と、７又は８の指定ｒモ
ードがＧＰババスアサートされ、スタックポインタは汎
用ユニット（第６図の３２）によって自動的に増加又は
減少させられる。スタックオペレーション（例えば、Ｐ
Ｕ Ｓ Ｈ）は、インプライドスタックポインタオペ
ランドを用いて実行され、それらはムーブ命令と同様に
なりそして単一のサイクルにおいて実行することができ
る。このようなスタックレジスタインプライドオペラン
ドを有するＶＡＸ命令の完全なリストが添付資料Ｉに含
まれている。これらの命令については、実行ユニットが
スタックポインタを増加及び減少させるのではなく、ス
タックポインタがＧＰババスアサートされるのが好まし
い。 ステップ６０において、命令デコーダは、命令バッファ
に有効データが存在すると仮定すれば。 現在サイクル中にデコードしなければならない３個まで
の指定子の最大数を決定する。要求に対する指定子の数
が決定されると、ステップ６１において、命令デコーダ
は、デコードすべき指定子の初期数と、現在サイクルに
対するシフトカウントとを決定する。これらの初期値は
、競合が検出された場合に初期値を変更する［命令間１
読み取り競合」検出器によって使用される。 命令間読み取り競合は、現在命令に対して手前に生じた
指定子によって指定されたレジスタを直接的に又は間接
的に参照する自動増加又は自動減少指定子を命令が含ん
でいるときに生じる。命令ユニット（第１図の１２）に
よる命令のｆ・めの処理中にストールを回避するために
、レジスタデータではなくてレジスタポインタが通常は
実行ユニットに通される。というのは、命令デコード時
にはレジスタデータが常に得られないからである。 又、これは、３個までのレジスタ番けを９６本のライン
ではなくて】２本のデータラインを経て同時に通すこと
ができ、９６本のラインでは３つのレジスタの内容を通
すことが必要になる。然し乍ら、命令間読み取り競合が
生じる場合には、競合するレジスタ指定子によって指定
されたオペランド値が増加又は減少されているレジスタ
の初期値となり、この初期値は、実行ユニットが命令を
実行するときまでに変更される。命令デコーダを特殊な
ＩＲＣモードに入れて、ｌサイクル当たり１つの指定子
しかデコードされないようにすることにより競合レジス
タの増加又は減少のｉ；ｊに適切な初期値が得られるの
が好ましく、そしてデコードされている指定子がレジス
タ指定子である場合には、指定されたレジスタの内容が
ＧＰババス経て汎用ユニットに送られて５指定されたレ
ジスタの内容を得ると共に、それを実行ユニットに送信
する。 第１１図のフローチャートに示されたように、命令間読
み取り競合は、ステップ６２において、現在サイクル中
にデコードすることのできる指定子の初期数を考慮して
検出される。ステップ６１で決定された指定子の初期数
に対して命令間１；にみ取り競合が存在する場合には、
次いで、ステップ６３において、このサイクル中にデコ
ードされている指定子の数（Ｎ）と、シフトカウント（
ＳＣ）とが、１つの指定子しか要求されないという仮定
のもとで選択される。又、レジスタ指定子がデコードさ
れる場合には、レジスタ指定Ｙ・がレジスタ番号として
ＴＲバスを経て転送ユニット（第（−図の３０）へ送信
されるのではなく、Ｇ ｒ）バスを経て汎用ユニット（
第６図の３２）へ送られる。命令間読み取り競合がステ
ップ６２において検出されないか又はステップ６３にお
いて分析されている場合には、ステップ６４において、
命令デコーダは、デコードされている指定子が「拡張即
時」モードを有しているかどうかを判断する。もしそう
ならば、ステップ６５において、−１−記ステップ５５
及び５６で使用された［ロングワードカウント」が拡張
即時指定子のデータ）ｆ３式に基づいてセットされる。 データ形式がクオドワードである場合には、拡張即時ブ
ータフオドワードの最初の４バイトが現在サイクル中に
デコードされ、クオドワードデータの最後の４バイトは
その後のサイクル中にデコードされねばならない。それ
故、ロングワードカウントは１にセットされ、これは、
拡張即時データの１つの追加ロングワードをデコードす
べきであることを指示する。拡張即時指定子のデータ形
式がオクタワードである場合には、ロングワードカウン
トが３にセットされ、これは、拡張即時データの３つの
追加ロングワードを次のサイクル中にデコードしなけれ
ばならないことを指示する。又、ステップ６５において
、［シフトＯＰＪ信号が禁止される。ステップ６４にお
いて拡張即時モードが検出されたときにデコードすべき
指定子の数（Ｎ）を変更する必要がないように、拡張即
時データの最後のロングワードがデコードされるまで「
シフトＯＰＪ信号が禁止される。さもなくば、拡張即時
指定子が現在命令の最後の指定子である場合には、現在
命令に対するオペレーションコードが命令バッファから
シフトされて出される。 デコードすべき指定子の数及びシフトカウントが決定さ
れると、ステップ６６において、ＧＰ、ＳＬ及びＴＲバ
ス（第７図ないし第９図）に対するフラグ及び指定子情
報が決定される。更に、ステップ６７において、指定子
情報がＧＰ、ＳＬ及びＴ Ｒバスに出される。これで、
現在サイクルのデコード手順が終了する。 第１２図には、命令デコーダ２０の好ましい実施例のブ
ロック図が示されている。ダブルバイトＯＰコードを検
出するために、拡張ＯＰコードデコーダ１０１が設けら
れており、これは、命令バッファのバイトＯが１６進数
でＦＤの値を有するときにＥＸＴ信号をアサートする。 ＥＸＴ信号は、フリップ−フロップ１０２で指示された
ダブルバイトＯＰコードフラグをセットするのに用いら
れる。ゲート１０３及び＋０４は、命令に対する全ての
指定子がデコードされたとき及び命令バッファが最初に
ロードされたときにダブルバイトＯＰコードフラグを最
初にクリアするために設けられている。 オペレーションコードをデコードするために。 組み合わせ論理回路１０５は、ダブルバイトＯＰコード
フラグと、命令バッファのバイトＯの内容とを受け取る
。各々のオペレーションコードに対し、デコード論理回
路は、オペレーションコードに続く指定子の数を指示す
るｒＳｐｅＣＣ０ｕｎｔＪと、各指定子に対するアクセ
ス形式及びデータ形式とを発生する。デコーダ２０は、
３つまでの指定子をデコードできるので、デコードされ
るべき次の３つの指定子に対するアクセス及びデータ形
式のみが適当である。適当なアクセス及びデータ形式情
報を選択するために、各オペレーションコードの６個の
考えられる指定子の各々に対してアクセス及びデータ形
式を受け取りそして次の３つの指定子に対する情報を選
択するマルチプレクサ１０６が設けられている。選択す
べき位置は、完了する指定子の数（レジスタ＋０７によ
って指示される）によって制御される。 現在ＯＰコードにおけるｒｓｐｅｃ ｃｏｕｎｔＪ即
ち指定子の数は、デコード論理回路１０５から３ビツト
の２進減算器１０８へ送られ、この減算器は、完了する
指定子の数を５ｐｅｃ ｃｏｕｎｔから減算し、デコ
ードされる残りの指定子の数を決定する。デコードされ
る残りの指定子の数は、比較器１０９において、実際に
デコードされた指定子の数Ｎと比較され、現在命令に対
する全ての指定子が現在サイクルの終りまでにデコード
されるかどうかを判断する。然し乍ら、最後の指定子が
拡張即時モードを有する場合には、比較器１０９は、た
とえ拡張即時指定子が部分的にデコードされただけであ
ってもアクティブな信号をアサートする。拡張即時モー
ドは、「シフトＯＰ」信号を禁止するための信号を発生
する拡張即時検出器１１０によって検出される。この禁
止信号は、アンドゲート１１１において比較器１０９か
らの出力と合成され、これにより発生される信号は、［
シフトＯＰＪ信号をアサートすると共に、ダブルバイト
フラグをクリアする。レジスタ１０７が次のサイクルの
始めに完了する指定子の適切な数を指示するように、そ
のデータ入力は３ビット２進加算器１１３の出力を受け
取り、該加算器は、レジスタ＋０７のデータ出力を受け
取って、それを現在サイクル中に実際にデコードされた
指定子の数と合成する。 現在サイクル中に要求に対する指定子の数を決定するた
めに、命令デコーダ２０は、要求論理回路１１４を含ん
でおり、この論理回路は、次の３つの指定子の特性をマ
ルチプレクサ１０６から受け取ると共に、モードデコー
ダ１１５からも情報を受け取り、そしてこのデコーダは
、命令バッファのオペレーションコードに続く最初の４
バイトのモードをデコードする。モードデコーダは、第
５図に示されたテーブルに基づいて命令デコーダのバイ
トｌないし４の簡単なデコードを実行し、バイトエない
し４の各々がレジスタ指定子であるか短いリテラルの指
定子であるかインデックスレジスタであるかコンプレッ
クス指定子であるか絶対アドレスモードのコンプレック
ス指定子（即ち、バイトが１６進数で９Ｆの値を有する
）であるか或いは即時モードのコンプレックス指定子（
即ち、各バイトが１６進数で８Ｆの値を有する）である
かを指示する各２進出力を発生する。又、モードデコー
ダ１１５は、バイト１ないし４のシーケンスを４つの主
たるケースの特定の１つに属するものとして認識する。 これらのケースは第２１図に示されており、これを参照
して以下に説明する。 現在サイクル中におそらくデコードされる指定子の数を
決定するのに加えて、要求論理回路は、命令バッファの
最初の３バイトが指定子モードの許容できるシーケンス
を表わしているかどうかを判断する。このシーケンスが
許容できない場合には、要求論理回路がアドレス欠陥信
号を発生し、この信号は、オアゲートｌ１６において、
パリティエラー信号のような他の欠陥信号と合成され、
命令デコーダをストールする。オアゲートの出力は、フ
リップ−フロップ１１７へ送られ、デコーダ欠陥信号が
発生される。この信号は、実行ユニットによって欠陥が
確認されたときに現在プログラムの実行を遮断すること
ができる。デコーダは、フリップ−フロップ１１７がＲ
ＥＳＴＡＲＴ信号によってクリアされるまでこのフリッ
プ−フロップによってストールされたままとなる。別の
オアゲート１１８は、デコーダ欠陥信号をオアゲート１
１６の出力及びオペランドユニット２１からのストール
信号（ＯＰＵ ５ＴＡＬＬ）と合成し、命令デコーダ
をストールするための信号を発生する。オアゲート１１
６の出力及びデコーダ欠陥信号はアンドゲート１１９を
禁止するのに用いられ、アンドゲート１１９は命令が完
全にデコードされたかどうかを決定する。アンドゲート
１１９の出力はレジスタ１２０にラッチされ、新たな有
効フォークアドレスの送信を指示する信号をフォーク待
ち行列（第１図の２３）へ供給し、これは命令発生ユニ
ット及びマイクロコード実行ユニット（第１図の２５及
び２８）へ送られる。 要求論理回路１１４は、例えば、命令バッファにおいて
レジスタモード、短いリテラルモード又はインデックス
モードを有するバイトが直後に続くインデックスモード
を有するバイトを検出したときに、アドレシング欠陥信
号を発生する。換言下れば、アドレシング欠陥は、イン
デックスモードを有するバイトの後にコンプレックス指
定子が続かないときに発生される。又、デコードされる
べき指定子が「書き込み」アクセス形式を有しているが
指定子が短いリテラルモードも有するときにもアドレッ
シング欠陥が生じる。 要求論理回路は、デコードされている命令のアーキテク
チャに関する情報をエンコードし、次の３つの指定子の
特性と、命令デコーダにおけるバイトｌないし３の考え
られるモードとにコンプレックスな仕方で依存する所定
のデコードケースを選択する。又、要求論理回路１１４
は、要求される指定子の数を、残りの指定子の数が３未
満であるときに必要とされる指定子の数に制限し、更に
、デコーダストールがあるときにゼロ指定子を選択する
。必要とされる指定子の数は、残りの指定子の数から２
つのオアゲート１２１．１２２によって得られる。又、
要求論理回路は、アドレッシング欠陥があるときにゼロ
指定子も要求する。 添付資料■には、ＶＡＸ命令をデコードするための要求
論理の真理値表が示されている。この表は、次の欄、即
ちＮ（必要な指定子の数）；ＳＦ３、ＳＦ３．ＳＰＩ
（上記したビベイ及びエフホース二進の第３７１頁に
掲載され、インプライド読み取り及びインプライド書き
込み指定子を更に含む命令に対する次の３つの指定子の
アクセス形式）；Ｒ４、Ｓ４、Ｉ４、Ｒ３、Ｓ３、Ｉ３
、Ｒ２、Ｓｌ、Ｉ２、Ｒ１，Ｓｌ、Ｉｔ （命令バッ
ファにおける各バイトｌないし４がレジスタモードを有
するか短いリテラルモードを有するかインデックスモー
ドを有するかを示す）；ＲＥＱ。 （要求すべきケース）；及びＲＡＦ（アドレッシング欠
陥を指示する）を含んでいる。 デコードすべき指定子の初期数（Ｎ′）及びデコードす
べき指定子バイトの初期数（ＳＣ″）は、モード情報、
ＩＲＣＣＹＣＬＥ信号、ＧＰ及びＳＬストール信号、命
令バッファからのバイト及び有効フラグ、そして次の３
つの指定子のデータ形式によって決定される。シフトカ
ウント論理回路は、種々のケースに対する多数の論理ツ
リーで構成される。これらのケースは、分岐バイト命令
（ＲＩＢＢ、Ｒ２ＢＢ、Ｒ３ＢＢ）又は分岐ワード命令
（ＲＩ ＢＷ、Ｒ２ＢＷ、Ｒ３ＢＷ）に対して１個、２
個又は３個の指定子を要求するケースを含む。シフトカ
ウント論理回路は、更に、インプライド指定子（Ｒ１１
）を有する命令の１つの指定子を要求すると共に、イン
プライド指定子（Ｒ２Ｉ）を有する命令に対する２つの
指定子を要求するケースを含む。更に、シフトカウント
論理回路は、分岐変位でもインプライド指定子でもない
ｌから３までの指定子を要求する５つのケースも含む。 これらのケースは、１つの指定子を要求する単一ケース
（Ｒ１）と、２つの指定子を要求する２つのケース（Ｒ
２、Ｒ２Ｒ）と、３つの指定子を要求する２つのケース
（Ｒ３、Ｒ３ＸＲ）とを含む。 Ｒ２Ｒツリーは、第１バイトがレジスタ指定子でも短い
リテラルでもなく且つ第２指定子が短いリテラルであっ
てはならないときにのみ要求される。この特殊なケース
は、次のサイクル中に短いリテラルが第１バイトにおい
て現われるときに要求論理回路がアドレス欠陥信号（Ｒ
ＡＦ）を発生できるようにするために設けられている。 換言すれば、要求論理回路は、２つの指定子が必要とさ
れそして第２の指定子が書き込み又は変更アクセス形式
を有するときにＲ２Ｒツリーを選択する。 これは、第１バイトのモードのみを探索するアドレス欠
陥信号を発生する要求論理を許すので、要求論理を簡単
化する。簡単な形態においては、Ｒ３Ｘ Ｒツリーは、
最後の指定子がレジスタであるときにのみ３つの指定子
をデコードする。３つの指定子が必要とされるときには
、要求論理回路は、最初の２つのバイトがレジスタであ
るか又は短いリテラル指定子であるときにのみＲ３ツリ
ーを要求し、さもなくば、Ｒ３ＸＲツリーを選択する。 ３つの論理ツリーの各々は、デコードされた初期数の指
定子（Ｎ′）と、デコードされた指定子バイトのシフト
カウント（ＳＣ’ ）とを発生する。要求論理回路１１
．４は、マルチプレクサ１２４及び１２５が要求された
論理ツリーからのＮ′及びＳＣ′ を選択するように動
作させる。Ｎ′は、命令内読み取り競合が生じるかどう
かを判断するために命令内読み取り競合検出器１２６に
よって使用される。もしそうならば、信号ＴＲＣがアサ
ートされる。ＩＲＣ信号及びＸ８Ｆ信号は、第３のマル
チプレクサ１２６が指定子の数及び実際にデコードされ
た指定子バイトを指示するＮ及びＳＣを選択するように
動作させる。拡張された即時信号Ｘ８Ｆは、ある優先順
位を有し、この場合、拡張即時データの４つのバイトを
デコードするためにＮがゼロであって且つＳＣがゼロ又
は４のいずれかである。ＩＲＣ信号は、第２の優先順位
を有し、この場合、Ｎ及びＳＣは、せいぜい１つの指定
子をデコードするために論理ツリーから選択される。換
言すれば、命令内読み取り競合が検出されたときに、シ
ステムクロックの各サイクルごとに１つの指定子しかデ
コードされない。最初に選択されたツリーがバイト分岐
命令に対して３つの指定子を要求する場合、例えば、命
令内読み取り競合が検出されたときには、Ｒ１ツリーが
選択され、次いで、Ｒ１ツリーが再び選択され、そして
最終的に、Ｒ３ＢＢツリーに代わってＲＩＢＢツリーが
選択される。 シフタ （第６図の２１）によりシフトされるべき実際
のバイト数は、加算器１２７において指定子バイトシフ
トカウントＳＣに１を選択的に加えることにより得られ
る。 デコード手順における最終的な段階は、出力選択及び有
効性論理回路１２８によって実行され、これは、現在サ
イクルにおいてデコードされている指定子に対するデー
タの命令バッファ内の位置を決定する。ＴＲバスの場合
、第１ソースオペランドに対する情報は、命令バッファ
のバイトｌから得られる。マルチプレクサ＋２９は、命
令バッファから第２ソース指定子に対する情報を得そし
て同様にマルチプレクサ１３０は行き先指定子に対する
情報を得る。同様に、マルチプレクサ１３１は、命令バ
ッファから短いリテラルデータを得る。汎用指定子に対
する情報は、命令バッファ内の次々のバイトからシフタ
１３２によって得られる。インプライド指定子を予め処
理するために。 最終的なマルチプレクサ１３３は、スタックポインタ（
Ｓ Ｐ）をペースレジスタとして選択し、更に、インプ
ライド読み取り又はインプライド書き込みに対して各々
８のモード又は９のモードを選択する。 第１３図は、ＲＩＢＢツリーに対するシフトカウント論
理回路の回路図である。この論理ツリーは、例えば、分
岐命令（ＶＡＸアーキテクチャにおけるＢＲＢ命令のよ
うな）のバイト変位をデコードするために選択される。 ゲート１４１は、命令デコーダにおけるバイト１が有効
であるときにＮ′及びＳＣ′の両方が１に等しく、さも
なくば、Ｎ′及びＳＣ′の両方が０であるよう確保する
。命令バッファのバイトｌは、その有効データフラグ（
Ｉ ＶＡＬｒＤ［Ｉ］）がセットされそして汎用ユニッ
ト（第６図の３２）がストールされないときに有効であ
る。 第１４図は、ＲＩＢＷ論理ツリーの回路図である。この
論理ツリーは、分岐命令（ＶＡＸアーキテクチャにおけ
るＢＲＷ命令のような）のワード変位をデコードするた
めに選択される。命令バッファのバイト２が有効である
場合、Ｎ′はｌでありそしてＳＣ′は２であり、さもな
くば、Ｎ′及びＳＣ′の両方が０である。命令バッファ
のバイト２の有効性は、有効データフラグＮ ＶＡＬ
ＩＤ［２］）及びＧＰ ５ＴＡＬＬ信号に基づいてゲ
ート１４２によって決定される。 第１５図は、１つのインプライド指定子をデコードする
ためのＲＩＩツリーに対するシフトカウント論理を示す
回路図である。このツリーは、例えば、サブルーチン命
令からの復帰をデコードするときに選択される。シフト
カウントがゼロである理由は、デコードすべき明確な指
定子が命令バッファにないからである。デコードされる
指定子の数Ｎ′は、汎用ユニットがストールされた場合
にＯであり、さもなくば、Ｎ′はｌである。それ故、Ｒ
１１論理ツリーは、ＧＰ ５ＴＡＬＬ信号を反転する
単一のインバータ１４３を含む。 第１６図は、Ｒ２ＢＢ論理ツリーの回路図であり、これ
は、デコードすべき第２の指定子が分岐命令に対するバ
イト変位であるときに選択される。この論理ツリーが選
択されると、バイトｌはレジスタ又は短いリテラルでな
ければならず、そしてバイト２は変位である。バイトｌ
が短いリテラルであって且つ短いリテラルのストールが
ある場合にはこれらのバイトをいずれもデコードするこ
とができない。さもなくば、バイト２が有効で且つスト
ールがない場合に両方のバイトをデコードすることがで
きる。汎用ユニットのみがストールされそして第１バイ
トが有効である場合に、第１バイトのみをデコードする
ことができる。これらの判断は、２つのゲート１４４及
び１４５と、マルチプレクサ１４６とによって行なわれ
る。 さて、第１７図には、Ｒ２ＢＷ論理ツリーの回路図が示
されており、これは、２つの指定子をデコードするのに
用いられ、その第１はレジスタ指定子でありそしてその
第２はワード変位である。 ３つの全てのバイトは、第３バイトが有効で且つ汎用ユ
ニットがストールされないことがゲート１４７によって
検出された場合にデコードされる。 さもなくば、レジスタ指定子は、それが有効である場合
にデコードすることができる。オアゲート１４８及びマ
ルチプレクサ１４９は、これらの場合にＮ′及びＳＣ′
の正い値を与えるために設けられている。 第１８図は、Ｒ２１論理ツリーの回路図である。このツ
リーは、第１バイトがレジスタであるか又は短いリテラ
ル指定子であるときに選択され、第２の指定子がインブ
ライされる。Ｎ′及びＳＣ′は、第１バイトをデコード
できないことがゲート１５０及び＋５１によって検出さ
れた場合に両方ともＯとなる。さもなくば、ＳＣ′はｌ
であり、そしてＮ′は少なくともｌである。インブライ
された指定子を汎用ユニットに送れるとき、換言すれば
、ＧＰ ５ＴＡＬＬ信号がアサートされないときにＮ
′が２となる。これらの場合のＮの正い値はゲート１５
２及び１５３によって決定される。 第１９図は、Ｒ３ＢＢ論理ツリーの回路図であり、これ
は、バイトｌがレジスタ又は短いリテラルの指定子であ
番ハバイト２がレジスタ指定子でありそしてバイト３が
バイト変位であるときに使用される。全ての指定子は長
さが１バイトであるから、Ｎ′はＳＣ′に等しい。第３
バイトが有効で且つ汎用ユニットがストールされない場
合にのみＮ′が３に等しくなる。さもなくば、第２バイ
トが有効であって、且つバイトｌが短いリテラルで拡張
ユニット（第６図の３１）がストールされないことが真
でない場合に、Ｎ′が２に等しくなる。これらの場合に
Ｎ′及びＳＣ′の値は、ゲート１５４．１５５．１５６
．１５７及び１５８によって決定される。 第２０図には、Ｒ３ＢＷ論理ツリーの回路図が示されて
おり、これは、バイトｌがレジスタ又は短いリテラルの
指定子であり、バイト２がレジスタでありそしてバイト
３及び４がワード変位であるときに使用される。これら
の状態にもとでは。 バイトｌが短いリテラルで且つ拡張ユニットがストール
されるか、或いはバイトＩが無効である場合そしてその
場合にのみ、Ｎ′及びＳＣ′がゼロとなる。（バイトｌ
が無効である場合には、バイト２及びバイト４もそうで
あることを想起されたい。）バイトｌ、２及び４が全て
有効でありそしてストールがない場合にＮ′は３に等し
くそしてＳＣ′は４に等しい。さもなくば、バイト４が
無効であるか或いは汎用ユニットがストールされた場合
、Ｎ′は２に等しく且つＳＣ′は２に等しく；バイト２
が有効である場合にはＮ′及びＳＣ′の両方が１に等し
い。これらの場合のＮ′及びＳＣ′の値は、ゲート１５
９．１６０，１６１．１６２．１６３及び１６４によっ
て決定される。 要求論理回路（第１２図の１１４）及び拡張即時検出器
（第１２図の１１０）は、分岐変位又は拡張即時データ
が命令バッファに現われる場合を処理するものである。 これらの場合はさておき、バイトｌで始まる命令バッフ
ァの３つの指定子の正当なシーケンスは、せいぜい１つ
の指定子がコンプレックス指定子である場合に、第２１
図に示す４つの主たるケースの１つに入る。説明上、ロ
ングワード変位を有するコンプレックス指定子が示され
ている。 ４つの主たるケースが２進サブスクリプトで示されてお
り、これらサブスクリプトは、モードデコーダ（第１２
図の１１５）によって発生されたＣＡＳＥ選択信号の２
進値を表すものである。 ＣＡＳＥ、、においては、コンプレックス指定子のペー
スレジスタはバイト１で始まり、ＣＡＳＥ。 においてはコンプレックス指定子のペースレジスタがバ
イト２で始まり、ＣＡ、ＳＥ、、においてはコンプレッ
クス指定子のペースレジスタがバイト３で始まり、そし
てＣＡＳＥ、、においてはコンプレックス指定子のペー
スレジスタがバイト４で始まる。しかしながら、３つ全
部の指定子はレジスタ指定子であるか、或いは１つの指
定子が短いリテラルでそして他の指定子がレジスタ指定
子であってこれがＣＡ Ｓ Ｅ、、に入ることが考えら
れる。いずれの場合においても、第３の指定子が短いリ
テラルであるときには３つの指定子を同時にデコードで
きないことに注意されたい。３つの指定子が同時にデコ
ードされる場合には、第３の指定子が行き先指定子であ
る。又、ｌサイクル当たりせいぜい１つの短いリテラル
と、せいぜい１つのコンプレックス指定子をデコードで
きるだけである。 というのは、いずれの短いリテラル指定子も拡張ユニッ
トによって処理しなければならず、そしていずれのコン
プレックス指定子も汎用ユニットによって処理しなけれ
ばならず、これらユニットの各々はこのような指定子を
１サイクル当たり１つしか処理できないからである。 第２１図に示す４つの主たるケースは、バイト１．２及
び３が短いリテラルモードを有するか。 レジスタモードを有するかインデックスモードを有する
かによって区別できる。これは、第２２図の真理値表に
よって示されている。ＣＡ Ｓ Ｅ、、においては、バ
イトｌは短いリテラル又はレジスタモードを有し、バイ
ト２は短いリテラル、レジスタ又はインデックスモード
を有し、そしてバイト３はインデックスモードを持たな
い。ＣＡＳＥ。 においては、バイト１は短いリテラル、レジスタ又はイ
ンデックスモードを有し、バイト２は短いリテラルモー
ドもレジスタモードもインデックスモードももたず、そ
してバイト３はいずれかのモードを有する。ＣＡＳＥ、
、においては、バイト１は短いリテラル又はレジスタモ
ードを有し５バイト２は短いリテラル又はレジスタモー
ドを有しそしてバイト３はインデックスモードを有する
。ＣＡＳＥ、、においては、バイトｌは短いリテラルモ
ードもレジスタモードもインデックスモードももたず、
そしてバイト２及び３はいずれかのモードをもつことが
できる。 第２３図は、４つのケースをデコードするための最適な
論理回路の回路図である。３人カッアゲート１７１は、
バイトｌが短いリテラルモードもレジスタモードもイン
デックスモードももたないかどうかを判断する。もしそ
うであれば、オアゲート＋７２及び１７３はＣＡＳＥ、
を指示する。 さもなければ、ＣＡＳＥ［Ｏ］は、バイト２が短いリテ
ラルモードもレジスタモードもインデックスモードもも
たないことが３人カッアゲート１７４によって検出され
たときだけアサートされる。 又、［ＣＡＳＥＩ］は、バイト１がレジスタモード又は
短いリテラルモードをもつことがオアゲート１７５によ
って検出され、バイト２がレジスタモード又は短いリテ
ラルモードをもつことがオアゲート１７６によって検出
されそしてバイト３がインデックスモードをもつことが
３人カアンドゲート１７７によって検出されたときだけ
アサートされる。 コンプレックス指定子に続くレジスタ又は短いリテラル
指定子をデコードするためには、命令バッファの可変長
さレベルに対してデコードすることが必要である。これ
らのレベルは、デコード論理回路に後で現われる信号が
、その信号に関連した特定のレベルで識別できるように
、第２１図に示されている。レベルｌは、バイトｌのベ
ースレジスタで始まるコンプレックス指定子のデコード
動作を指している。コンプレックス指定子の直後にある
短いリテラル又はレジスタ指定子のレベルは、コンプレ
ックス指定子のレベルに続くサフィックスＡで示されて
いる。ときには、最後の指定子がレジスタ指定子である
ときにコンプレックス指定子に続く２つの指定子をデコ
ードすることができる。最後のレベルは、コンプレック
ス指定子のレベルに続くサフィックスＢで指示される。 例えば、第２１図に示すように、ＣＡＳＥ、、において
は、短いリテラル又はレジスタ指定子は、バイトｌで識
別されたペースレジスタを有するコンプレックス指定子
の長さに基づいてバイト２ないし６のいずれかで生じる
レベルＩＡにおいてデコードすることができる。同様に
、レジスタ指定子は、コンプレックス指定子の長さに基
づいてバイト３ないし７で生じるレベルＩＢにおいてデ
コードすることができる。 ＣＡ Ｓ Ｅ、、においては、コンプレックス指定子が
レベル２にデコードされる。コンプレックス指定子の長
さは指定子のモードによって決定され、指定子が即時モ
ードを有する場合には、デコードされている命令につい
ての指定子のシーケンスにおけるコンプレックス指定子
の位置に関連したデータ形式に基づいたものとなる。 即時モードを有するコンプレックス指定子に続く指定子
をデコードする際に特にやっかいな問題は、その命令に
ついての指定子のシーケンスにおけるコンプレックス指
定子の位置が、ペースレジスタを指定するバイトの前の
バイトにおいてインデックスレジスタが指定されるかど
うかによって決まることである。例えば、ＣＡＳＥ、、
の場合に、バイトＩがインデックスモードをもたない場
合には、バイト２で始まるコンプレックス指定子に対す
るデータ形式がシフタ１０６によって選択された第２の
データ形式であるが、第１バイトがインデックスモード
を有する場合には、バイト２で識別されたペースレジス
タを有するコンプレックス指定子に対するデータ形式が
シフタで選択された第１データ形式となる。それ故、Ｃ
Ａ Ｓ Ｅ、。 及びＣＡＳＥ、、におけるコンプレックス指定子の長さ
は、ベース行き先にの前にあるインデックス行き先があ
るかどうかによって決まる。それ故、デコード論理回路
は、レベル２．２Ａ又は２Ｂへとデコードするためにイ
ンデックス行き先がベース行き先の前にくるかどうかを
しばしば区別しなければならない。 インデックスレジスタがベースの前に有るときには、こ
れらのレベルが２■、２１Ａ及び２ＩＢとして識別され
る。コンプレックス指定子が絶対又は即時のモードをも
たないときには、２■、２ＩＡ及び２１Ｂレベルにおけ
る指定子に関する情報が２．２Ａ及び２Ｂレベルにおけ
る指定子に対する情報と同じになる。 ＣＡＳＥ、、においては、バイト３は、シーケンスにお
いて第３指定子であるか又はコンプレックス指定子に対
するベース行き先となるレジスタ指定子を含んでもよく
、そしてコンプレックス指定子は、バイト２がインデッ
クスモードをもたない場合には第３指定子であり、或い
はバイト２がインデックスモードをもつ場合には第２指
定子である。それ故、バイト３はレベル３へとデコード
されるときはレジスタ指定子となるが、レベル３■へと
デコードされるときにはレジスタ指定子とならない。又
、３１Ａレベルにおけるレジスタ指定子は、バイト３で
指定されたベースを有するコンプレックス指定子に続い
てデコードすることができる。 ＣＡ Ｓ Ｅ、、において、バイト３は常にインデック
スモードを有しているので、レベル４
出願に開示されているコンピュータシステムの幾つかの
特徴を有するものである。エバンス氏等の「デジタルコ
ンピュータのシステム制御ユニットとサービス処理ユニ
ットとの間のインターフエイフ！、（ＡＮ ＩＮＴＥＲ
ＦＡＣＥ ＢＥＴＷＥＥＮ Ａ ＳＹＳＴＥＭＣＯＮＴ
ＲＯＬ ＵＮＩＴ ＡＮＤ Ａ ５ＥＲＶＩＣＥ ＰＲ
ＯＣＥＳＳＩＮＧ ｔｌＮＩＴＯＦ Ａ ＤＩＧＩＴＡ
Ｌ ＣｏＭＰＵ丁ＥＲ）ノ ；アーノルド氏等の［シス
テムと中央処理ユニットとをインターフェイスする方法
及び装ｆｆ１（ＮＥＴＩ（ＯＤ ＡＮＤ ＡＰＰＡＲＡ
ＴＵＳＦＯＲＩＮＴＥＲＦＡＣＩＮＧ Ａ ＳＹＳＴＥ
Ｍ ｌ＋［Ｔ）（ＴＨＥ ＣＥＮＴＲＡＬＰＲＯＣＥＳ
ＳＩＮＧ ＵＮＩＴＳ）Ｊ ；ガグリアード氏等の［
マルチプロセッサシステムのシステム制御ユニットをシ
ステムの主メモリとインターフェイスするための方法及
び手段（ＭＥＴＨＯＤ ＡＮＤ ＭＥＡＮＳ ＦＯＲＩ
ＮＴＥＲ−ＦＡ（：ＩＮＧ Ａ ＳＹＳＴＥＭ Ｃ０Ｎ
ＴＲ０Ｌ ［ＪＮＩＴ ＦＯＲＡ ＭＬＩＬＴＩ−ＰＲ
ＯＣＥＳＳＯＲＳＹＳＹＴＥＭ 陪Ｔ１イ Ｔ）ＩＥ
ＳＹＳＹＴＥＭ Ｍ＾ＩＮＭＥＭＯＲＹ）Ｊ
；’Ｄ、フィツト氏等の「パイプライン式コンピュータ
システムにおいて考えられる種々の数のメモリアクセス
競合を分析する方法と装置（ＭＥＴＨＯＤ ＡＮＤ Ａ
ＰＰＡＲＡＴＵＳ ＦＯＲＲＥＳＯＬＶＩＮＧ Ａ Ｖ
ＡＲＩ−ＡＢＬＥ ＮＵＭＢＥＲＯＦ ＰＯＴＥＮＴＩ
ＡＬ ＭＥＭＯＲＹ ＡＣＣＥＳＳ Ｃ０Ｎ−ＦＬＩＣ
ＴＳ ＩＮ Ａ ＰｒＰＥＩｊＮＥＤ ＣＯＭＰｔＪＴ
ＥＲＳＹＳＹＴＥＭ）Ｊ ；Ｄ、フィツト氏等の「可
変長さの命令アーキテクチャにおいて多数の指定子をデ
コードする方法（ＤＥＣＯＤＩＮＧ ＭＵＬＴＩＰＬＥ
５ＰＥＣＩＦＩＥＲ３ＩＮ Ａ ＶＡＲＩＡＢＬＥｌ
、ＥＮＧＴＨｒＮｓＴＲＵｃＴＩＯＮ ＡＲＣ）ＩＩＴ
ＥＣＴＵＲＥ）Ｊ 、 Ｄ、フィツト氏等のｒ仮想命
令キャッシュリフィルアルゴリズム（ＶＩＲＴＵＡＬ
ｌＮ５ＴＲＵＣＴＩＯＮ ＣＡＣＨＥ ＲＥＦＩＬＬＡ
ＬＧＯＲＩＴＨＭ）にマージ１氏等のｒデジタルコンピ
ュータにおいてデータ依存性を分析する多命令処理シス
テム（ＭＵＬＴＩＰＬＥ ｌＮ５ＴＲＵＣＴＩＯＮ Ｐ
ＲＥＰＲＯＣＥＳＳ−ＩＮＧ ＳＹＳＴＥＭ ＷＩＴＨ
ＤＡＴＡ ＤＥＰＥＮＤＥＮＣＹ ＲＥＳＯＬｊＪＴＩ
ＯＮＦＯＲＤＥＧＩＴＡＬ ＣＯＭＰＵＴＥＲ５）Ｊ
；フィツト氏等の［パイプラインプロセッサにおいて
暗示された指定子を予め処理する方法（ＰＲＥＰＲＯＣ
ＥＳＳＩＮＧ ＩＭＰＬＩＥＤＳＰＥＣＩＦＩＥＲ５Ｉ
Ｎ Ａ ＰＩＰＥＬＩＮＥＤ ＰＲＯＣＥＳＳＥ
Ｒ）ノ ； Ｄ。 フィツト氏等の「ブランチ予想（ＢＲＡＮＣＨＰＲＥ−
ＤＩＣＴＩＯＮ）Ｊ ；フォラサム氏等の「デジタルコ
ンピュータのパイプライン式フローティングポイント加
算器（ＰＩＰＥＬＩＮＥＤ ＦＬＯＡＴＩＮＧ ＰＯＩ
ＮＴ ＡＤＤＥＲＦＯＲＤＩＧＩＴＡＬ ＣＯＭＰｔＪ
ＴＥＲ）Ｊ ニゲランドマン氏等の「自己計時式レジ
スタファイル（ＳＡＬＦ ＴＩＭＥＤ ＲＥＧＩＳＴＥ
ＲＦＩＬＥ）Ｊ ；ベペン氏等の［パイプライン式コ
ンピュータシステムにおいてエラーを検出して修正する
方法及び装置（ＭＥＴ）ＩＯＤ ＡＮＤ ＡＰＰＡＲＡ
ＴＵＳ ＦＯＲＤＥＴＥＣＴＩＮＧ ＡＮＤ Ｃ０ＲＲ
ＥＣＴＩＮＧ ＥＲＲＯＲ５ＩＮ Ａ ＰＩＰＥ−ＬＩ
ＮＥＤ ＣＯＭＰＵＴＥＲＳＹＳＴＥＭ）Ｊ ：フリ
ン氏等の［マルチプロセッサシステムにおいてシステム
制御ユニットを用いて通信要求を仲裁する方法及び装置
（ＭＥＴＨＯＤ ＡＮＤ ＭＥＡＮＳ ＦＯＲＡＲＢＩ
ＴＲＡＴＩＮＧ ＣＯＭＭＵＮＩ−ＣＡＴＩＯＮ Ｒ
ＥＱＵＥＳＴＳ ［ＪＳＩＮＧ Ａ ＳＹＳＹＴ
ＥＭ Ｃ０ＮＴＲ０Ｌ ＵＮＩＴＴＮ Ａ ＭＵＬ
ＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ）Ｊ ； Ｅ
、フィツト氏等の「マイクロコード化実行ユニットにお
ける並列動作式の制御多機能ユニット（ＣＯＮＴＲＯＬ
ＭＵＬＴＩＰＬＥ ＦＬＩＮＣＴＩＯＮ ＵＩＮＴＳ
ＷＩＴ）（ＰＡＲＡＬＬＥＬ ０ＰＥＲＡＴＩＯＮＩ
Ｎ Ａ ＭＩＣＲＯＣＯＤＥＤ ＥＸＥＣＵＲＩＯＮ
ＵＩＮＴ）Ｊ ；ウェブ二世氏等の「仮想メモリシス
テムをベースとするデジタルコンピュータの命令パイプ
ライン内において予めフェッチした命令でメモリアクセ
ス例外を処理する方法（ＰＲＯＣＥＳＳＩＮＧ ＯＦ
ＭＥＭＯＲＹ ＡＣＣＥＳＳＥＸＣＥＰＴＴＯＮＳ Ｗ
ＩＴＨＰＲＥ−ＦＥＴＣ）（ＥＤ ｌＮ５ＴＲＵＣＴＴ
ＯＮＳＷＩＴＨＩＮ ＴＨＥ ｌＮ５ＴＲＵＣＴＩＯＮ
ＰＩＰＥＬＩＮＥ ＯＦ Ａ ＶＩＲＴＵＡＬＭＥＭ
ＯＲＹ ＳＹＳＴＥＭ−ＢＡＳＥＤ ＤＩＧＩＴＡＬ
ＣＯＭＰＵＴＥＲ）Ｊ ；ヘザリントン氏等の「デジタ
ルコンピュータシステムにおいて仮想−物理メモリアド
レスの変換を制御する方法及び装置（ＭＥＴＨＯＤ Ａ
ＮＤ ＡＰＰＡＲＡＴ［ＪＳ ＦＯＲＣＯＮ丁ＲＯＬＬ
ＩＮＧ 丁ＨＥ Ｃ０ＮＶＥＲ５ＩＯＮ ＯＦ
ＶＩＲＴＬＩＡＬ Ｔ。 ＰＨＹＳＩＣＡＬ ＭＥＭＯＲＹ ＡＤＤＲＥＳＳＥＳ
ＩＮ Ａ ＤＩＧＴＴＡＬ Ｃ０Ｎ−ＰＵＴＥＲＳＹ
ＳＹＴＥＭ）Ｊ ；ヘザリントン氏等の「エラー修正
機能を有するライトパックバッファ（ＷＲＩＴＥＢＡＣ
Ｋ ＢＵＦＦＥＲ讐ＩＴＨＥＲＲＯＲＣ０ＲＲＥＣＴＩ
ＮＧ ＣＡＰＡＢＩＬＩ−ＴＩＥＳ）Ｊ ；フリン氏
等のＦマルチプロセッサシステムにおいてシステム制御
ユニットを用いて通信要求を仲裁する方法及び手段（Ｍ
ＥＴ）ＩＯＤ ＡＮＤ ＭＥＡＮＳＦＯＲＡＲＢＩＴＲ
ＡＴｒＮＧ ＣＯＭＭＵＮｒＣＡＴＩＯＮ ＲＥＱ［Ｊ
ＥＳＴＳ ｔＪｓＩＮＧＡ ＳＹＳＴＥＭ Ｃ０ＮＴＲ
０Ｌ ＵＮＩＴ ＩＮ Ａ ＭＵＬＴＩ−ＰＲＯＣＥＳ
ＳＯＲ３ＹＳＴＥＭ）Ｊ ；チナズワミー氏等の［マ
ルチプロセッサシステムにおいてシステムユニット間の
データトランザクションに対するモジュール式クロスバ
−相互接続ネットワーク（ＭＯＤＩＪＬＡＲＣＲＯ３Ｓ
ＢＡＲＩＮＴＥＲＣＯＮＮＥＣＴｒＯＮ ＮＥＴＷＯＲ
Ｋ ＦＯＲＤＡＴＡ ＴＲＡＮＳ−ＡＣＴＩＯＮＳ Ｂ
ＥＴＷＥＥＮ ＳＹＳＴＥＭ ＵＮＩＴＳ ＩＮ Ａ
ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ）Ｊ
；ポルジン氏等の［入力／出カニニットを有するマルチ
プロセッサシステムに対するシステム制御ユニットをイ
ンターフェイスする方法及び装ｆｉ！ｆｆｉ（ＭＥＴＩ
（００ＡＮＤ ＡＰＰＡＲＡＴＬＩＳ ＦＯＲＩＮＴＥ
ＲＦＡｃＩＮＧ Ａ ＳＹＳＹＴＥＭ Ｃ０ＮＴＲ０Ｉ
、ＵＮＩＴ ＦＯＲＡＭｊＪＬＴＩ−ＰＲＯＣＥＳＳＯ
ＲＳＹＳＹＴＥＭ ＷＩＴＨＩＮＰＵＴｌｏＵＴＰＵＴ
ＬＩＮＩＴＳ）Ｊ ；ガグリアード氏等の「システム
主メモリを有するマルチプロセッサシステムのためのシ
ステム制御ユニットをインターフェイスする手段に用い
るメモリ構成（ＭＥＭＯＲＹ Ｃ０ＮＦＩＧＬＩＲＡＴ
ＩＯＮ ＦＯＲＵＳＥ ＷＩＴＩ（ＭＥＡＮＳ ＦＯＲ
ＩＮＴＥＲＦＡＣＩＮＧ Ａ ５ＹＳＴＥＮＣＯＮＴＲ
ＯＬ ＬＩＮＩＴ ＦＯＲＡ ＭＵＬＴＩ−ＰＲＯＣＥ
ＳＳＯＲＳＹＳＴＥＭＷＩＴ）（Ｔ）ＩＥ ＳＹＳＴＥ
Ｍ ＭＡ夏Ｎ ＭＥＭＯＲＹ）Ｊ ；そしてガグリア
ード氏等の［システムモジュール間のＤＲＡＭ制御信号
のエラーチエツクのための方法及び手段（ＭＥＴＨＯＤ
ＡＮＤ ＭＥＡＮＳ ＦＯＲＥＲＲＯＲＣＨＥＣＫｆ
ＮＧ ＯＦ ＤＲＡＭ−ＣＯＮＴＲＯＬ ５ｆＧＮＡＬ
Ｓ ＢＥＴＷＥＥＮ ＳＹＳＴＥＭ ＭＱＤＵＬＥＳ）
Ｊ 。 本発明は、一般に、デジタルコンピュータに係り、より
詳細には、パイプライン式の中央処理ユニットに係る。 更に、本発明は、オペランドに基づいてオペレーション
を定めるオペレーションコードと、オペランドの位置を
設定する情報を与えるためのオペランド指定子とを有す
る可変長さの命令をデコードするための命令デコーダに
係る。 従来の技術 パイプラインとは、デジタルコンピュータにおいて中央
処理ユニット（ＣＰＵ）の性能を向上させるための立証
された方法である。パイプライン式のＣＰＵにおいては
、多数のファンクションユニットが複数の命令に対し基
本的な動作を同時に実行する。パイプラインにおいては
、データが全ての段に対して同時に各段から次の段へと
シフトされる。シフトを行うときには、各段がその基本
的なオペレーションを完了させていることが望ましい。 中間の段がシフトのときにその指定されたタスクを完了
できない場合には、その中間の段はより多くのデータを
受け取る準備ができるまで、少なくともその手前の段を
停止しなければならないか或いはそれらの結果が一時的
に記憶されねばならない。従って、効率的なパイプライ
ン設計は。 タスク全体が、はぼ同じ最小処理時間と、はぼ同じ停止
発生頻度とを有する基本的なオペレーションに分割され
るようバランスされる。換言すれば、他のオペレーショ
ンが比較的重要でない間に１つのオペレーションが処理
時間を決めるようになっていてはならない。 しかしながら、従来のデジタルコンピュータにおいては
、これらの基本的なオペレーションは、“フェッチ−実
行”サイクル及びその別々のステップ即ち命令フェッチ
、命令デコード、オペランドフェッチ、実行及び結果記
憶のステップによっである程度決定される。フェッチ−
実行サイクルにより、各ステップは、各命令のためのデ
ータに関連し、そして各ステップは、典型的な場合にメ
モリアクセスオペレーションに使用される単一のクロッ
クサイクルで完了させることが所望される。 その結果、パイプライン式の中央処理ユニットにおいて
は、クロックサイクル当たり１つの命令という割合で命
令を処理することが望ましい。 種々の“可変長さ″命令を実行することのできるコンピ
ュータアーキテクチャの場合には、パイプライン式中央
プロセッサの命令デコード段は、典型的な命令をデコー
ドするのに２つ以上のクロックサイクルを必要とする。 このような“可変長さ″命令は、オペランドに基づいて
実行されるべきオペレーションを指定するオペレーショ
ンコードとは別に、アドレスモードを指定するオペラン
ド指定子を有しているのが好ましい。 クロックサイクル当たり１つの命令という割合で命令を
処理するという目標は、命令フォーマット及びオペラン
ドの選択に制約のある“減少命令セット”を有する最新
のコンピュータアーキテクチャを定める」−で重要であ
った。新規なシステム及びアプリケーションについては
、コンピュータアーキテクチャを自由に選択したりもし
くは変更したりすることが可能であるが、既存のシステ
ム及びアプリケーションについては、既存のアーキテク
チャの可変長さの命令をクロックサイクル当たり１つと
いう割合で処理することのできる改良されたプロセッサ
を提供することが所望されている。 可変長さの命令において多数の指定子を同時にデコード
する場合には、命令間読み取り競合の重大な問題を招く
。これは、命令が自動増加又は自動減少指定子を含んで
いるときに生じ、これらの指定子は、現在の命令に対し
て予め生じている指定子によって指定されたレジスタを
ｒＩＪｊ接的に又は直接的に参照するものである。この
ような命令間競合の１例として次のようなものがある。 ＡＤＤＬ ＲＯ，（ＲＯ）＋、Ｒ１ この場合、ＡＤＤＬのＯＰコードによって指定された追
加により、レジスタＲ１はレジスタＲＯの初期値の２倍
を含むことになり、ＲＯの最終的な値は、（ＲＯ）十指
定子の自動増加モードによりｌ＋その初期値となるもの
と仮定する。換言すれば、たとえ命令ユニットがそれら
全てを同時に評価しても、オペランドは順次に評価され
るものと仮定する。 命令ユニットによる命令の予めの処理中に停止が生じな
いようにするために、レジスタのデータではなくてレジ
スタポインタが通常は実行ユニットに通される。という
のは、命令のデコード時には常にレジスタデータが得ら
れるものではないからである。しかしながら、命令間読
み取り競合が存在する場合には、競合するレジスタ指定
子によって指定されたオペランドの値は、増加又は減少
されているレジスタの初期値となり、この初期値は、実
行ユニットが命令を実行するときまで変更されている。 好ましくは、ｌサイクル当たり１つの指定子のみがデコ
ードされるような特殊なＩＲＣモードに命令デコーダを
入れることにより、競合するレジスタの増加又は減少の
前に適切な初期値が得られ、デコードされている指定子
がレジスタ指定子である場合に、指定されたレジスタの
内容が実行ユニットに送信される。 好ましくは、汎用レジスタは実行ユニット内にあり、そ
して汎用レジスタのもう１つの組が命令ユニット内に含
まれる。実行ユニットがレジスタを変更するときには、
新たなデータが両方のレジスタの組に送られる。同様に
、命令デコードユニットがレジスタ変更指定子を評価す
るときにも、両方のレジスタの組が更新される。 例外又は割り込みが生じた場合に、待ち行列２３は、デ
コードはされているがまだ実行されていない命令につい
ての情報で溢れることになる。 これらのデコードされてはいるがまだ実行されていない
命令のいずれかが自動増加又は自動減少モードの指定子
を含む場合には、変更されたレジスタがそのもとの状態
に戻らねばならない。好ましくは、これは、レジスタが
自動増加又は自動減少によって変更されたときに汎用レ
ジスタに対してなされた変更についての情報を待ち行列
（Ｒｒ、、 ＯＧ待ち行列）に記憶することにより行わ
れる。 しかしながら、汎用レジスタを復帰させることは、命令
間読み取り競合を処理しなければならないために複雑に
なる。好ましい方法によれば、命令間読み取り競合が検
出されると、自動増加及び自動減少指定子が命令ユニッ
トの汎用レジスタ６５１のみを変更し、レジスタ指定子
はポインタではなくてデータとして実行ユニットに通さ
れる。 実行ユニットの汎用レジスタ６５２ではなくて命令ユニ
ットの汎用レジスタ６５１は、自動増加及び自動減少指
定子の評価中に変更される。命令間レジスタ競合をもつ
命令が完全にデコードされると、現在の命令が再び試み
られて実行ユニットの汎用レジスタ６５２が更新される
まで、次の命令のデコードが一時的に禁止される。 本発明の他の目的及び効果は、添付図面を参照した以下
の詳細な説明から朗らかとなろう。 実施例 本発明は、種々の変更や修正がなされ得るが、特定の実
施例を添付図面に一例として示し、これについて以下に
詳細に説明する。しかしながら、本発明は、ここに開示
する特定の形態に限定されるものではなく、特許請求の
範囲に定められた本発明の精神及び範囲内に入る全ての
変更や修正を網羅するものとする。 添付図面の第１図を参照すれば、主メモリ１０と、メモ
リーＣＰＵのインターフェイスユニットＩＩと、命令ユ
ニット１２及び実行ユニット１３より成る少なくとも１
つのＣＰＩＪとを備えたデジタルコンピュータシステム
の１部分が示されている。このようなシステムでは、主
メモリ】０を共有することにより更に別のＣＰＬＪを使
用できることを理解されたい。 データと、データを処理するための命令は、主メモリ１
０内のアドレス可能な記憶位置に記憶される。命令は、
ＣＰＵによって実行されるべきオペレーションをコード
の形態で指定するオペレーションコード（ＯＰコード）
と、オペランドを位置設定する情報を与えるオペランド
指定子とを備えている。個々の命令の実行は、多数のよ
り小さなタスクに分割される。これらのタスクは、その
目的に対して最適化された専用の別々の独立したファン
クションユニットによって実行される。 各々の命令は最終的に色々なオペレーションを実行する
が、各命令が細分化された小さなタスクの多くは全ての
命令に対して共通である。−膜面に、命令の実行中には
次のようなステップが行われる。即ち、命令のフェッチ
と、命令のデコードと、オペランドのフェッチと、実行
と、そして結果の記憶である。従って、専用のハードウ
ェア段を使用することにより、これらのステップはパイ
プラインオペレーションにおいてオーバラップされ、全
体的な命令するプツトを高めることができる。 パイプラインを通るデータ路は、各パイプライン段の結
果を次のパイプライン段へ転送するための各組のレジス
タを備えている。これらの転送レジスタは、共通のシス
テムクロックに応答してタイミング取りされる。例えば
、第１のクロックサイクル中には、第１の命令が命令フ
ェッチ専用のハードウェアによってフェッチされる。第
２のクロックサイクル中には、そのフェッチされた命令
が転送されそして命令デコードハードウェアによってデ
コードされるが、それと同時に、次の命令が命令フェッ
チハードウェアによってフェッチされる。第３のクロッ
グサイクル中には、各命令がパイプラインの次の段ヘシ
フトされそして新たな命令がフェッチされる。従って、
パイプラインがいっばいになると、各クロックサイクル
の終りに命令が完全に実行されることになる。 このプロセスは、製造環境における組み立てラインと類
似している。各々の作業者は、彼又は彼女の作業段を通
過する各々の製品に対して単一の作業のみを行うものと
される。各々の作業が実行されるにつれて、製品は完成
へと近づく。最終段において、作業者が彼に指定された
作業を完了するたびに、完成した製品が組み立てライン
から出てくる。 第１図に示された特定のシステムでは、インターフェイ
スユニット１１は、主キャッシュ１４を備えており、こ
れは、平均ベースで、命令及び実行ユニット１２及び１
３が主メモリｌＯのアクセス時間より速い速度でデータ
を処理できるようにする。このキャッシュ１４は、デー
タエレメントの選択されて予め定められたブロックを記
憶するための手段と、指定のデータエレメントをアクセ
スするために命令ユニット１２から変換バッファ１５を
経て要求を受け取るための手段と、データエレメントが
キャッシュに記憶されたブロック内にあるかどうかをチ
エツクするための手段と、指定されたデータエレメント
を含むブロックに対するデータがこのように記憶されて
いないときに動作して、指定のデータブロックを主メモ
リｌＯから読み取りそしてそのデータブロックをキャッ
シュ１４に記憶するための手段とを備えている。 換言すれば、キャッシュは、主メモリに“ウィンドウ″
を与えると共に、命令及び実行ユニットが必要とするで
あろうデータを含むことになる。 般に、キャッシュ１４は主メモリ１０よりも相当に高い
速度でアクセスされるので、主メモリは、データ処理シ
ステムの平均性能を著しく低下することなく、キャッシ
ュよりも比例的に低いアクセス時間を持つことになる。 それ故、主メモリ１０は、低速で且つ安価なメモリエレ
メントで構成することができる。 変換バッファ１５は、最も最近使用した仮想−物理アド
レス変換を記憶する高速連想メモリである。仮想メモリ
システムにおいては、単一の仮想アドレスを参照するこ
とにより、所望の情報が得られる前に多数のメモリ参照
を生じることができる。しかしながら、変換バッファ１
５を用いる場合には、変換が単に変換バッファ１５にお
いて“ヒツト″′を見出すことに減少される。 Ｉ１０バス１６は主メモリ１０及び主キャッシュ１４に
接続され、コマンド及び入力データをシステムに送信し
たりシステムから出力データを受け取ったりする。 命令ユニット１２は、プログラムカウンタ１７と主キャ
ッシュ１４から命令をフェッチするための命令キャッシ
ュ１８とを備えている。プログラムカウンタ１７は、主
メモリ１０及びキャッシュ１４を物理メモリ位置ではな
くて仮想メモリ位置をアドレスするのが好ましい。従っ
て、プログラムカウンタ１７の仮想アドレスは、命令を
検索できるまでに主メモリ１０の物理アドレスに変換さ
れねばならない。従って、プログラムカウンタ１７の内
容はインターフェイスユニット１１へ転送され、変換バ
ッファ１５がアドレス変換を実行する。命令は、変換さ
れたアドレスを用いてキャッシュ＋４内の物理メモリ位
置から検索される。 キャッシュ１４はデータ返送ラインを経て命令キャッシ
ュ１８へ命令を供給する。キャッシュ１４及び変換バッ
ファ１５の構成及び動作は、デジタル・イクイップメン
ト・コーポレーション発行のレビー及びレフハウス２世
氏著の［コンピュータプログラミング及びアーキテクチ
ャ、ザＶＡＸ−１］ （Ｃｏｍｐｕｔｅｒ Ｐｒｏ
ｇｒａｍｍｉｎｇ ａｎｄ Ａｒｃｈｉｔｅｃｔｕ
ｒｅ。 Ｔｈｅ ＶＡＸ−ＩＩ）］の］第３５１−３６８ページ
１９８０年）の第１１章に更に説明されている。 はとんどの時間に、命令キャッシュ内には、プログラム
カウンタ１７によって指定されたアドレスに命令が予め
記憶されており、アドレスされた命令が直ちに得られ命
令バッファ１９へ転送される。アドレスされた命令は、
バッファ１９が、ＯＰコード及び指定子の両方をデコー
ドする命令デコーダ２０へ送られる。オペランド処理ユ
ニット（ＯＰＵ）２１は、指定されたオペランドをフェ
ッチしそしてそれらを実行ユニットＩ３へ供給する。 又、０ＰＵ２１は仮想アドレスを発生する。 特に、０ＰＵ２１は、メモリソース（読み取り）及び行
き先（書き込み）オペランドに対する仮想アドレスを発
生する。メモリ読み取りオペランドに対しては、０ＰＵ
２１はこれらの仮想アドレスをインターフェイスユニッ
ト１１へ供給し、これらは物理アドレスに転送されるヶ
キャッシュ１４の物理メモリ位置は、メモリソースオペ
ランドのだめのオペランドをフェッチするようにアクセ
スされる。 各々の命令において、第１バイトはＯＰコードを含んで
おり、そしてそれに続くバイトはデコードされるべきオ
ペランド指定子である。各指定子の第１バイトは、その
指定子に対するアドレスモードを指示する。このバイト
は通常手部分に分けられ、一方の半部分はアドレスモー
ドを指定しそして他方の半部分はアドレスの使用される
レジスタを指定する。命令は可変長さのものであるのが
好ましく、そして１９８０年１２月２３日付けのストレ
ッカー氏等の米国特許第４．２４１，３９７号に開示さ
れたように、種々の形式の指定子を同じＯＰコードと共
に使用することができる。 命令を処理する場合の第１のステップは、命令の″ＯＰ
コード″部分をデコードすることである。各命令の第１
部分は、命令において実行されるべきオペレーションを
指定するそのＯＰコードと、使用されるべき指定子の数
及び形式とで構成される。デコード動作は、命令デコー
ダ２０においてテーブルルックアップ技術を用いて行わ
れ、データコンチクスト（バイト、ワード、等々）、デ
ータ形式（アドレス、整数、等々）及び各指定子に対す
るアクセスモード（読み取り、書き込み、変更、等々）
が見出される。又、デコーダは、命令においてどこでソ
ースオペランド及び行き先オペランド指定子が生じるか
を決定し、これらの指定子を０ＰＵ２１へ送り、命令の
実行の前に予め処理する。その後、実行ユニットは、命
令ＯＰコードでアドレスされた’ｆ ｏ ｒ ｋ Ｒ
ＡＭ”から得たスタートアドレスで始めて予め記憶され
たマイクロコードを実行することにより指定のオペレー
ションを行う。 命令がデコードされた後に、０ＰＵ２１は、オペランド
指定子を分析し、それらの有効アドレスを計算する。こ
のプロセスには、ＧＰＲを読み取りモしてＧＰＲの内容
を自動増加又は自動減少によって変更することが含まれ
る。次いで、オペランドがこれらの有効アドレスからフ
ェッチされそして実行ユニット１３に通される。実行ユ
ニット１３は命令を実行しそしてその結果をその命令に
対する行き先ポインタで識別された行き先へ書き込む。 命令が実行ユニットへ通されるたびに、命令ユニットは
、マイクロコードディスバッチアドレスと、１組のポイ
ンタとを送信する。これらのポインタは、（１）ソース
オペランドを見出すことができる実行ユニットレジスタ
ファイル内の位置と、 （２）結果を記憶すべき位置と
を指すものである。実行ユニット内において、１組の待
ち行列２３は、マイクロコードディスバッチアドレスを
記憶するためのフォーク待ち行列と、ソースオペランド
位置を記憶するためのソースポインタ待ち行列と、行き
光位置を記憶するための行き先ポインタ待ち行列とを含
んでいる。これら待ち行列の各々は、多数の命令に対し
てデータを保持することのできるＦＩＦＯバッファであ
る。 又、実行ユニット１３は、ソースリスト２４も含んでお
り、これは、ＧＰＲのコピーも含むマルチポートレジス
タファイルに記憶される。従つて、ソースポインタ待ち
行列の人力は、レジスタオペランドに対するＧＰＲ位置
を指すか、又はメモリ及びリテラルオペランドに対する
ソースリストを指す。インターフェイスユニット１１及
び命令ユニットＩ２はソースリスト２４に入力を計き込
み、そして実行ユニット１３は、必要に応じてソースリ
ストからオペランドを読み取り、命令を実行する。命令
を実行するために、実行ユニット１３は、命令発行ユニ
ット２５と、マイクロコード実行ユニット２６と、演算
論理ユニット（八［４Ｕ）２２と、リタイヤユニット２
８とを備えている。 本発明は、パイプライン式プロセッサに特に有用である
。上記したように、パイプライン式プロセッサにおいて
は、プロセッサの命令フェッチハードウェアは、１つの
命令をフェッチし、１方他のハードウェアは第２の命令
のオペレーションコードをデコードし、第３命令のオペ
ランドをフェッチし、第４命令を実行しそして第５命令
の処理されたデータを記憶する。第２図は、次のような
典型的な命令に対するパイプラインを示している。 ＡＤＤＬ３ ＲＯ，Ｂ’１２（Ｒ１）、Ｒ２これは
、変位アドレスモードを用いたロングワード加算である
。 この命令のパイプライン式実行についての第１段階では
、命令のプログラムカウント（ＰＣ）が形成される。こ
れは、通常は、プログラムカウンタをその手前の命令か
ら増加するか、又は分岐命令のターゲットアドレスを用
いるかのいずれかによって行われる。次いで、このＰＣ
を用いて、パイプラインの第２の段において命令キャッ
シュ１８がアクセスされる。 パイプラインの第３の段において、命令データは、命令
デコーダ２０によって使用するためのキャッシュ１８か
ら得られるか、又は命令バッファ１９にロードされる。 命令デコーダ２０は、以下で詳細に述べるように、ＯＰ
コードをデコードしモしてＯＰコード及び３つの指定子
を１つのサイクルにおいてデコードする。ＲＯ及びＲ２
の数値はＡＩ−Ｕユニット２７に送られ、そしてＲ１の
数値は、バイトの変位と共に、デコードサイクルの終り
に０ＰＵ２１へ送られる。 第４において、オペランドユニット２１は。 位置Ｒ１にあるそのＧＰＲレジスタファイルの内容を読
み取り、その値を指定の変位（１２）に加え、そしてそ
れにより生じたアドレスを、０ＰＲＥＡＤ要求と共に、
アドレス発生段階の終りにインターフェイスユニットｌ
ｌ内の変換バッファ１５に送る。 段５において、インターフェイスユニット１１は段４で
発生されたアドレスを実行のために選択する。変換バッ
ファ１５を用いて、インターフェイスユニット１１は、
アドレス変換段階中に仮想アドレスを物理アドレスに変
換する。次いで。 物理アドレスを用いて、キャッシュ１４をアドレスし、
これはパイプラインの段６において読み取られる。 パイプラインの段７において、命令がＡ Ｌ ＩＪ２７
へ発生され、Ａ Ｌ Ｕ ２７は、２つのオペランドを
加算しそしてその結果をリタイアユニット２８へ送る。 段４の間に、Ｒ１及びＲ２に対するレジスタの装置と、
メモリデータのソースリスト位置に対するポインタとが
実行ユニットに送られてポインタ待ち行列に記憶されて
いる。次いで、キャッシュ読み取り段階の間に、実行ユ
ニットは、ソースリスト内の２つのソースオペランドを
探索し始める。この特定の実施例においては、ＲＯのレ
ジスタデータのみを見つけるが、この段階の終りにメモ
リデータに到達し、レジスタ回路から読みだされた無効
データと取り換えられる。従って両方のオペランドが命
令実行段階に得られることになる。 パイプラインのリタイア段階８において、その結果のデ
ータがリタイア待ち行列内の次の入力と対にされる。多
数の機能実行ユニットは同時にビジーとなり得るが、単
一のサイクルにリタイアできるのは１つの命令だけであ
る。 ここに示すパイプラインの最後の段階９においては、デ
ータが実行ユニット１３及び命令ユニット１２の両方の
レジスタファイルのＧＰＲ部分に書き込まれる。 第３図は、第１図に示した中央処理ユニット（ＣＰＵ）
によって処理することのできる典型的な命令３０を示し
ている。この命令は、上記したレビー及びエフホース２
世氏等のＶＡＸ可変長さ命令アーキテクチャに対応する
ものである。命令３０は、ｌ又は２バイトよりなるオペ
レーションコード３１を含んでいる。第１バイト３２が
Ｆ Ｄ（１６進）の値を有する場合には、二重バイトオ
ペレーションコードとして認識される。さもなくば、命
令デコーダ（第１図の２０）は１つのバイトのみを含む
ものとしてオペレーションコードを認識する。命令３ｏ
は、更に、オペレーションコードに続いて６個までの指
定子を含むことができる。 オペレーションコードは、いかに多くの指定子が命令に
含まれるかどうかを指示する。所与のオペレーションコ
ードに関連して使用される指定子は、種々の特性（ａｔ
ｔｒｉｂｕシｅ）及び種々の長さを有するものである。 特定の指定子の特性は、指定子の第１バイトにおけるア
ドレスモードによって少なくとも１部分が決定される。 しかしながら、指定子の許容できる特性はオペレーショ
ンコードによっである程度制限される。更に、′即時ア
ドレッシングとして知られている特定の形式のアドレス
モードにおいては、指定子情報の長さが指定子により指
定されたパデータ形弐″によって決定される。 第４図には特定の可変長さ命令が示されている。アッセ
ンブラの表示法では、この命令は′″ＡＤＤＬ３ ＲＯ
，＃４．Ｌ’２０３（ＲＯ）”と書かれる。マシンノー
ドにおいては、命令は、−膜面に３５と示された８個の
バイトを備えている。第１バイトは、２３（＋６進）の
オペレーションコードであり、これはアッセンブラ表示
“ＡＤＤＬ３″に対応する。 このオペレーションコードは、第１の論理ワードオペラ
ンドが第２の論理ワードオペランドに加算されるべきで
ありそしてロングワードの結果が行き先に記憶されるべ
きであることを指示する。 オペレーションコードに続いて、５０（１６進）の値を
有する″レジスタ指定子″がある。１６進数の５は、指
定子がレジスタ指定子であることを指示し、そして１６
進数のＯは、指定されたレジスタがＣＰＵ内の汎用レジ
スタＲＯであることを指示する。それ故、レジスタ指定
子は、第１のソースオペランドが汎用レジスタＲＯの内
容であることを指定する。 レジスタ指定子に続いて、１６進の０４の値を有する“
短いリテラル指定子″がある。この短いリテラル指定子
は、第２のソースオペランドとして４の値を指定する。 この短いリテラル指定子に続いて、″コンプレックス指
定子′″の第１バイトがあり、これは更に別のオペレー
ションの行き先を指定する。１６進数のＥは、″ロング
ワード変位′”のアドレスノードを指示し、この場合、
次に続く４つのバイトは３２ビットアドレス変位として
解釈されてベースレジスタの内容の値に加えられ、コン
プレックス指定子によって指定されたアドレスが得られ
る。 １６進数の２は、汎用レジスタＲ２がペースレジスタと
して使用されることを指示する。それ故、コンプレック
ス指定子は、オペランドコードによって指示されたロン
グワード加算の和即ち結果が、１６進数２０３を汎用レ
ジスタＲ２の内容に加算することによって計算したメモ
リ内のアドレスに記憶されるべきであることを示す。 第５図を参照すれば、分岐変位ではないオペランド指定
子の第１バイトをデコードするためのデコードテーブル
が示されている。オペランド指定子の第１バイトの２つ
の上位ビットが両方ともゼロである場合には、オペラン
ド指定子は１つの第１バイトで構成され、そしてこのバ
イトの６つの下位ビットは、′短いリテラル′”と示さ
れる６ビツト値を指定するものとして解釈され即ちデコ
ードされる。 オペランド指定子の第１バイトの最初の２つの上位ビッ
トがゼロでない場合には、そのバイトが分岐変位の部分
でないと仮定すれば、そのバイトは、ＣＰＩＪ内の１６
個の汎用レジスタＲＯないしＲ１５のうちの指定の１つ
に関連する１２個のレジスタアドレスモードのうちの特
定の１つとしてデコードされる。バイトの４つの」二位
ビット（レジスタモードフィールドを構成する）はアド
レスモードを指示するようにデコードされ、そして４つ
の下位ビット（汎用レジスタアドレスフィールドを構成
する）は、１６８の汎用レジスタのうちの特定の１つを
アドレスするのに用いられる。 レジスタモードフィールドの値が１６進数で４の場合に
は、パインデックスモード″が指定され、このモードに
おいては、レジスタアドレスフィールドによってアドレ
スされた汎用レジスタの内容の値がオペランドのサイズ
即ちバイト数で乗算され（例えば、各バイト、ワード、
ロングワード、クオドワード又はオクタワードデータ形
式については、ｌ、２．４．８又は１６で乗算される）
そしてその和がその直後のコンプレックス指定子に対し
て行ったアドレス計算の項として含まれる。 次のバイトは、１６進数で６ないしＦの値を有するレジ
スタモードフィールドと、コンプレックス指定子に対し
てペースレジスタをアドレスするレジスタアドレスフィ
ールドとを持たねばならない。 レジスタモードフィールドが１６進数で５の値を有する
場合には、指定子がパレジスタ指定子″であり、この場
合にはレジスタアドレスフィールドによって指示された
汎用レジスタにおいてオペランド値が見つかる。あるい
は、指定子が命令の行き先に対するものである場合には
、レジスタアドレスフィールドによって指示された汎用
レジスタに結果を記憶すべきであることが指定子によっ
て指定される。 レジスタモード６．７及び８の各々に対し。 指定されたレジスタは、オペランドに対するメモリアド
レスを含む。ソースオペランドに対し、オペランドの値
はこのメモリアドレスから読み取られ、そして行き先オ
ペランドに対し、その結果がこのメモリアドレスに書き
込まれる。ノード６においては、指定のレジスタがオペ
ランドのアドレスを含む。レジスタモード７においては
、指定の汎用レジスタの内容が、アドレス計算の前に最
初に減少され、モード８においては、指定の汎用レジス
タの内容が、レジスタを用いてアドレスを計算した後に
増加される。レジスタモード９はレジスタモード８と同
様であるが、指定の汎用レジスタの内容は、オペランド
自体ではなくてオペランドアドレスが見出されるメモリ
内のアドレスを指定する。 モード１０ないし１５は種々の″変位モード″である。 変位モードにおいては、モード１０．１２及び１４にお
ける各々バイト、ワード又はロングワードである変位値
が指定の汎用レジスタの内容に加算され、オペランドア
ドレスが得られる。 オペランドは、モード１１，１３及び１５において同様
の形態で決定されるが、変位値と汎用レジスタの内容と
の和は、オペランドのアドレスを見出すことのできるメ
モリアドレスを識別する。 モード８ないし１５においては、オペランド指定子の第
１バイトのレジスタアドレスフィールドは、プログラム
カウンタであるレジスタＲ］５を含む汎用レジスタのい
ずれかを指定することができる。モード８及び９に対し
、プログラムカウンタがアドレスされた場合には、プロ
グラムカウンタ自体の値が増加され、プログラムの実行
は、命令の流れに入れられたオペランドアドレス又はオ
ペランドデータをジャンプすることになる。それ故、デ
コードされた命令は、プログラムカウンタがアドレスさ
れるモード８及び９のこれらの特殊な場合を認識しなけ
ればならない。モード８においては、この特殊な場合は
“即時′″アドレスモードして知られており、そしてモ
ード９においては、パ絶対“アドレスモードとして知ら
れている。特に、汎用レジスタＯないし１４のいずれか
に対してモード８及び９がデコードされたときには、次
の指定子又は次のオペランドコードが、モード及び汎用
レジスタを指定するバイトの直後に現われる。しかしな
がら、即時モードについては、多数の即時データバイト
が現われ、そしてバイトの数は指定子のデータ形式によ
って決定される。 第６図には、命令デコーダ２０に至るデータ路が詳細に
示されている。多数のオペランド指定子を同時にデコー
ドするために、命令バッファ１９は、参照番号４０で一
般的に示されたデータ路によって命令デコーダ２０に接
続され、このデータ路４０は、デコードされる命令の９
バイトまでの値を搬送するものである。しかしながら、
各バイトには、バイト内の単一ビットエラーを検出する
ためのパリティビットと、命令バッファが、実際に、プ
ログラムカウンタ（第１図の１７）で要求された命令キ
ャッシュ（第１図の１８）からのデータでいっばいにな
っているかどうかを指示するための有効データフラグ（
ｉ ＶＡＬＩＤ）とが組み合わされる。命令デコーダ
は、命令バッファ１９における有効データの量に応じて
いるいろな数の指定子をデコードする。より詳細には、
命令デコーダは、有効データフラグを検査して、デコー
ドすることのできる指定子の個数を決定すると共に、そ
れらを単一のサイクル中にデコードする。実際にデコー
ドされる指定子の個数により、命令デコーダは、デコー
ドされるバイトの個数を決定し、これらのバイトを命令
バッファ１９から取り出す。第６図に示すように、命令
バッファ１９には、選択された個数のバイトを命令バッ
ファ１９にシフトしたりそこからシフトして出したりす
るための手段が組み合わされる。このシフト手段は、命
令バッファ１９がらデータをシフトするか又は再循環さ
せるために合流マルチプレクサ２２と共に配置されたシ
フタ２１を備えている。命令バッファは、データラッチ
として働く、中央処理ユニットのシステムクロックによ
るクロック動作に応じてデータを受け取る。命令デコー
ダは、各サイクルの終りに命令バッファからシフトして
出すべきバイトの個数を指定する数字をシフタ２１へ送
信する。 命令バッファ１９は、典型的に命令内に見られる種類の
指定子を少なくとも３つ保持するに充分な大きさのもの
である。命令デコーダ２０は、命令バッファのバイ８０
位置がＯＰコードを保持し、一方、命令の他のバイトが
命令バッファ１９ヘシフトされたりそこから出されたり
する場合には、若干簡単なものとなる。実際に、命令バ
ッファは、ＯＰコードをバイトＯに保持し、そしてバイ
トｌないし８に対して先入れ先出しバッファとして働く
。又、命令デコードは、システムクロックの各サイクル
中に単一命令に対する指定子のみがデコードされると仮
定すれば簡単なものとなる。 それ故、命令に対する全ての指定子がデコードされたサ
イクルの終りに、命令デコーダは″゛シフトＯＰ信号を
シフタ２１へ送信し、命令バッファのバイ８０位置から
ＯＰコードをシフトして出し、バイ８０位置に次のＯＰ
コードが受け取られるようにする。 命令キャッシュ（第１図の１８）は、多数のデータバイ
トのブロックとして命令データを受信及び送信するよう
に構成されるのが好ましく、ブロックのサイズは、プロ
グラムカウンタ（第１図の１７）によって与えられたア
ドレスの幾つかの最」１位ビットによって指定されるメ
モリアドレスを持つように２の累乗であるのが好ましい
。それ故、命令バッファからのオペレーションコードの
アドレスは、ブロック内の種々の位置に生じる。 命令バッファのバイトＯに、命令データのブロック内の
いずれかのバイト位置に生じるオペレーションコードを
キャッシュからロードするために、命令キャッシュ１８
から命令バッファ１９に至るデータ路にローデータ２３
が配置されている。このローデータ２３と、シフタ２１
はクロスバ−スイッチで構成される。 命令バッファのバイ８０位置に、命令キャッシュからの
命令流に含まれたＯ Ｐコードをロードするために５合
流マルチプレクサ２２は、シフタ２Ｉからの選択された
個数のバイトと合流されるべきローデータ２３からのバ
イトの個数を選択するための選択入力を有している。特
に、合流マルチプレクサは、データ人力ＡＯないしＡ８
を有しており、特定の“シフトすべき数＝１ｍに応答し
て、マルチプレクサ２２は、シフタからのデータを受け
取るための入力ΔＯ１・・・Ａ８−ｍをイネーブルする
と共に、ローデータからのデータを受け取るための入力
Ｂ８−ｍ＋１、・・・Ｂ８をイネーブルする。図示され
たように、このマルチプレクス記号は、各へ入力又は各
Ｂ入力のいずれかを選択するための個々の選択人力５ｏ
−３８を有するマルチプレクサ２２と、命令バッファ内
の有効データフラグに応答して論理回路２６により決定
される命令バッファ１９内の有効入力の個数（■ＢＵＦ
ＶＡｌ、、ＩＤ Ｃ０ＵＮＴ）及びＮ Ｏ。 Ｔｏ ５ＨＩＦＴ信号に応答して制御論理回路２４に
より個々の選択ライン５Ｏ−５８をイネーブルすること
とによって行うことができる。又、制御論理回路２４は
、Ｓ Ｉ−Ｉ Ｉ Ｆ Ｔ ＯＩ）借りに応答して、
５ｌ（ＩＦＴ ＯＰ信号がアサートされたときに、シ
フトされるべき全バイト数がＯＰコードを含むようにし
、そしてＳ ＨＩ Ｆ Ｔ ＯＰ信号がアサートされ
ないときに、シフトの数にかかわりなく、命令バッファ
からのＯＰコードが合流マルチプレクサ２２のＡＯ大入
力送られるようにする。 第６図に示すように、命令キャッシュからのデータ路は
、命令データの各バイトごとに１つづつ設けられた８本
の並列バスを備えている。ローデータは、ローデータ制
御論理回路２６によって与えられた゛′回転値′″に応
答する。ローデータ制御論理回路２６は、Ｎｏ、 Ｔ
ｏ ５ＨＩＦＴ及びＩＢＵＦ ＶＡＬＩＤ Ｃ０
ＵＮＴと、ｒ１３ＥＸ ＶＡＬＩＤ Ｃ０ｔＪＮＴ
（７）値トニ応答し、上記のＮＯｌ Ｔｏ ５ＨＩＦ
Ｔ及びＩＢＵＦ ＶＡｌ、、［Ｄ Ｃ０ＵＮＴは、
新たな命令データのうちの最初に入ってくるバイトを命
令バッファ１９に入れるべき場所を指示し、モして」−
記のＩＢＥＸ ＶＡＩＩＤ Ｃ０ＵＮＴは、命令キ
ャッシュと、該キャッシュとローデータ２３との間の関
連バッファ部とによって送られるもので、新たな命令デ
ータのうちの最初に入ってくるバイトをどこから得るか
を指示する。命令キャッシュ及びそれに関連したバッフ
ァ部の好ましい構造及び動作と。 その場合のローデータ及び合流マルチプレクサの制御に
ついては、参考としてここに取り上げる″゛仮想命令キ
ャッシュレフィルアルゴリズム（Ｖｉｒｔｕａｌ Ｉｎ
５ｔｒｕｃｔｉｏｎ Ｃａｃｈｅ Ｒｅｆｉｌｌ Ａｌ
ｇｏｒｉｔｈｍ）”と称するり、ツイツチ氏等の米国特
許出願に更に説明されている。 命令バッファが最初にロードされそしてその後に何回か
ロードされるときには、ローデータ２３によって受け取
られたデータの幾つかは、命令バッファ１９へ転送する
ためには無効であることが考えられる。特に、８個のデ
ータバイトが命令キャッシュから読み取られそしてロー
データ２３へ直接転送され、更に、ロードされるべきＯ
Ｉ）コードがブロック内の中間バイト位置に現われる場
合には、ＯＰコードより」１位のアドレスにある命令デ
ータが転送に対して有効となり、そしてＯＰコードより
下位のアドレスが転送に対して無効となる。それ故、Ｏ
Ｐコード及びその直後のバイトは有効となる、そして他
のバイトは無効となることが考えられる。その結果、有
効データフラグは、それに関連したバイト位置と、それ
より下位番号の全てのバイト位置（最初にロードされた
ＯＰコードまで）が有効であるかどうか指示する。 ＯＰコードが命令バッファ１９のバイトＯ位置にロード
されると、命令デコーダ２０はそれを検査し、そしてそ
れに対応するマイクロプログラムパフオークアドレス″
を待ち行列（第１図の２３）内のフォーク待ち行列へ送
信する。又、命令デコーダは、命令バッファ内の他のバ
イトも検査し、３個までのオペランド指定子を同時にデ
コードできるかどうかを判断する。更に、命令デコーダ
は、ソースオペランドを行き先オペランドから分離する
。特に、システムクロックの監視サイクルにおいて命令
デコーダは、２つまでのソースオペランドと、１つの行
き先オペランドとをデコードする。ソースオペランド又
は行き先オペランドが各サイクルごとにデコードされる
がどうかを表わすフラグは、命令デコーダ２０から転送
バス（ＴＲ）を経てオペランドユニット２１へ送られる
。命令デコーダ２０は、ｌサイクル当たり３個までのレ
ジスタ指定子を同時にデコードすることができる。レジ
スタ指定子がデコードされると、そのレジスタアドレス
が転送バスＴＲに送られ、オペランドユニット２１内の
転送ユニット３ｏを経てソースリスト待ち行列（第１図
の２３）へ送られる。 命令デコーダ２０は、１サイクル当たり１つの短いリテ
ラル指定子をデコードすることができる。ＶＡＸ命令ア
ーキテクチャによれば、この短いリテラル指定子はソー
スオペランド指定子でなければならない。命令デコーダ
が短いリテラル指定子をデコードすると、短いリテラル
データはバス（ＥＸ）を経てオペランドユニット２１内
の拡張ユニット３Ｉへ送られる。この拡張ユニット：３
１は、この短いリテラルの６個のビットを、命令ＯＰコ
ードによって必要とされる指定子のデータ形式により必
要とされるサイズまで拡張し、そしてこの拡張は、それ
を保持するに充分な最小数３２ビット長さのワードにお
いて行われる。換言すれば、バイト、ワード、ロングワ
ード又は１ｉｔ−精度フローティングポイントデータタ
イプについては１つの３２ビツトロングワードが必要と
されクオドワード又は２倍精度フローティングカウント
データタイプについては２つの３２ビツトロングワード
が必要とされ、そしてオクトワードデータワードについ
ては４個の３２ビットロングワードが必要とされる。３
２ビツトロングワードはソースリスト（第１図の２４）
へ送られ、そしてオペランドに対応するソースリストポ
インタは、ソースリストポインタ待ち行列（第１図の２
３）に入れられる。 命令デコーダ２０は、１サイクル当たり１つのコンプレ
ックス指定子をデコードする。コンプレックス指定子デ
ータは、命令デコーダ２０により、汎用バス（ＧＰ）を
経てオペランドユニット２１の汎用ユニット３２へ送ら
れる。汎用ユニット３２は、通常のオペランドユニット
と同様に動作し、指定子のデータ形式に対応する選択さ
れた数の２進位置だけインデックスレジスタの内容をシ
フトし、そしてこのシフトされた値をペースレジスタの
内容及びコンプレックス指定子に対する変位に加算する
。指定子が「アドレス」アクセス形式を有する場合には
、計算された値がソースリストに入れられ、対応するソ
ースリストポインタがソースリスト待ち行列（第１図の
２３）に送られる。さもなくば、コンプレックス指定子
がソースオペランドを指定する場合には、メモリが計算
された値でアドレスされ、ソースオペランドが得られる
か、或いはデフアートモードの場合には、ソースオペラ
ンドのアドレスが得られる。次いで、ソースオペランド
がソースリスト（第１図の２４）に入れられ、対応する
ソースリストポインタがソースリストポインタ待ち行列
（第１図の２３）に入れられる。コンプレックス指定子
が行き先オペランドを指定する場合には、計算された値
が行き先待ち行列（第１図の２３）に入れられる。 命令に対する全ての指定子がデコードされると、命令デ
コーダ２０は「シフト○「）」信号をシフタ２１に送信
する。 第７図を参照すれば、ＧＰババスフォーマットが詳細に
示されている。ＧＰババス、システムクロックの手前の
サイクル中にコンプレックス指定子がデコードされたか
どうかを汎用ユニット３２に指示するための単一ピッｌ
−ｒ有効データフラグ（ＶＤＦ）Ｊを送信する。又、コ
ンプレックス指定子がインデックスレジスタを参照する
かどうかを指示するための単一ビット「インデックスレ
ジスタフラグＪ （ＩＲＦ）も送られる。参照される
インデックスレジスタは、ＧＰババス経て送られる４ビ
ツトのインデックスレジスタ番号によって指定される。 又、ＧＰババス、コンプレックス指定子の指定子モード
を示す４つのビットと、ペースレジスタ番号を示す４つ
のビットと、コンプレックス指定子によって指定された
変位を含む３２のビットとを搬送する。 又、ＧＰババス、現在命令の指定子のシーケンスにおけ
るコンプレックス指定子の位置を表わす３ビツトの指定
子番号も送信する。この指定子番号は、汎用ユニット３
２がＯＰコードバイトのデコードからの指定されたオペ
ランドに対するアクセス及びデータ形式を選択できるよ
うにする。 それ故、汎用ユニット３２は、第６図の拡張ユニット３
１及び転送ユニット３０とは若干独立して動作すること
が可能である。特に、汎用ユニット３２は、該ユニット
がオペランドを判定するために２つ以上のサイクルを必
要とするかどうかを指示する独立したストール信号（Ｏ
ＰＵ ＳＴ八へＬ）を発生する。 第８図には、拡張バス（Ｅ Ｘ、 ）のフォーマットが
示されている。この拡張バスは、単一ビット有効データ
フラグ、６ビツトの短いリテラルデータ、及び３ビツト
の指定Ｔ番号を搬送する。この指定子番号は、現在命令
に続く指定子シーケンスにおける短いリテラル指定子の
位置を１行示し、そしてＯＰコードバイトのデコードか
ら関連データバイトを選択するために拡張ユニット３１
によって使用される。それ故、拡張ユニット３１は、若
干独立して動作し、拡張ユニットが短いリテラルの指定
子を処理するために２つ以上のサイクルを必要とするか
どうかを指示する各々のストール信号（ＳＬ ５ＴＡ
ＬＬ）を発生する。 第９図には、転送バス（Ｔ Ｒ）のフォーマットが示さ
れている。ＴＲバスは、第１ソースバス３５と、第２ソ
ースバス３６と、行き先バス３７とを備えており、その
各々は、各々の有効データフラグ（ＶＤＦ）と、レジス
タフラグ（ＲＧ ［”” ）と、レジスタ番号とを搬送
する。レジスタフラグは、それに対応するレジスタ指定
子がデコードされたときにセットされる。又、コンプレ
ックス又は短いリテラルの指定子がデコードされたとき
には、第１ソース、ダイ２ソース又は行き先バスにおけ
る有効データフラグの各々がセットされ、そしてそれに
関連したレジスタフラグがクリアされて、ソース又は行
き先オペランドに対するソースリストポイント待ち行列
又は行き先待ち行列へのデータ路にスペースが保持され
る。 第１Ｏ図には、命令をデコードするためにシステムクロ
ックの単一サイクル中に実行されるオペレーションのフ
ローチャートが示されている。 第１ステツプ４Ｉにおいては、ダブルバイトＯＰコード
フラグが検査され、ダブルバイトオペレーションコード
の第１バイトがその手前のサイクル中に検出されたかど
うかが判断される。もしそうでなければ、ステップ４２
において、命令デコーダは、命令バッファのバイ６０位
置がダブルバイトＯＰコードの第１バイトを含んでいる
かどうかをチエツクする。Ｖ Ａ Ｘ命令については、
ダブルバイトＯＰコードの第１バイトが１６進でＦＤの
値を有している。この値が検出された場合には、ステッ
プ４３において、ダブルバイトＯＰコードフラグが次の
サイクルのためにセットされ、Ｓ ｌ−１ｒＦＴ Ｏ
Ｐ倍信号、ｌに等しいＮｏ、 Ｔ。 ５）（ＩＦＴと共にシック（第６図の２１）へ送られ、
第１０Ｐコードバイ］・が命令バッファからシフトされ
ると共に、バイ８０位置のＯＰコードの第２バイトが受
け取られる。 バイトＯがダブルバイトＯＰコードを指示しないときに
は、ステップ４４において、：３個までの指定子が同時
にデコードされる。同時デコードの好ましい方法は、第
１１図について以下に詳細に説明する。指定子をデコー
ドした後に、ステップ４５において、デコーダはＯＩ）
コードに対する全ての指定子がデコードされたかどうか
判断する。 このために、デコーダは、現在のオペレーションコード
に対する手前のサイクル中にデコードされた全数の指定
子を記憶するレジスタを有している。 このレジスタの値は、「完了した指定子」と称する。そ
れ故、ステップ４５において、デコーダは、オペレーシ
ョンコードに対する指定子の数（指定子カウントと称す
る）を「完了した指定子」の和と比較することによって
全ての指定子がオペレーションコードに対してデコード
されたかどうかを判断し、指定子の数はステップ４４に
おいてデコード°されている。 オペレーションコードに対して全ての指定子がデコード
された場合には、ステップ４６において、デコーダは、
シフトすべきバイトの数がステップ４４においてデコー
ドされた指定子バイト＋１に等しいかどうかを判断する
。この追加の１は、新たなオペレーションコードを命令
バッファにシフトするためのものである。このため、命
令デコーダは［シフトＯＰＪ信号をアサートする。ダブ
ルバイトＯｒ）コードフラグはこのときにクリアされ、
又、「完了した指定子」はゼロにセットされて、次のサ
イクル中の次の命令のデコードを開始する。 ステップ４５において、オペレーションコードに対して
追加指定子をデコードすべきであると判断された場合に
、次いで、ステップ４７において、シフタ（第６図の２
１）は、ステップ４４においてデコードされた指定子バ
イト数に等しい「シフトすべき数」を送る。又、「完了
した指定子」は、ステップ４４においてデコードされた
指定子の数だけ増加される。これは、現在サイクル中に
デコードを完了する。 第１１図には、３個までの指定子を同時にデコードする
方法のフローチャートが示されている。 第１ステツプ５１において、デコーダは、「拡張即時」
アドレスモードが手前のサイクル中に検出されたかどう
かを判断し、命令バッファの次の４つのバイトが拡張即
時データとして適切に解釈されるようにする。この判断
は重要である。というのは、拡張即時データがとる値に
は制約があり、レジスタ又は短いリテラル指定子或いは
種々の他のアドレスモードの特性である値をおそらくと
ることになるからである。命令バッファがこのような拡
張即時データを含んでいる場合には、ステップ５２にお
いて、デコーダはバイトｌないし・１が有効データを含
むかどうかを判断する。もしそうでなければ、ステップ
５：３において、命令デコーダは、シフトカウント（Ｓ
Ｃ）と、デコードされる指定子の数（Ｎ）とを決定し、
これは、指定子バイトの数及びこのサイクルにデコード
された指定子・の数を各々指示する。これらのパラメー
タはゼロにセットされるので、命令デコーダは実際には
現在サイクル中にストールする。 ステップ５２においてバイトｌないし４が有効であると
判断された場合には、それらをデコードすることができ
る。ステップ５４において、指定子バイトに対するシフ
トカウント（ＳＣ）は４に等しくセットされ、デコード
される指定ｆ・の数（Ｎ）はゼロに等しくセットされる
。次いで、ステップ５５において、ロングワードカウン
トが減少されて、拡張即時データのロングワードがデコ
ードされたことを指示する。ステップ５６において、ロ
ングワードカウントがゼロと比較され、拡張即時データ
の追加ロングワードをデコートする必要があるかどうか
判断される。もしそうならば、現在サイクルに対するデ
コードは終了である。さもなくば、ステップ５７におい
て、拡張即時指定子のデコードが終了し、拡張即時フラ
グ（Ｘ８Ｉ”）がクリアされる。このフラグは、例えば
、拡張即時データがデコードされているときにＳ ＨＩ
Ｆ ＴＯＰ信号を禁止し、これは、拡張即時モードが
最初に検出されたときに、デコードされる指定ｔの数（
Ｎ）を調整する必要がないように便宜上行なわれる。 ステップ５１に戻ると、デコーダか拡張即時データを期
待していない場合には、ステップ５８において、ＯＰコ
ードの［アクセス」形式が検査されて、命令バッファの
データが分岐変位として解釈されるべきかどうか判断さ
れる。ステップ５９において、命令デコーダは、次の指
定ｆ〜のアクセス形式をチエツクし、 「インプライド
」指定子であるかどうか判断される。 命令デコーダは多数の指定子をデコードする能力なｆＴ
しているので、実行ユニットがインプライド指定子を実
行するためのマイクロコードシーケンスを実行するので
はなくて、インプライド指定子に対するオペランドを形
成することが非常に効果的である。これは、スタックポ
インタが増加又は減少しなければならないインプライド
指定子であるときに特に効果的である。この場合、１６
進数でＥのペースレジスタ番号と、７又は８の指定ｒモ
ードがＧＰババスアサートされ、スタックポインタは汎
用ユニット（第６図の３２）によって自動的に増加又は
減少させられる。スタックオペレーション（例えば、Ｐ
Ｕ Ｓ Ｈ）は、インプライドスタックポインタオペ
ランドを用いて実行され、それらはムーブ命令と同様に
なりそして単一のサイクルにおいて実行することができ
る。このようなスタックレジスタインプライドオペラン
ドを有するＶＡＸ命令の完全なリストが添付資料Ｉに含
まれている。これらの命令については、実行ユニットが
スタックポインタを増加及び減少させるのではなく、ス
タックポインタがＧＰババスアサートされるのが好まし
い。 ステップ６０において、命令デコーダは、命令バッファ
に有効データが存在すると仮定すれば。 現在サイクル中にデコードしなければならない３個まで
の指定子の最大数を決定する。要求に対する指定子の数
が決定されると、ステップ６１において、命令デコーダ
は、デコードすべき指定子の初期数と、現在サイクルに
対するシフトカウントとを決定する。これらの初期値は
、競合が検出された場合に初期値を変更する［命令間１
読み取り競合」検出器によって使用される。 命令間読み取り競合は、現在命令に対して手前に生じた
指定子によって指定されたレジスタを直接的に又は間接
的に参照する自動増加又は自動減少指定子を命令が含ん
でいるときに生じる。命令ユニット（第１図の１２）に
よる命令のｆ・めの処理中にストールを回避するために
、レジスタデータではなくてレジスタポインタが通常は
実行ユニットに通される。というのは、命令デコード時
にはレジスタデータが常に得られないからである。 又、これは、３個までのレジスタ番けを９６本のライン
ではなくて】２本のデータラインを経て同時に通すこと
ができ、９６本のラインでは３つのレジスタの内容を通
すことが必要になる。然し乍ら、命令間読み取り競合が
生じる場合には、競合するレジスタ指定子によって指定
されたオペランド値が増加又は減少されているレジスタ
の初期値となり、この初期値は、実行ユニットが命令を
実行するときまでに変更される。命令デコーダを特殊な
ＩＲＣモードに入れて、ｌサイクル当たり１つの指定子
しかデコードされないようにすることにより競合レジス
タの増加又は減少のｉ；ｊに適切な初期値が得られるの
が好ましく、そしてデコードされている指定子がレジス
タ指定子である場合には、指定されたレジスタの内容が
ＧＰババス経て汎用ユニットに送られて５指定されたレ
ジスタの内容を得ると共に、それを実行ユニットに送信
する。 第１１図のフローチャートに示されたように、命令間読
み取り競合は、ステップ６２において、現在サイクル中
にデコードすることのできる指定子の初期数を考慮して
検出される。ステップ６１で決定された指定子の初期数
に対して命令間１；にみ取り競合が存在する場合には、
次いで、ステップ６３において、このサイクル中にデコ
ードされている指定子の数（Ｎ）と、シフトカウント（
ＳＣ）とが、１つの指定子しか要求されないという仮定
のもとで選択される。又、レジスタ指定子がデコードさ
れる場合には、レジスタ指定Ｙ・がレジスタ番号として
ＴＲバスを経て転送ユニット（第（−図の３０）へ送信
されるのではなく、Ｇ ｒ）バスを経て汎用ユニット（
第６図の３２）へ送られる。命令間読み取り競合がステ
ップ６２において検出されないか又はステップ６３にお
いて分析されている場合には、ステップ６４において、
命令デコーダは、デコードされている指定子が「拡張即
時」モードを有しているかどうかを判断する。もしそう
ならば、ステップ６５において、−１−記ステップ５５
及び５６で使用された［ロングワードカウント」が拡張
即時指定子のデータ）ｆ３式に基づいてセットされる。 データ形式がクオドワードである場合には、拡張即時ブ
ータフオドワードの最初の４バイトが現在サイクル中に
デコードされ、クオドワードデータの最後の４バイトは
その後のサイクル中にデコードされねばならない。それ
故、ロングワードカウントは１にセットされ、これは、
拡張即時データの１つの追加ロングワードをデコードす
べきであることを指示する。拡張即時指定子のデータ形
式がオクタワードである場合には、ロングワードカウン
トが３にセットされ、これは、拡張即時データの３つの
追加ロングワードを次のサイクル中にデコードしなけれ
ばならないことを指示する。又、ステップ６５において
、［シフトＯＰＪ信号が禁止される。ステップ６４にお
いて拡張即時モードが検出されたときにデコードすべき
指定子の数（Ｎ）を変更する必要がないように、拡張即
時データの最後のロングワードがデコードされるまで「
シフトＯＰＪ信号が禁止される。さもなくば、拡張即時
指定子が現在命令の最後の指定子である場合には、現在
命令に対するオペレーションコードが命令バッファから
シフトされて出される。 デコードすべき指定子の数及びシフトカウントが決定さ
れると、ステップ６６において、ＧＰ、ＳＬ及びＴＲバ
ス（第７図ないし第９図）に対するフラグ及び指定子情
報が決定される。更に、ステップ６７において、指定子
情報がＧＰ、ＳＬ及びＴ Ｒバスに出される。これで、
現在サイクルのデコード手順が終了する。 第１２図には、命令デコーダ２０の好ましい実施例のブ
ロック図が示されている。ダブルバイトＯＰコードを検
出するために、拡張ＯＰコードデコーダ１０１が設けら
れており、これは、命令バッファのバイトＯが１６進数
でＦＤの値を有するときにＥＸＴ信号をアサートする。 ＥＸＴ信号は、フリップ−フロップ１０２で指示された
ダブルバイトＯＰコードフラグをセットするのに用いら
れる。ゲート１０３及び＋０４は、命令に対する全ての
指定子がデコードされたとき及び命令バッファが最初に
ロードされたときにダブルバイトＯＰコードフラグを最
初にクリアするために設けられている。 オペレーションコードをデコードするために。 組み合わせ論理回路１０５は、ダブルバイトＯＰコード
フラグと、命令バッファのバイトＯの内容とを受け取る
。各々のオペレーションコードに対し、デコード論理回
路は、オペレーションコードに続く指定子の数を指示す
るｒＳｐｅＣＣ０ｕｎｔＪと、各指定子に対するアクセ
ス形式及びデータ形式とを発生する。デコーダ２０は、
３つまでの指定子をデコードできるので、デコードされ
るべき次の３つの指定子に対するアクセス及びデータ形
式のみが適当である。適当なアクセス及びデータ形式情
報を選択するために、各オペレーションコードの６個の
考えられる指定子の各々に対してアクセス及びデータ形
式を受け取りそして次の３つの指定子に対する情報を選
択するマルチプレクサ１０６が設けられている。選択す
べき位置は、完了する指定子の数（レジスタ＋０７によ
って指示される）によって制御される。 現在ＯＰコードにおけるｒｓｐｅｃ ｃｏｕｎｔＪ即
ち指定子の数は、デコード論理回路１０５から３ビツト
の２進減算器１０８へ送られ、この減算器は、完了する
指定子の数を５ｐｅｃ ｃｏｕｎｔから減算し、デコ
ードされる残りの指定子の数を決定する。デコードされ
る残りの指定子の数は、比較器１０９において、実際に
デコードされた指定子の数Ｎと比較され、現在命令に対
する全ての指定子が現在サイクルの終りまでにデコード
されるかどうかを判断する。然し乍ら、最後の指定子が
拡張即時モードを有する場合には、比較器１０９は、た
とえ拡張即時指定子が部分的にデコードされただけであ
ってもアクティブな信号をアサートする。拡張即時モー
ドは、「シフトＯＰ」信号を禁止するための信号を発生
する拡張即時検出器１１０によって検出される。この禁
止信号は、アンドゲート１１１において比較器１０９か
らの出力と合成され、これにより発生される信号は、［
シフトＯＰＪ信号をアサートすると共に、ダブルバイト
フラグをクリアする。レジスタ１０７が次のサイクルの
始めに完了する指定子の適切な数を指示するように、そ
のデータ入力は３ビット２進加算器１１３の出力を受け
取り、該加算器は、レジスタ＋０７のデータ出力を受け
取って、それを現在サイクル中に実際にデコードされた
指定子の数と合成する。 現在サイクル中に要求に対する指定子の数を決定するた
めに、命令デコーダ２０は、要求論理回路１１４を含ん
でおり、この論理回路は、次の３つの指定子の特性をマ
ルチプレクサ１０６から受け取ると共に、モードデコー
ダ１１５からも情報を受け取り、そしてこのデコーダは
、命令バッファのオペレーションコードに続く最初の４
バイトのモードをデコードする。モードデコーダは、第
５図に示されたテーブルに基づいて命令デコーダのバイ
トｌないし４の簡単なデコードを実行し、バイトエない
し４の各々がレジスタ指定子であるか短いリテラルの指
定子であるかインデックスレジスタであるかコンプレッ
クス指定子であるか絶対アドレスモードのコンプレック
ス指定子（即ち、バイトが１６進数で９Ｆの値を有する
）であるか或いは即時モードのコンプレックス指定子（
即ち、各バイトが１６進数で８Ｆの値を有する）である
かを指示する各２進出力を発生する。又、モードデコー
ダ１１５は、バイト１ないし４のシーケンスを４つの主
たるケースの特定の１つに属するものとして認識する。 これらのケースは第２１図に示されており、これを参照
して以下に説明する。 現在サイクル中におそらくデコードされる指定子の数を
決定するのに加えて、要求論理回路は、命令バッファの
最初の３バイトが指定子モードの許容できるシーケンス
を表わしているかどうかを判断する。このシーケンスが
許容できない場合には、要求論理回路がアドレス欠陥信
号を発生し、この信号は、オアゲートｌ１６において、
パリティエラー信号のような他の欠陥信号と合成され、
命令デコーダをストールする。オアゲートの出力は、フ
リップ−フロップ１１７へ送られ、デコーダ欠陥信号が
発生される。この信号は、実行ユニットによって欠陥が
確認されたときに現在プログラムの実行を遮断すること
ができる。デコーダは、フリップ−フロップ１１７がＲ
ＥＳＴＡＲＴ信号によってクリアされるまでこのフリッ
プ−フロップによってストールされたままとなる。別の
オアゲート１１８は、デコーダ欠陥信号をオアゲート１
１６の出力及びオペランドユニット２１からのストール
信号（ＯＰＵ ５ＴＡＬＬ）と合成し、命令デコーダ
をストールするための信号を発生する。オアゲート１１
６の出力及びデコーダ欠陥信号はアンドゲート１１９を
禁止するのに用いられ、アンドゲート１１９は命令が完
全にデコードされたかどうかを決定する。アンドゲート
１１９の出力はレジスタ１２０にラッチされ、新たな有
効フォークアドレスの送信を指示する信号をフォーク待
ち行列（第１図の２３）へ供給し、これは命令発生ユニ
ット及びマイクロコード実行ユニット（第１図の２５及
び２８）へ送られる。 要求論理回路１１４は、例えば、命令バッファにおいて
レジスタモード、短いリテラルモード又はインデックス
モードを有するバイトが直後に続くインデックスモード
を有するバイトを検出したときに、アドレシング欠陥信
号を発生する。換言下れば、アドレシング欠陥は、イン
デックスモードを有するバイトの後にコンプレックス指
定子が続かないときに発生される。又、デコードされる
べき指定子が「書き込み」アクセス形式を有しているが
指定子が短いリテラルモードも有するときにもアドレッ
シング欠陥が生じる。 要求論理回路は、デコードされている命令のアーキテク
チャに関する情報をエンコードし、次の３つの指定子の
特性と、命令デコーダにおけるバイトｌないし３の考え
られるモードとにコンプレックスな仕方で依存する所定
のデコードケースを選択する。又、要求論理回路１１４
は、要求される指定子の数を、残りの指定子の数が３未
満であるときに必要とされる指定子の数に制限し、更に
、デコーダストールがあるときにゼロ指定子を選択する
。必要とされる指定子の数は、残りの指定子の数から２
つのオアゲート１２１．１２２によって得られる。又、
要求論理回路は、アドレッシング欠陥があるときにゼロ
指定子も要求する。 添付資料■には、ＶＡＸ命令をデコードするための要求
論理の真理値表が示されている。この表は、次の欄、即
ちＮ（必要な指定子の数）；ＳＦ３、ＳＦ３．ＳＰＩ
（上記したビベイ及びエフホース二進の第３７１頁に
掲載され、インプライド読み取り及びインプライド書き
込み指定子を更に含む命令に対する次の３つの指定子の
アクセス形式）；Ｒ４、Ｓ４、Ｉ４、Ｒ３、Ｓ３、Ｉ３
、Ｒ２、Ｓｌ、Ｉ２、Ｒ１，Ｓｌ、Ｉｔ （命令バッ
ファにおける各バイトｌないし４がレジスタモードを有
するか短いリテラルモードを有するかインデックスモー
ドを有するかを示す）；ＲＥＱ。 （要求すべきケース）；及びＲＡＦ（アドレッシング欠
陥を指示する）を含んでいる。 デコードすべき指定子の初期数（Ｎ′）及びデコードす
べき指定子バイトの初期数（ＳＣ″）は、モード情報、
ＩＲＣＣＹＣＬＥ信号、ＧＰ及びＳＬストール信号、命
令バッファからのバイト及び有効フラグ、そして次の３
つの指定子のデータ形式によって決定される。シフトカ
ウント論理回路は、種々のケースに対する多数の論理ツ
リーで構成される。これらのケースは、分岐バイト命令
（ＲＩＢＢ、Ｒ２ＢＢ、Ｒ３ＢＢ）又は分岐ワード命令
（ＲＩ ＢＷ、Ｒ２ＢＷ、Ｒ３ＢＷ）に対して１個、２
個又は３個の指定子を要求するケースを含む。シフトカ
ウント論理回路は、更に、インプライド指定子（Ｒ１１
）を有する命令の１つの指定子を要求すると共に、イン
プライド指定子（Ｒ２Ｉ）を有する命令に対する２つの
指定子を要求するケースを含む。更に、シフトカウント
論理回路は、分岐変位でもインプライド指定子でもない
ｌから３までの指定子を要求する５つのケースも含む。 これらのケースは、１つの指定子を要求する単一ケース
（Ｒ１）と、２つの指定子を要求する２つのケース（Ｒ
２、Ｒ２Ｒ）と、３つの指定子を要求する２つのケース
（Ｒ３、Ｒ３ＸＲ）とを含む。 Ｒ２Ｒツリーは、第１バイトがレジスタ指定子でも短い
リテラルでもなく且つ第２指定子が短いリテラルであっ
てはならないときにのみ要求される。この特殊なケース
は、次のサイクル中に短いリテラルが第１バイトにおい
て現われるときに要求論理回路がアドレス欠陥信号（Ｒ
ＡＦ）を発生できるようにするために設けられている。 換言すれば、要求論理回路は、２つの指定子が必要とさ
れそして第２の指定子が書き込み又は変更アクセス形式
を有するときにＲ２Ｒツリーを選択する。 これは、第１バイトのモードのみを探索するアドレス欠
陥信号を発生する要求論理を許すので、要求論理を簡単
化する。簡単な形態においては、Ｒ３Ｘ Ｒツリーは、
最後の指定子がレジスタであるときにのみ３つの指定子
をデコードする。３つの指定子が必要とされるときには
、要求論理回路は、最初の２つのバイトがレジスタであ
るか又は短いリテラル指定子であるときにのみＲ３ツリ
ーを要求し、さもなくば、Ｒ３ＸＲツリーを選択する。 ３つの論理ツリーの各々は、デコードされた初期数の指
定子（Ｎ′）と、デコードされた指定子バイトのシフト
カウント（ＳＣ’ ）とを発生する。要求論理回路１１
．４は、マルチプレクサ１２４及び１２５が要求された
論理ツリーからのＮ′及びＳＣ′ を選択するように動
作させる。Ｎ′は、命令内読み取り競合が生じるかどう
かを判断するために命令内読み取り競合検出器１２６に
よって使用される。もしそうならば、信号ＴＲＣがアサ
ートされる。ＩＲＣ信号及びＸ８Ｆ信号は、第３のマル
チプレクサ１２６が指定子の数及び実際にデコードされ
た指定子バイトを指示するＮ及びＳＣを選択するように
動作させる。拡張された即時信号Ｘ８Ｆは、ある優先順
位を有し、この場合、拡張即時データの４つのバイトを
デコードするためにＮがゼロであって且つＳＣがゼロ又
は４のいずれかである。ＩＲＣ信号は、第２の優先順位
を有し、この場合、Ｎ及びＳＣは、せいぜい１つの指定
子をデコードするために論理ツリーから選択される。換
言すれば、命令内読み取り競合が検出されたときに、シ
ステムクロックの各サイクルごとに１つの指定子しかデ
コードされない。最初に選択されたツリーがバイト分岐
命令に対して３つの指定子を要求する場合、例えば、命
令内読み取り競合が検出されたときには、Ｒ１ツリーが
選択され、次いで、Ｒ１ツリーが再び選択され、そして
最終的に、Ｒ３ＢＢツリーに代わってＲＩＢＢツリーが
選択される。 シフタ （第６図の２１）によりシフトされるべき実際
のバイト数は、加算器１２７において指定子バイトシフ
トカウントＳＣに１を選択的に加えることにより得られ
る。 デコード手順における最終的な段階は、出力選択及び有
効性論理回路１２８によって実行され、これは、現在サ
イクルにおいてデコードされている指定子に対するデー
タの命令バッファ内の位置を決定する。ＴＲバスの場合
、第１ソースオペランドに対する情報は、命令バッファ
のバイトｌから得られる。マルチプレクサ＋２９は、命
令バッファから第２ソース指定子に対する情報を得そし
て同様にマルチプレクサ１３０は行き先指定子に対する
情報を得る。同様に、マルチプレクサ１３１は、命令バ
ッファから短いリテラルデータを得る。汎用指定子に対
する情報は、命令バッファ内の次々のバイトからシフタ
１３２によって得られる。インプライド指定子を予め処
理するために。 最終的なマルチプレクサ１３３は、スタックポインタ（
Ｓ Ｐ）をペースレジスタとして選択し、更に、インプ
ライド読み取り又はインプライド書き込みに対して各々
８のモード又は９のモードを選択する。 第１３図は、ＲＩＢＢツリーに対するシフトカウント論
理回路の回路図である。この論理ツリーは、例えば、分
岐命令（ＶＡＸアーキテクチャにおけるＢＲＢ命令のよ
うな）のバイト変位をデコードするために選択される。 ゲート１４１は、命令デコーダにおけるバイト１が有効
であるときにＮ′及びＳＣ′の両方が１に等しく、さも
なくば、Ｎ′及びＳＣ′の両方が０であるよう確保する
。命令バッファのバイトｌは、その有効データフラグ（
Ｉ ＶＡＬｒＤ［Ｉ］）がセットされそして汎用ユニッ
ト（第６図の３２）がストールされないときに有効であ
る。 第１４図は、ＲＩＢＷ論理ツリーの回路図である。この
論理ツリーは、分岐命令（ＶＡＸアーキテクチャにおけ
るＢＲＷ命令のような）のワード変位をデコードするた
めに選択される。命令バッファのバイト２が有効である
場合、Ｎ′はｌでありそしてＳＣ′は２であり、さもな
くば、Ｎ′及びＳＣ′の両方が０である。命令バッファ
のバイト２の有効性は、有効データフラグＮ ＶＡＬ
ＩＤ［２］）及びＧＰ ５ＴＡＬＬ信号に基づいてゲ
ート１４２によって決定される。 第１５図は、１つのインプライド指定子をデコードする
ためのＲＩＩツリーに対するシフトカウント論理を示す
回路図である。このツリーは、例えば、サブルーチン命
令からの復帰をデコードするときに選択される。シフト
カウントがゼロである理由は、デコードすべき明確な指
定子が命令バッファにないからである。デコードされる
指定子の数Ｎ′は、汎用ユニットがストールされた場合
にＯであり、さもなくば、Ｎ′はｌである。それ故、Ｒ
１１論理ツリーは、ＧＰ ５ＴＡＬＬ信号を反転する
単一のインバータ１４３を含む。 第１６図は、Ｒ２ＢＢ論理ツリーの回路図であり、これ
は、デコードすべき第２の指定子が分岐命令に対するバ
イト変位であるときに選択される。この論理ツリーが選
択されると、バイトｌはレジスタ又は短いリテラルでな
ければならず、そしてバイト２は変位である。バイトｌ
が短いリテラルであって且つ短いリテラルのストールが
ある場合にはこれらのバイトをいずれもデコードするこ
とができない。さもなくば、バイト２が有効で且つスト
ールがない場合に両方のバイトをデコードすることがで
きる。汎用ユニットのみがストールされそして第１バイ
トが有効である場合に、第１バイトのみをデコードする
ことができる。これらの判断は、２つのゲート１４４及
び１４５と、マルチプレクサ１４６とによって行なわれ
る。 さて、第１７図には、Ｒ２ＢＷ論理ツリーの回路図が示
されており、これは、２つの指定子をデコードするのに
用いられ、その第１はレジスタ指定子でありそしてその
第２はワード変位である。 ３つの全てのバイトは、第３バイトが有効で且つ汎用ユ
ニットがストールされないことがゲート１４７によって
検出された場合にデコードされる。 さもなくば、レジスタ指定子は、それが有効である場合
にデコードすることができる。オアゲート１４８及びマ
ルチプレクサ１４９は、これらの場合にＮ′及びＳＣ′
の正い値を与えるために設けられている。 第１８図は、Ｒ２１論理ツリーの回路図である。このツ
リーは、第１バイトがレジスタであるか又は短いリテラ
ル指定子であるときに選択され、第２の指定子がインブ
ライされる。Ｎ′及びＳＣ′は、第１バイトをデコード
できないことがゲート１５０及び＋５１によって検出さ
れた場合に両方ともＯとなる。さもなくば、ＳＣ′はｌ
であり、そしてＮ′は少なくともｌである。インブライ
された指定子を汎用ユニットに送れるとき、換言すれば
、ＧＰ ５ＴＡＬＬ信号がアサートされないときにＮ
′が２となる。これらの場合のＮの正い値はゲート１５
２及び１５３によって決定される。 第１９図は、Ｒ３ＢＢ論理ツリーの回路図であり、これ
は、バイトｌがレジスタ又は短いリテラルの指定子であ
番ハバイト２がレジスタ指定子でありそしてバイト３が
バイト変位であるときに使用される。全ての指定子は長
さが１バイトであるから、Ｎ′はＳＣ′に等しい。第３
バイトが有効で且つ汎用ユニットがストールされない場
合にのみＮ′が３に等しくなる。さもなくば、第２バイ
トが有効であって、且つバイトｌが短いリテラルで拡張
ユニット（第６図の３１）がストールされないことが真
でない場合に、Ｎ′が２に等しくなる。これらの場合に
Ｎ′及びＳＣ′の値は、ゲート１５４．１５５．１５６
．１５７及び１５８によって決定される。 第２０図には、Ｒ３ＢＷ論理ツリーの回路図が示されて
おり、これは、バイトｌがレジスタ又は短いリテラルの
指定子であり、バイト２がレジスタでありそしてバイト
３及び４がワード変位であるときに使用される。これら
の状態にもとでは。 バイトｌが短いリテラルで且つ拡張ユニットがストール
されるか、或いはバイトＩが無効である場合そしてその
場合にのみ、Ｎ′及びＳＣ′がゼロとなる。（バイトｌ
が無効である場合には、バイト２及びバイト４もそうで
あることを想起されたい。）バイトｌ、２及び４が全て
有効でありそしてストールがない場合にＮ′は３に等し
くそしてＳＣ′は４に等しい。さもなくば、バイト４が
無効であるか或いは汎用ユニットがストールされた場合
、Ｎ′は２に等しく且つＳＣ′は２に等しく；バイト２
が有効である場合にはＮ′及びＳＣ′の両方が１に等し
い。これらの場合のＮ′及びＳＣ′の値は、ゲート１５
９．１６０，１６１．１６２．１６３及び１６４によっ
て決定される。 要求論理回路（第１２図の１１４）及び拡張即時検出器
（第１２図の１１０）は、分岐変位又は拡張即時データ
が命令バッファに現われる場合を処理するものである。 これらの場合はさておき、バイトｌで始まる命令バッフ
ァの３つの指定子の正当なシーケンスは、せいぜい１つ
の指定子がコンプレックス指定子である場合に、第２１
図に示す４つの主たるケースの１つに入る。説明上、ロ
ングワード変位を有するコンプレックス指定子が示され
ている。 ４つの主たるケースが２進サブスクリプトで示されてお
り、これらサブスクリプトは、モードデコーダ（第１２
図の１１５）によって発生されたＣＡＳＥ選択信号の２
進値を表すものである。 ＣＡＳＥ、、においては、コンプレックス指定子のペー
スレジスタはバイト１で始まり、ＣＡＳＥ。 においてはコンプレックス指定子のペースレジスタがバ
イト２で始まり、ＣＡ、ＳＥ、、においてはコンプレッ
クス指定子のペースレジスタがバイト３で始まり、そし
てＣＡＳＥ、、においてはコンプレックス指定子のペー
スレジスタがバイト４で始まる。しかしながら、３つ全
部の指定子はレジスタ指定子であるか、或いは１つの指
定子が短いリテラルでそして他の指定子がレジスタ指定
子であってこれがＣＡ Ｓ Ｅ、、に入ることが考えら
れる。いずれの場合においても、第３の指定子が短いリ
テラルであるときには３つの指定子を同時にデコードで
きないことに注意されたい。３つの指定子が同時にデコ
ードされる場合には、第３の指定子が行き先指定子であ
る。又、ｌサイクル当たりせいぜい１つの短いリテラル
と、せいぜい１つのコンプレックス指定子をデコードで
きるだけである。 というのは、いずれの短いリテラル指定子も拡張ユニッ
トによって処理しなければならず、そしていずれのコン
プレックス指定子も汎用ユニットによって処理しなけれ
ばならず、これらユニットの各々はこのような指定子を
１サイクル当たり１つしか処理できないからである。 第２１図に示す４つの主たるケースは、バイト１．２及
び３が短いリテラルモードを有するか。 レジスタモードを有するかインデックスモードを有する
かによって区別できる。これは、第２２図の真理値表に
よって示されている。ＣＡ Ｓ Ｅ、、においては、バ
イトｌは短いリテラル又はレジスタモードを有し、バイ
ト２は短いリテラル、レジスタ又はインデックスモード
を有し、そしてバイト３はインデックスモードを持たな
い。ＣＡＳＥ。 においては、バイト１は短いリテラル、レジスタ又はイ
ンデックスモードを有し、バイト２は短いリテラルモー
ドもレジスタモードもインデックスモードももたず、そ
してバイト３はいずれかのモードを有する。ＣＡＳＥ、
、においては、バイト１は短いリテラル又はレジスタモ
ードを有し５バイト２は短いリテラル又はレジスタモー
ドを有しそしてバイト３はインデックスモードを有する
。ＣＡＳＥ、、においては、バイトｌは短いリテラルモ
ードもレジスタモードもインデックスモードももたず、
そしてバイト２及び３はいずれかのモードをもつことが
できる。 第２３図は、４つのケースをデコードするための最適な
論理回路の回路図である。３人カッアゲート１７１は、
バイトｌが短いリテラルモードもレジスタモードもイン
デックスモードももたないかどうかを判断する。もしそ
うであれば、オアゲート＋７２及び１７３はＣＡＳＥ、
を指示する。 さもなければ、ＣＡＳＥ［Ｏ］は、バイト２が短いリテ
ラルモードもレジスタモードもインデックスモードもも
たないことが３人カッアゲート１７４によって検出され
たときだけアサートされる。 又、［ＣＡＳＥＩ］は、バイト１がレジスタモード又は
短いリテラルモードをもつことがオアゲート１７５によ
って検出され、バイト２がレジスタモード又は短いリテ
ラルモードをもつことがオアゲート１７６によって検出
されそしてバイト３がインデックスモードをもつことが
３人カアンドゲート１７７によって検出されたときだけ
アサートされる。 コンプレックス指定子に続くレジスタ又は短いリテラル
指定子をデコードするためには、命令バッファの可変長
さレベルに対してデコードすることが必要である。これ
らのレベルは、デコード論理回路に後で現われる信号が
、その信号に関連した特定のレベルで識別できるように
、第２１図に示されている。レベルｌは、バイトｌのベ
ースレジスタで始まるコンプレックス指定子のデコード
動作を指している。コンプレックス指定子の直後にある
短いリテラル又はレジスタ指定子のレベルは、コンプレ
ックス指定子のレベルに続くサフィックスＡで示されて
いる。ときには、最後の指定子がレジスタ指定子である
ときにコンプレックス指定子に続く２つの指定子をデコ
ードすることができる。最後のレベルは、コンプレック
ス指定子のレベルに続くサフィックスＢで指示される。 例えば、第２１図に示すように、ＣＡＳＥ、、において
は、短いリテラル又はレジスタ指定子は、バイトｌで識
別されたペースレジスタを有するコンプレックス指定子
の長さに基づいてバイト２ないし６のいずれかで生じる
レベルＩＡにおいてデコードすることができる。同様に
、レジスタ指定子は、コンプレックス指定子の長さに基
づいてバイト３ないし７で生じるレベルＩＢにおいてデ
コードすることができる。 ＣＡ Ｓ Ｅ、、においては、コンプレックス指定子が
レベル２にデコードされる。コンプレックス指定子の長
さは指定子のモードによって決定され、指定子が即時モ
ードを有する場合には、デコードされている命令につい
ての指定子のシーケンスにおけるコンプレックス指定子
の位置に関連したデータ形式に基づいたものとなる。 即時モードを有するコンプレックス指定子に続く指定子
をデコードする際に特にやっかいな問題は、その命令に
ついての指定子のシーケンスにおけるコンプレックス指
定子の位置が、ペースレジスタを指定するバイトの前の
バイトにおいてインデックスレジスタが指定されるかど
うかによって決まることである。例えば、ＣＡＳＥ、、
の場合に、バイトＩがインデックスモードをもたない場
合には、バイト２で始まるコンプレックス指定子に対す
るデータ形式がシフタ１０６によって選択された第２の
データ形式であるが、第１バイトがインデックスモード
を有する場合には、バイト２で識別されたペースレジス
タを有するコンプレックス指定子に対するデータ形式が
シフタで選択された第１データ形式となる。それ故、Ｃ
Ａ Ｓ Ｅ、。 及びＣＡＳＥ、、におけるコンプレックス指定子の長さ
は、ベース行き先にの前にあるインデックス行き先があ
るかどうかによって決まる。それ故、デコード論理回路
は、レベル２．２Ａ又は２Ｂへとデコードするためにイ
ンデックス行き先がベース行き先の前にくるかどうかを
しばしば区別しなければならない。 インデックスレジスタがベースの前に有るときには、こ
れらのレベルが２■、２１Ａ及び２ＩＢとして識別され
る。コンプレックス指定子が絶対又は即時のモードをも
たないときには、２■、２ＩＡ及び２１Ｂレベルにおけ
る指定子に関する情報が２．２Ａ及び２Ｂレベルにおけ
る指定子に対する情報と同じになる。 ＣＡＳＥ、、においては、バイト３は、シーケンスにお
いて第３指定子であるか又はコンプレックス指定子に対
するベース行き先となるレジスタ指定子を含んでもよく
、そしてコンプレックス指定子は、バイト２がインデッ
クスモードをもたない場合には第３指定子であり、或い
はバイト２がインデックスモードをもつ場合には第２指
定子である。それ故、バイト３はレベル３へとデコード
されるときはレジスタ指定子となるが、レベル３■へと
デコードされるときにはレジスタ指定子とならない。又
、３１Ａレベルにおけるレジスタ指定子は、バイト３で
指定されたベースを有するコンプレックス指定子に続い
てデコードすることができる。 ＣＡ Ｓ Ｅ、、において、バイト３は常にインデック
スモードを有しているので、レベル４
【へのデコードは
、第１２図のシフタ１０６によって選択された第３デー
タ形式を有するコンプレックス指定子をデコードするよ
うに生じなければならない。 要約すれば、４つの主たるケースに対する各コンプレッ
クス指定子の位置は、命令バッファにおけるそのペース
レジスタ行き先のバイト位置を指示する数によって識別
される。コンプレックス指定子にインデックスレジスタ
行き先が組み合わされる場合にはこの数の後にサフィッ
クス■が続く。短いリテラル又はレジスタ指定子がコン
プレックス指定子の直後に同時にデコードされることが
考えＩうれる場合には、その位置が手前のコンプレック
ス指定子のレベル及びサフィックス八によって識別され
る。別の指定子がコンプレックス指定子の後におそらく
デコードできる場合には、その位置がその手前のベース
指定子のレベル及びサフィックスＢによって識別される
。 第２４図には、第２１図に示された種々のデコードレベ
ルと、４つの主たるケースとについて。 最初にデコードされている指定子の数（Ｎ′）をいかに
決定するかを示す真理値表が示されている。 ＣＡ Ｓ Ｅ、、及びＣＡＳＥ、、は、更に、コンプレ
ックス指定子に対してインデックスレジスタが指定され
るかどうかという２つのサブケースに細分化される。指
定子の数が１より大きい特定のレベルヘデコードするた
めには、この表で許されるより深いレベルへデコードで
きてはならない。換言すれば、主たるケースを決定する
のに加えてそしてサブケースにインデックスレジスタが
あるかどうかを考慮して、命令デコーダの論理回路は、
必要とされる数までのできるだけ多くの指定子（例えば
、命令バッファにおけるデータの有効性に基づく）デコ
ードし、上記必要な数は、適用できるケース及びサブケ
ースに対する第２４図の最も深い許容レベルに対応する
。又、インデックスレジスタを指定するバイトは、それ
に続くコンプレックス指定子をさらにデコードできる場
合にのみデコードされることが明らかである。 第２５図は、命令バッファにインプライド指定子及び分
岐変位が存在しない場合に３つの指定子の一般的なケー
スに対して初期Ｎ′及びＳＣｏ決定するための論理ツリ
ーの回路図である。ＣＡＳＥは、マルチプレクサ１８１
の選択人力を制御するのに用いられる。更に、各々の場
合に、各マルチプレクサ１８２．１８３．１８４．１８
５が設けられており、その入力は、第２４図に示すよう
にデコードに許容された各レベルに対応するＮ′及びＳ
Ｃｏの値を受け入れる。又、マルチプレクサ＋８２ない
し１８５は、Ｎ′がゼロに等しく且つＳＣｏがゼロに等
しい場合のゼロ入力を有している。 ＣＡＳＥ、、及びＣＡ Ｓ Ｅ、、については、各マル
チプレクサ１８２及び＋８３は、８個の人力と、命令バ
ッファにおけるバイト２及びバイトｌがインデックスモ
ードを有しているかどうかを各々指示するＩＮＤＥＸ
［２］及びＩＮＤＥＸ ［１］によって制御される最上
位選択人力Ｓ２とを有している。それ故、マルチプレク
サ１８１に組み合わされるマルチプレクサ１８２ないし
１８５は、全部で６個の異なったケースと、各ケースに
対して４つの考えられる組み合わせとをデコードする。 コンプレックス指定子が即時モードをもたない場合には
、上記４つの組み合わせがデコードされているＯｌｌ、
２又は３個の指定子に対応する。しかしながら、一般に
、コンプレックス指定子の後のレベルでデコードされて
いる指定子の数は、コンプレックス指定子が拡張即時モ
ードを有しているかどうかによって決まる。これは、マ
ルチプレクサ１８２ないし１８５の選択入力Ｓｏ及び＄
１を操作するエンコード論理回路を簡単化するために行
なわれる。 コンプレックス指定子が拡張即時モードを（ｆすること
が分かった場合には、エンコード論理回路は、コンプレ
ックス指定子の後のレベルへデコードできるとまだ考え
ているが、Ｎ′ をデコードするための指定子の数はコ
ンプレックス指定子の指定子位置に等しくセットされる
。同様に、コンプレックス指定子後のレベルに対するシ
フトカウントＳＣ′は、コンプレックス指定子に対する
シフトカウントの値にセットされる。それ故、たとえエ
ンコード論理回路がコンプレックス指定子後のレベルを
デコードのために選択したとしても、これらの深いレベ
ルに対するＮ″及びＳＣ′の値は、コンプレックス指定
子が拡張即時モードを有した後にデコードが許されない
場合と同じである。 もちろん、コンプレックス指定子が拡張即時モードを有
する場合には、より深いレベルのデータが拡張即時デー
タを表わし、たとえモードデコーダ（第１２図の１１５
）が拡張即時データが短いリテラルであるかレジスタ指
定子であると考えていたとしてもレジスタ又は短いリテ
ラル指定子としてデコードすることができない。前記し
たように、拡張即時データ及び分岐変位は、短いリテラ
ル又はレジスタ指定子のようにみえる。というのは、分
岐変位及び拡張即時データはそれらがとる値に限定がな
いからである。 第２５図において、種々のケース及び組み合わせのシフ
トカウントには、指示されたレベルに現われる指定子に
ついての情報を示すためにＧＰＳというプリフィックス
と、指示されたレベルに現われるレジスタ又は短いリテ
ラル指定子についての士青報を識別するためのＲ３Ｉ、
というプリフィックスと、指示されたレベルに現われる
レジスタ指定子についての情報を示すためのＲＥＧとい
うプリフィックスとが付けられる。 デコード動作が許されるレベルを決定するために、当該
有効データが各エンコーダ＋８６．１８７．１８８及び
１８９に送られ、これは、各マルチプレクサの選択人力
Ｓｌ及びＳＯを制御する。 ＣＡ Ｓ Ｅ、、及びＣＡＳＥ、、については、各イン
デックスモード信号ＩＮＤＥＸ ［２］又はＩ Ｎ Ｄ
ＥＸ ［１］によって制御される各マルチプレクサ１
９０及びマルチプレクサ１９１は、第２４図の表に示さ
れたサブケースに対する３つの各有効信号を選択する。 第２６図には、エンコーダ１８６の回路図が示されてい
る。入力ｐｏ、ｐｉ及びＰ２が全てアクティブである場
合には、選択人力Ｓｌ及びＳＯの両方がアクティブとな
る。３人力アンドゲート１９２は、３つの人力全部が一
致することを検出し、オアゲート１９３及び＋９４はア
クティブとなって選択信号をアサートする。入力ＰＯ及
びＰｌが両方ともアサートされるがＰ２がインアクティ
ブである場合には、２人力アンドゲート１９５がオアゲ
ート１９４のみをアクティブにし、出力Ｓｌのみがアサ
ートされるようにする。ＰＯがアサートされるがＰＩが
アサートされない場合には、ゲート１９６がオアゲート
１９３を作動しモしてオアゲート１９４がインアクティ
ブとなって、出力ＳＯのみがアサートされるようにする
。３つの入力ＰＯ１Ｐ１及びＰ２が全てインアクティブ
である場合には、出力Ｓｌ及びＳＯのいずれもアサート
されない。 エンコーダ１８６ないし１８９と、マルチプレクサ１９
０及び１９１とによる遅延をなくすために、エンコード
、倫理回路はマルチプレクサ１８２ないし１．８５に組
み込まれていなければならない。これは、ＣＡ Ｓ Ｅ
、、について第２７図に示されている。第２５図のマル
チプレクサ＋８２に対応する極性決めマルチプレクサ１
８２″は、６個のゲート＋９７．１９８，１９９．２０
０．２０１及び２０２を備えており、これらゲートの出
力はオアゲート２０３によって加算される。第２７図の
各ゲートは、各々の出力信号Ｎ′及びＳＣ。 の各ビットに対するゲートに対応し、多くの場合に、こ
れらのゲートは、２進定数Ｏ又は１である２進入力を有
するので排除される。 第２５図の論理を実施するためには、種々のデコードレ
ベルに対して第２５図に定められた有効信号、数及びシ
フトカウントのような指定子情報を決定する論理回路を
設けることが必要である。 コンプレックス指定ｆの後のレベルでデコードされるコ
ンプレックス指定子又は指定子の指定子情報は、コンプ
レックス指定子が絶対アドレスモードを有するか即時ア
ドレスモードを存するかによって決まる。指定子情報を
定めるために、絶対モード及び即時モードは、指定子情
報に対する記号表示後のアポストロフィによって指示さ
れる特殊なケースとして処理される。例えば、第２８図
には、通常のケースにデコードされる数指定子が示され
ており、即ち、各コンプレックス指定子が絶対又は即時
アドレスモードをもたない場合が示されている。この場
合、指定子の数は、レベルｌΔ及びレベル２１Ａに２の
値を有し、レベルＩＢ、２Ａ、２１Ｂ及び３１Ａに３の
値を有する。 第２９図ないし第３８図には、池のレベル及び組み合わ
せに対するシフトカウント及び指定子の数を定める真理
値表が示されている。第２９図ないし第３２図は、各コ
ンプレックス指定子が即時モードも絶対モードももたな
いときの通常のケースに対する情報を示し、そして第３
３図ないし第３８図は、各コンプレックス指定子が即時
モード又は絶対モードを有する場合の真理値表を示して
いる。良く知られているように、真理値表を実施するた
めの論理回路は、２つのゲートレベル、例えば、アンド
機能を実行するための第ルベルと、オア機能を実行する
ための第２レベルとで構成される。 第３９図ないし第４１図には、第２５図の優先順位論理
回路に有効信号を与えるために第４２図の論理回路に用
いられる有効信号を決定するための論理が示されている
。信号ＲＥＧ ＶＡＩ、ＩＤ ［ｉ］は、命令バッフ
ァのデータの第１番目のバイトが有効レジスタ指定子を
表わすかどうかを示している。信号ＳＬ ＶＡＬｒＤ
［ｉ］は、命令バッファのデータの第１番目のバイトが
、実行ユニット（第６図の３０）のストールによってデ
コードが禁止されない有効な短いリテラル指定子を表わ
すかどうかを指示する。信号Ｒ３ＬＶＡＬｒＤ［ｉ］は
、命令バッファのデータの第１番目のバイトが、実行ユ
ニットのストールによってデコードが禁止されない有効
なレジスタ又は短いリテラル指定子を表わすかどうかを
指示する。■が１に等しい場合は、特殊なケースとして
処理され、第３９図の論理で信号が決定される。命令レ
ジスタの第１データバイトは、それがレジスタモードを
有するとき、それが有効データバイトであるとき、そし
て汎用ユニットがストールされたときの命令内読み取り
競合サイクル中にデコーダが動作しない限り、デコード
することができる。前記したように、命令内読み取り競
合が検出されたときには、レジスタ指定子が転送ユニッ
ト（第６図の３０）ではなくて汎用ユニット（第６図の
３２）によって処理される。これらの論理状態は、ゲー
ト２０６及び２０７によって決定される。第１バイトが
短いリテラルモードを有する場合には、それに対応する
有効データフラグ（Ｉ ＶＡＬＩＤ［ｌ］）がアクテ
ィブでありそして拡張ユニットがストールされない場合
に有効であると考えられる。これらの状態は、ゲート２
０８によって検出される。オアゲート２０９は、第１バ
イトが有効レジスタ指定子であると考えられるか或いは
有効な短いリテラル指定子であると考えられるかを指示
する信号（Ｒ３ＬＩ ＶＡＬＩＤ）を発生する。 第４０図は、命令バッファのバイト２が有効レジスタと
考えられるか短いリテラル指定子と考えられるかを判断
する回路の回路図である。これは、バイト２がレジスタ
モードを有しそしてバイト２の有効データフラグがセッ
トされたときにイＪ効レジスタ指定子であると考えられ
る。これは、ゲート２１１によって検出される。命令バ
ッファのバイト２は、その有効データフラグがセットさ
れ、それが短いリテラルモードを有し、バイト１が短い
リテラルモードをもたずそして拡張ユニットがストール
されない場合に有効な短いリテラル指定子と考えられる
。これらの状態は、ゲート２１２によって検出される。 オアゲート２１３は。 命令バッファのバイト２が有効なレジスタ指定子である
か有効な短いリテラル指定子であるかを判断する。 第４１図は、命令バッファのバイト３ないし８が有効レ
ジスタと考えられるか或いは短いリテラル指定子と考え
られるかを判断するための論理回路の回路図である。（
これらの信号は、更に、第２５図の論理ツリーに使用さ
れる前に第４２図の回路によって定量化される。）命令
バッファのバイトｉは、それがレジスタモードを有しそ
してそのバイトに対応する有効データフラグがセットさ
れた場合に有効レジスタフラグとなる。これは、ゲート
２１４によって検出される。命令バッファにおけるバイ
トｉは、それに対応する有効データフラグがセットされ
、それが短いリテラルモードを有し、拡張ユニットがス
トールされず、そしてバイト１もバイト２も有効な短い
リテラル指定子である限り有効な短いリテラル指定子で
あると考えられる。換言すれば、命令バッファのバイト
ｉは、現在サイクル中にバイト１をデコードできない場
合には、有効な短いリテラル指定子と考えることができ
ない。これらの状態は、ゲート２＋５及び２１６によっ
て検出される。オアゲート２１７は、命令バッファのバ
イトｌを有効レジスタ指定子と考えられるか有効な短い
リテラル指定ｆと考えられるを判断する。 第４２図には、コンプレックス指定Ｙ・が有効と考えら
れるかどうか判断すると共に、コンプレックス指定子に
続くバイトが有効レジスタと考えられるか短いリテラル
指定子と考えられるかを判断する。一般に、コンプレッ
クス指定子は、汎用ユニットがストールされず且つコン
プレックス指定子の最後のバイトがそれに対応する有効
データフラグをセットしている場合に有効であると考え
られる。これに対する例外として、レベル３の有効コン
プレックス指定子を指示する信号は、バイト３が有効レ
ジスタ指定子であるかどうかも指示する。これは、バイ
ト３がレジスタ指定子であるときにＣＡ Ｓ Ｅ、、を
デコードするために行なわれる。特殊なケースはオアゲ
ート２２１によって考慮される。さもなくば、セットさ
れている対応有効データフラグと、ストールされている
汎用ユニットの不存在との一致が各ゲート２２２．２２
３．２２４．２２５．２２６によって検出される。コン
プレックス指定子における最後のバイトのための有効状
態を決定するために、コンプレックス指定子に対するシ
フトカウント（ＧＰＳｉ ＳＣ）がマルチプレクサ２
２７の選択入力に送られ、このマルチプレクサは、ゲー
ト２２２．２２３．２２１．２２５，２２６の各１つを
選択する。 同様の形態において、コンプレックス指定子のシフトカ
ウントは、シフタとして働くマルチプレクサ２２８の選
択入力へ送られ、コンプレックス指定子に続くバイト位
置に対応する第４１図からのレジスタ有効又は短いリテ
ラル有効信号と、コンプレックス指定子に続く第２バイ
トに対応するレジスタ有効信号とを選択する。又、マル
チプレクサ２２８は、コンプレックス指定子に続くバイ
トに含まれた短いリテラルデータ及びレジスタアドレス
を選択して、レジスタ又は短いリテラル指定子について
のデータを供給し、これらは、最終的に、以下で述べる
ように、第５４図、第５６図及び第５８図に示す回路に
よってＴＲ及びｘ■、バスに送られる。レジスタ及び短
いリテラルデータに対するフォーマットは第５３図に示
されており、そしてレジスタアドレスのフォーマットは
第５５図に示されている。 第４３図は、指定子の初期数Ｎ′及びシフトカウントＳ
Ｃ″ を判断して単一のサイクル中に３つまでの指定子
（即時又は絶対アドレスモードを有するコンプレックス
指定子を含む）を同時にデコードするのに使用できるシ
フトカウント論理回路の回路図である。論理回路２３１
は、第２８図ないし第３２図及び第３９図ないし第４２
図の論理を組み込んでいて通常のケースに指定Ｙ−情報
を供給する。個別の論理回路２３２は、第３３図ないし
第４２図に基づいて即時又は絶対的なケースについての
指定子情報を決定する。第２５図の優先順位論理回路及
びマルチプレクサは二重に設けられていて、コンプレッ
クス指定子が即時アドレスモードも絶対アドレスモード
ももたないような通常の状態に対して４つの主たるケー
スの各々についてＮ′及びＳＣ′ を決定するための論
理回路２３３を形成すると共に、コンプレックス指定子
が即時又は絶対アドレスモードを有するとすれば、４つ
の主たるケースに対してＮ′及びＳＣ′を決定するため
の論理回路２３４を形成する。マルチプレクサ２３５は
、８個の考えられるケースの特定の１つを選択するため
に設けられている。主たるケースは前記と同様に選択さ
れるが、論理回路２３３又は２３４からの出力の選択は
、特定の主たるケースにおけるコンプレックス指定子が
即時又は絶対アドレスモードを有するかどうかを判断す
る各オアゲート２３６．２３７．２３８．２３９によっ
て決定される。 ＶＡＸアーキテクチャの欠点は、即時又は絶対アドレス
モードを有するコンプレックス指定子に対する指定子情
報がコンプレックス指定子のデータ形式の関数であるこ
とである。データ形式は、デコード論理回路及びマルチ
プレクサ（第１２図の１０５及び１０６）による遅延が
モードデコーダ（第１２図の１１５）による遅延よりも
相当に大きいために、第４３図のシフトカウント論理回
路により受け取られる情報の最後の部分である。 それ故、第４３図のシフトカラン］・論理回路を通るい
わゆる臨界路は、データ形式情報の単一経路によって決
定される。この臨界路は、第４４図に示されている。Ｇ
Ｐ Ｓ ’ 指定子情報論理回路２３２においては、
データ形式がコンプレックス指定子Ｇ Ｐ Ｓ ｊ ’
に対するシフトカウントを決定し、これはマルチプレ
クサ又はシフタ２２７．２２８の制御入力へ送られ、３
つまでの有効信号Ｖを選択する。これらの信号は、優先
順位エンコーダ１８６．１８７．１８８又は１８９へ送
られ、そしてこれらのエンコーダは、４つの関数Ｆｊの
特定の１つを選択してその結果Ｇｊをイ１）るように各
マルチプレクサ１８２．１８３．１８４又は１８５を制
御する。第４４図に示すように、絶対又は即時モードを
有するコンプレックス指定子に対する情報は、命令に対
する指定ｆのシーケンスにおけるコンプレックス指定子
の位置によって決まる。 マルチプレクサ（第１２図の１０６）は、デコードされ
るべき次の３つの指定子に対するデータ形式を選択する
。第４４図において、インデックスＪは、シフタ（第１
２図の１０６）によりＧＰＳ’指定子情報論理回路２３
２に送られた３つのデータ形式のうちの特定の１つを識
別する。このインデックスｊは、コンプレックス指定子
に関連したインデックス指定子があるときに命令バッフ
ァにおけるコンプレックス指定子のペースレジスタ行き
先のバイト数とは異なるものである。 例えば、第３３図ないし第３５図と比較されたい。第３
３図の指定子情報は、インデックスレジスタが指定され
ないケースについてのものであり、そして第３５図の指
定子情報は、インデックスレジスタが指定されたケース
についてのものである。第３３図及び第３５図の真理値
表は互いに同じものであるが、第３３図においてはコン
プレックス指定子のモードが命令バッファのバイトｌの
ビット４によって指示され、一方、第３５図においては
、コンプレックス指定子のモードが命令バッファのバイ
ト２のビット４によって指示される。 第４４図に示すように、即時又は絶対モードを有するコ
ンプレックス指定子の場合に指定子情報を決定するため
の論理回路は、インデックスレジスタが指定されるかど
うかに基づいてコンプレックス指定子のモードを最初に
決定することにより簡単化することができる。この選択
はマルチプレクサ２３３によって行なわれる。第３３図
及び第３５図の真理値表を更に検討すると、即時又は絶
対アドレスモードを有するコンプレックス指定子に対し
て異なった情報を生じるデータ形式の異なった組み合わ
せは４つしかないことが明らかである。これら４つの異
なった組み合わせは、コンプレックス指定子に続く変位
が、ペースレジスタ指定子に続く変位又は即時データの
バイトを１つ有するか、２つ有するか、４つ有するか又
はそれ以上有するかを決定する。これら４つの組み合わ
せは、第４４図に示されたゲート２３４．２３５．２３
６及び２３７によって検出することができる。 好ましくは、第４３図の回路は、コンプレックス指定子
が即時モード又は絶対モードを有する場合に使用される
データ形式情報の臨界路を減少するために第４５図に示
すように変更される。コンプレックス指定子が絶対アド
レスモードも即時アドレスモードももたない場合にＮ′
及びＳＣ′を決定するために、第２５図に対応する指定
子情報論理回路２４１及びツリー論理回路２４２が設け
られている。 第４７図において以下に説明する指定子選択論理回路２
４３は、デコードされるべき次の３つの指定子のいずれ
かが絶対アドレスモード又は即時アドレスモードな有す
るコンプレックス指定子であるかどうかを判断すると共
に、第１のこのような指定子を識別するために使用され
る。指定子選択論理回路はマルチプレクサ２４４を制御
し、このマルチプレクサは、絶対又は即時モードを有す
るコンプレックス指定子がない場合にツリー論理回路２
４２からＮ′及びＳＣ′を選択し、さもなくば、絶対又
は即時モードを有する第１のコンプレックス指定子に対
して決定されたＮ′及びＳＣ′の値を選択する。例えば
、第４５図に示すように、入力００は、絶対又は即時モ
ードを有する指定子がないときにＮ′及びＳＣ′ を選
択し、六ツノＯ１は、第１指定子が絶対又は即時モード
を有すると仮定した場合に計算されたＮ′及びＳＣ′を
選択し、入力１０は、第２指定子が絶対又は即時モード
を有すると仮定した場合に計算されたＮ′及びＳＣ′を
受け取り、そして入力１１は、第３指定子が絶対又は即
時モードを有すると仮定した場合に計算されたＮ′及び
ＳＣ′ を選択する。 一連の３つの指定子における１つのコンプレックス指定
子の考えられる位置の各々については、コンプレックス
指定子に対してインデックスレジスタが指定されたかど
うかに拘りなくモード情報の４つの組み合わせの各々に
対して計算されたＮ′及びＳＣ′の値を選択する各マル
チプレクサ２４５．２４６．２４７が設けられている。 第４４図と第４５図とを比較すると、マルチプレクサ及
びシフタ（２２７，２２８）の下位レベルの前方にエン
コード論理回路（１８６ないし１８９）を押し込むこと
により臨界路が減少されることが分かる。これは、第４
５図のマルチプレクサ２４５に対する指定子情報論理回
路の拡張である第４６図に明確に示されている。ＧＰＳ
’指定子情報論理回路２４９は、対応するケース及びサ
ブケースについて第２５図の回路により受け取られた信
号に対応する有効化信号を受け取る多数のエンコーダ２
５１ないし２５６を備えている。 指定子情報論理回路２４９には、第４２図に示されたゲ
ート２２２ないし２２６に対応する各ゲート２５７ない
し２６１も示されている。エンコーダ２５１ないし２５
６は各４人力マルチプレクサ２６２ないし２６７を制御
し、これらのマルチプレクサは、バイト、ワード又はロ
ングワード変位、或いは即時データがコンプレックス指
定子のベースに続く場合に、第３３図及び第３５図の真
理値表の値に各々対応するＮ及びＳＣ値を選択する。 個別の２人カマルチブレクサ２６８，２６９は、拡張即
時モードに対するＮ及びＳＣ値を選択する。 第４５図の好ましい回路を使用することにより、臨界路
は、第４４図に示されたゲート２３４ないし２３７を通
してのデータ形式情報の遅延と、第４５図に示されたマ
ルチプレクサの２つのレベルとに減少されている。第４
４図のゲート２３４ないし２３７を通しての遅延は、第
４４図のオアゲート２３４及び２３５の出力に対応する
エンコード形態でデータ形式情報を与えるようにデコー
ド論理回路（第１２図の１０５）を使用しそしてこれら
２つのエンコードされたビットを各マルチプレクサ２４
５．２４６．２４７の選択人力Ｓ及びＳ、に供給するこ
とにより排除することができる。 第４７図には、第４５図に既に示された指定子選択論理
回路２４３が示されている。第１指定子は、命令バッフ
ァのバイト１が絶対又は即時モードを有する場合、又は
バイトｌがインデックスレジスタを指定し且つバイト２
が絶対モードを有する場合、或いはバイトｌがインデッ
クスレジスタを指定し且つバイト２が即時モードを有す
る場合に絶対又は即時モードを有するものとして確認さ
れる。 バイト１がレジスタモードも短いリテラルモ−ドももた
ないことがゲート２７４によって検出された場合には、
第２の指定子が絶対モード又は即時モードを有するかど
うかは重要ではない。というのは、第１ｔｆｌｆ定子が
無効であるか又はコンプレックスであるかのいずれかで
あり、それ故、第２のコンプレックス指定子がデコード
されないからである。さもなくば、バイト２が即時モー
ドを有し、バイト２がインデックスを指定し旦つバイト
３が絶対モードを有し、或いはバイト２がインデックス
を指定し且つバイト３が即時モードを指定するときに、
絶対又は即時モードを有する第２指定子に対する指定子
情報が選択される。これらの状態はゲート２７５ないし
２７９によって検出される。同様に、バイト１及びバイ
ト２の両方がレジスタ又は短いリテラルモードを有する
ことがゲート２７４及び２８０によって検出された場合
にのみ第３の指定子が絶対又は即時モードを有すること
が適当となる。この制約を受けると、バイト３が絶対又
は即時モードを有するか、又はバイト３がインデックス
を指定しそしてバイト４が絶対モードを有し、或いはバ
イト３がインデックスを指定しそしてバイト４が即時モ
ードを有する場合に、第３指定子に対するコンプレック
ス又は即時指定子情報が選択される。これらの状態は、
ゲート２８１ないし２８５によって検出される。第４５
図のマルチプレクサ２４４を作動するために、第４７図
の論理回路は、選択信号をエンコードするための２つの
オアゲート２８６．２８７を備えている。 第１２図について上記したように、シフトカウント論理
回路１２３は、１つ、２つ又は３つまでの指定子をデコ
ードするのに用いられる多数のツリーを備えている。一
般的なケースＲＩ、Ｒ２、Ｒ２Ｒ，Ｒ３及びＲ３Ｘ Ｒ
についての一ンリーは、一般的なケースについて第４５
図に示された論理回路の幾つかのサブセットである。 第４８図にはＲ１ツリーに対する論理回路が示されてい
る。一般的なケースが相当に簡単化されている。という
のは、第１指定子に対する指定子情報しか関与していな
いからである。当該有効化情報は、例えば、レベルｌに
おけるレジスタ又は短いリテラル指定子が有効であるか
どうか、或いはレベル２Ｉ又はレベルｌにおけるコンプ
レックス指定子が有効であるかどうかの事実しか含んで
いない。当該情報が主たるケースによって選択されるの
で、バイトｌがインデックスレジスタを指定するかどう
かそして第１指定子が絶対又は即時モードを有するコン
プレックス指定子であるかどうかに拘りなく、これら有
効信号の優先順位を仲裁することは不要である。 Ｒ１論理ツリーは、ツリーの上部に２人力マルチプレク
サ２９１を含んでいると共に、第１コンプレツクス指定
子についての情報を選択するための８人力マルチプレク
サ２９２と、４つの主たるケースの各々に基づいて情報
を選択するためのマルチプレクサ２９３とを備えている
。ゲート２９４によって指示されるように、バイトｌが
有効レジスタ又は短いリテラル指定子であるときには、
ＣＡ Ｓ Ｅ、、、 ＣＡ Ｓ Ｅ、、及びＣＡＳＥ、
、について、Ｎ′が１に等しくそしてＳＣ′がｌに等し
い。バイト１がインデックスを指定するときには、バイ
ト２で始まるコンプレックス指定子は、それが有効であ
ることがゲート２９５及びマルチプレクサ２９６によっ
て検出されたときにデコードされる。 ＣＡＳＥ、 については、バイト１で始まるコンプレ
ックス指定子が有効であるときにこの指定子に対し、ゲ
ート２９６がＮ＝１及びシフトカウントを選択する。 第４９図は、Ｒ２ツリーのシフトカウント論理回路を示
している。ツリーの」一部にはマルチプレクサ３００が
あり、これは、第１の指定子も第２の指定子も絶対又は
即時モードを有するものとして選択されないときに第２
５図の一般的なツリーの簡単な（２様３０１を選択する
か、又は第１の指定子がコンプレックス又は即時モード
を有することが分かったときにマルチプレクサ３０２の
出力を選択するか、或いは第１指定子がレジスタ又は短
いリテラル指定子のいずれかであってｆＬつ第２指定子
が絶対又は即時モードを有するコンプレックス指定子で
あるときに別のマルチプレクサ３ｏ３の出力を選択する
。第４９図と第４５図の比較により明らかなように、Ｒ
２ツリーは、エンコード論理回路が最初の２つの指定子
についての有効信号を仲裁する必要しかないと仮定すれ
ば、膜面なケースのツリーを単に簡単化したものである
。 第５０図には、バイトｌがレジスタ指定子でも短いリテ
ラルでもなくそして短いリテラルである第２指定子がデ
コードされるべきでないときだけ使用されるＲ ２ Ｒ
ツリーが示されている。Ｒ２Ｒツリーは、例えば、要求
されている第２指定子が「書き込み」アクセス形式を有
するときに要求論理回路（第１２図の１１４）によって
要求され、この場合、もし第２指定子が短いリテラル指
定子であれば、アドレス欠陥が生じる。これは、アドレ
ス欠陥の検出を簡単化する。というのは、短いリテラル
の指定子がデコードされている第１指定子となったとき
の次のサイクル中にアドレス欠陥を検出することができ
、そして第１指定子のみのモードに基づいてアドレス欠
陥を検出できるからである。 第１バイトがレジスタ指定子でも短いリテラルでもなく
且つ２つの指定子のみが要求されていると仮定すれば、
Ｒ２Ｒツリーは、第１指定子が絶対又は即時モードを有
するときにマルチプレクサ３１２からの情報を選択する
ツリーであって。 第１指定子が絶対又は即時モードをもたないときに別の
マルチプレクサ３１：３の出力を選択するようなツリー
の上部に、マルチプレクサ３１１を有する。ＧＰＳ’指
定子情報論理回路２４９は、第１指定子に対する有効信
号と、コンプレックス指定子に続くバイトに対するレジ
スタ有効信号との間で仲裁を行なう。同様に、マルチプ
レクサ３１４は、２Ｉレベルでデコードされた指定子に
対する有効信号と、２１Ａレベルの次のバイトに対する
レジスタ有効信号との間で仲裁をとるように配線された
入力を有しており、そして別のマルチプレクサ３１５は
、レベル１のコンプレックス指定子に対する有効信号と
、レベルｌ Ａのバイトに対するレジスタ有効信号とを
仲裁するように配線されている。 第５１図は、第１の２つのバイトがレジスタ指定子又は
短いリテラル指定子であるときだけ使用されるＲ３ツリ
ーに対する回路図である。第５２図から明らかなように
、要求されている３つの指定子の一般的なケースは、第
３指定子がコンプレックスであるようなＲ３ケースと、
第３指定子がレジスタ指定子であるときだけこれがデコ
ードされるＲ ３ Ｘ Ｒケースとに分割される。 Ｒ３ツリーの回路図が第５１図に示されている。このツ
リーのに部にはマルチプレクサ３２１があり、これは、
第３指定子が絶対モードを有するか又は即時モードを有
するかを指示するＳ Ｅ Ｌ。 ５ＰＥＣ３信号によって制御される。第３指定子が絶対
又は即時モードを有する場合には、マルチプレクサ３２
１は第４５図に既に示されたマルチプレクサ２４７から
Ｎ′及びＳＣ′を選択する。 さもなくば、Ｎ′及びＳＣ′は、ＣＡＳＥ ［＋］倍信
号より制御される別のマルチプレクサ３２２から得られ
る。マルチプレクサ３２２は、ＣＡＳＥｏ、については
マルチプレクサ３２３から或いはＣＡ Ｓ Ｅ、、につ
いてはマルチプレクサ３２４からＮ′及びＳＣ′を選択
する。マルチプレクサ３２３はエンコーダ３２５によっ
て制御され、そしてマルチプレクサ３２４はエンコーダ
３２６によって制御される。 第５２図は、Ｒ３Ｘ Ｒツリーの回路図であり、このツ
リーは、第３指定子がレジスタ指定Ｙ−であるときにの
み３つの指定子を同時にデコードする。 ツリーの上部にはマルチプレクサ３３１があり、これは
、第２指定子が絶対又は即時モードをｆｆするときにマ
ルチプレクサ２４６ （第４９図）の出力を選択し、第
１指定子が即時又はコンプレックスモードの出力を有す
るときにマルチプレクサ２４５の出力を選択し、そして
さもなくば、マルチプレクサ３３２の出力を選択する。 このマルチプレクサは、４つの主たるケースの各々に対
して計算されたＮ′及びＳＣ′ を選択するが、第３指
定子が有効であると考えるためにはレジスタ指定子でな
ければならないという制約がある。それ故、Ｒ３Ｘ Ｒ
ツリーは、第２５図のマルチプレクサ）８２ないし１８
５に対応する付加的なマルチプレクサ３３３ないし３３
６と、第２５図のエンコーダ１８６、＋８７及び＋８９
に対応するエンコーダ３３７．３３８及び３３９と、第
２５図のマルチプレクサ１９０及び１９１に対応するマ
ルチプレクサ３４０及び３４１とを有している。第２図
のマルチプレクサ３３５は、その選択入力が命令バッフ
ァのバイト■とバイト２とに対するレジスタ又は短いリ
テラル有効信号の間を仲裁するように配線されている。 デコードされている指定子の数Ｎがシフトカウント論理
ツリーからマルチプレクサ１２４．１２５及び】２６
（第１２図）によって選択されると、指定子に対するデ
ータの命令バッファ内の位置が既知となり、それ故、指
定子データをＧＰ、Ｓ Ｌ又はＴＲバスへ送信するよう
に選択することができる。コンプレックス指定子に対す
る指定子情報は、その位置が主たるケースによって与え
られるので、最も容易に決定される。しかしながら、Ｓ
Ｌ及びＴＲバスについては、デコードされている第２
及び第３指定子に関連したレジスタ又は短いリテラル指
定子データを決定することが所望される。もちろん、第
１指定子に対するレジスタ又は短いリテラルデータは命
令バッファのバイトｌで見つけられる。 命令バッファにおけるバイトのレジスタ又は短いリテラ
ルデータのフォーマットは第５図に示したが、デコード
されている第２又は第３指定子に関連したレジスタ又は
短いリテラルデータを得るために使用される種々の信号
を決めるために第５３図に再び示されている。レジスタ
又は短いリテラル指定子（１丈ＳＩ、ＤＡＴＡ ［ｉコ
）に関するデータは、例えば、８ビツトより成る。ＲＳ
Ｉ、ＤＡＴＡの最−Ｌ位ビットは、命令バッファにお
けるバイト１が有効なレジスタ指定子であることを指示
し、換言すれば、それがＲｒ−：Ｇ ＶＡＬＩＤ［ｉ
］倍信号あるということを仮定する。又、Ｒ３Ｌ、 １
．） Ａ Ｔ Ａの第２の最上位ビットは、バイｔ□
ｉがＴＴ効な短いリテラル指定子−であることを指示し
、換言すれば、それがＳＬ ＶＡＬＩＤ［ｉ］倍信号
あるものと仮定する。次の２つの最上位ビットは、バイ
トにおける短いリテラルデータの２つの最上位ビットで
ある。最下位の４ビツトは、短いリテラルデータ又はレ
ジスタアドレス（ＲＥＧＮ［１］）の残りより成る。 第５４図は、デコードされている第２指定子におけるレ
ジスタデータ又は短いリテラルデータを選択する出力選
択論理回路（第１２図の１２８）の回路図である。第２
１図に説明をいったん戻すと、ＣＡ Ｓ Ｅ、、におい
て、レジスタ又は短いリテラルデータは命令バッファの
バイト２にあり、ＣＡＳＥ、において、レジスタ又は短
いリテラルデータはレベル２ＩＡにあり、ＣＡ Ｓ Ｅ
、、において、レジスタ又は短いリテラルデータはバイ
ト２にあり、そしてＣＡ Ｓ Ｅ、、において、レジス
タ又は短いリテラルデータはレベルＩＡにある。第５４
図に戻ると、マルチプレクサ３５１は特定のケースを選
択し、ＣＡＳＦ’、、、及びＣΔｓｔ＝：、、ニおイで
、命令バッファのバイト２からレジスタ又は短いリテラ
ルデータを得る。 ＣＡ Ｓ Ｅ、、において、別のマルチプレクサ３５２
は、第１指定子が絶対又は即時モードを有するコンプレ
ックス指定子であるかどうかを判断すると共に、第２指
定子がコンプレックス指定ｐであるかどうかも判断する
。命令バッファのバイトｌがインデックスレジスタを指
定しない場合には、一対のゲート３５３，３５４がマル
チプレクサ３５２に選択入力を与え、ゼロの値を有する
データを選択して、第２指定ｆが有効なレジスタでも短
いリテラル指定子でもあり得ないことを指示する。 さもなくば、命令バッファのバイト１がインデックスレ
ジスタを指定する場合、バイト２にそのベースを有する
コンプレックス指定子のモードが即時モードであるか絶
対モードであるかに基づいて３つの場所の１つにレジス
タ又は短いリテラルデータが得られる。即時モードでも
絶対モードでもばい場合には、レジスタ又は短いリテラ
ルデータが２１Ａレベルにおいて得られる。コンプレッ
クス指定子が絶対モードを有する場合には、レジスタ又
は短いリテラルデータが命令バッファのバイト７から得
られる。さもなくば、コンプレックス指定子が即時モー
ドを有するときには、コンプレックス指定子のデータ形
式に基づいてマルチプレクサ３５５により選択された位
置にレジスタ又は短いリテラルデータが得られる。 ＣＡＳＥ、、の場合、マルチプレクサ３５６及び３５７
によって同様にレジスタ又は短いリテラルデータが得ら
れるが、ＣＡ Ｓ Ｅ、、においては、第１指定子が、
当然、命令バッファのバイトｌにそのベースを有するコ
ンプレックス指定子となる。 第５５図には、命令バッファからのレジスタデータを得
るためのフォーマットが示されている。 レジスタデータは、デコードされている第３指定子に関
するレジスタデータを得るために第５６図の論理回路に
よって使用される。マルチプレクサ３６］は、主たるケ
ースに基づいてデータを選択する。第２レベルのマルチ
プレクサ３６２ないし３６４及び一対のゲート３６５及
び３６６は、マルチプレクサ３５２及び３５６とゲート
３５３及び３５４ （第５４図）と同様に作動する。第
３レベルのマルチプレクサ３６７．３６８．３６９．３
７０は、第３指定子に対するレジスタデータが即時又は
絶対アドレスモードを有するコンプレックス指定子に続
くときに第２又は第１指定子のデータ形式に基づいてレ
ジスタデータを選択する。 第５７図には、Ｔ Ｒバスを経て送られる第１ソース指
定子に関連した出力及び選択論理回路（第１２図の１２
８）が示されている。第１ソース指定子に関連した有効
データフラグ（ＶＤＩ”）を得るために、マルチプレク
サ３８１はデコードされる指定子の数Ｎによって制御さ
れて、全く指定子がデコードされない場合にフラグをク
リアすると共に、２つ又は３つの指定子がデコードされ
る場合にフラグをセットする。１つの指定子しかデコー
ドされない場合には、それがソース指定子ではなくて行
き先であることが考えられ、ゲート３８２は、第１指定
子が分岐バイト、分岐ワード、書き込み又はインプライ
ド書き込みのアクセス形式を有する場合に有効データフ
ラグをクリアする。 第１ソースオペランドに対するレジスタフラグ（ＲＦＣ
）は、少なくとも１つの指定子がデコードされ、分岐変
位又はインプライドオペランドに対して１つの指定子が
要求されなかったことがゲート３８４によって検出され
、そして命令バッファのバイト１が有効レジスタ指定子
を表わし且つ命令内読み取り競合が検出されなかったこ
とがゲート３８５によって決定された場合に、ゲート３
８３によってセットされる。特定のゲート３８４は、バ
イトｌが分岐変位であるかどうか又は１つのインプライ
ド指定子が要求される場合に次のＯＰコードを表わすか
どうかを判断する。命令バッファのバイト１が、行き先
指定子ではない有効レジスタをおそらく表わさない場合
には、ゲート３８６は、命令内読み取り競合の場合にレ
ジスタ指定子が汎用ユニットによって処理されるよう確
保する信９ （ＴＲＣＲＥＧ）を発生する。このＩＲＣ
ＲＥＧ信号は、以下で更に述べる第６１図の回路へ送ら
れる。有効データフラグ、レジスタフラグ及びレジスタ
数は、ＴＲバスの部分３９Ｏを経て転送ユニット（第６
図の３０）へ送られた後にラッチ又はレジスタ３８７に
ラッチされる。 第５８図には、ＴＲバスを経て送られる第２ソースオペ
ランドに対する有効論理回路が示されている。第２ソー
スオペランドの有効データフラグは、実際にデコードさ
れる指定その数Ｎで制御されるマルチプレクサ３９］に
よって選択される。 有効データフラグは、０又は１つの指定子が実際にデコ
ードされた場合にクリアされそして３つの指定子がデコ
ードされた場合にセットされる。２つの指定子がデコー
ドされる場合には、第２指定子が行き先オペランドを指
定しそしてこの場合は有効データフラグがクリアされる
。第２指定子は、第１指定子がＡＳＲＣのアクセス形式
を有しそして第２指定子がＷＲＩ ＴＥのアクセス形式
をもたないことがゲート３９２によって検出され、第１
指定子がＶ ［≧Ｅ Ａ ＋）のアクセス形式を有しそ
して第２指定子がＲＩＥ Ａ Ｉ）のアクセス形式を有
することがゲート３９３によって検出され、或いは第１
指定子がＲＩＥ Ａ Ｄのアクセス形式を有しそして第
２指定子がＷＲＩＴＥ、ＩＭＰ ＷＲＩＴＥのアクセ
ス形式ももたないし書き込み分岐変位でもないことがゲ
ート３９４．３９５及び３９６によって検出された場合
には、行き先指定子ではない。 第２ソースオペランドのレジスタフラグは、少なくとも
２つの指定子がデコードされ、第２指定子が分岐変位で
もインプライド変位でもないことがゲート３９７によっ
て検出され、そして第２指定子が有効レジスタ指定子を
表わすことがゲート３９８によって決定されたときにセ
ットされる。 第２指定子に対する有効データフラグ、レジスタフラグ
及びレジスタアドレスは、ＴＲバスの部分４００を経て
送られてラッチ３９９に受け取られ、次のサイクル中に
送信ユニット（第６図の３０）に使用される。 第５９図には、行き先オペランドを選択するための有効
化／マルチブレクス論理回路が示されている。行き先オ
ペランドは、第１、第２又は第３指定子によって指定す
ることができる。行き先指定子の位置は、デコードされ
る指定子の数によって主として決定され、それ故、行き
先オペランドに対する有効データフラグ、レジスタフラ
グ及びレジスタアドレスは、現在サイクル中に実際にデ
コードされる指定子の数Ｎによって制御される各マルチ
プレクサ４０１．４０２及び４０３によって選択される
。現在サイクル中に指定子がデコードされない場合には
、もちろん、行き先オペランドが使用できず、有効デー
タフラグがクリアされる。１つの指定子がデコードされ
る場合には、それが行き先指定子であり、そして有効デ
ータフラグは、現在サイクル中にデコードされる第１指
定子のアクセス形式がＭＯＤＹＦＹ、ＷＲＩ ＴＥ、Ｉ
ＭＰ ＷｆｌＴＥ又はＶ ＭＯＤＩＦＹのいずれか
であることがゲート４０４によって検出された場合にセ
ットされる。２つの指定子がデコードされる場合には、
デコードされている第２指定子のアクセス形式がＶ
ＭＯＤＩＦＹ、ＷＲＩＴＥ、ＭＯＤＩＦＹ、ＩＭＰ
Ｖｔ／Ｒ１１”Ｅであるか又はデコードされている第１
指定子がＷＲＩＴＥ、ＭＯＤＩＦＹ又はＶ ＭＯＤＩ
ＦＹのアクセス形式をもっことがゲート４０５によって
検出されたときに、第２指定子が有効行き先オペランド
を指定する。３つの指定子がデコードされる場合には、
第３指定子は、ゲート４０５によって検出されるこれら
の同じ状態に対して行き先オペランドとなり、更に、こ
れは、第３指定子が分岐変位でないことがゲート４０６
及び４０７により検出された場合に限る。 １つの指定子しかデコードされない場合には、命令バッ
ファのバイトｌが有効レジスタ指定子で且つ第１指定子
のアクセス形式がＭＯＤ ｒ ＦＹ、Ｖ ＭＯＤＩＦ
Ｙ又ｊｉＷＲＩＴＥであることＭゲート４０８及び４０
９により検出された場合に、その指定子が有効レジスタ
行き先を指定する。２つの指定子がデコードされる場合
には、ゲート４０９がアクティブであるか或いは第２指
定子が行き先オペランドを指定する有効レジスタ指定子
であることがゲート４１０，４１１及び４１２によって
検出された場合に、レジスタフラグがセットされる。３
つの指定子がデコードされる場合には、ゲート４１１が
アクティブであるか或いは第３指定子が有効レジスタ指
定子であることがゲート４１３によって決定された場合
に、レジスタフラグがセットされる。 １つの指定子がデコードされる場合には、任意のレジス
タ数が命令バッファのバイト１から得られる。２つの指
定子がデコードされる場合には、その第１が有効レジス
タ行き先指定子であることがゲート４０９によって検出
された場合、レジスタ数が依然として命令バッファのバ
イトＩから得られ、さもなくば、それはマルチプレクサ
４】４により選択された第２指定子のレジスタ数となる
。 同様に、３つの指定子がデコードされる場合、もし第２
指定子が有効レジスタ行き先指定子であれば、行き先オ
ペランドに対するレジスタ数は第２指定子のレジスタ数
であり、さもなくば、マルチプレクサ４１５により選択
された第３指定子のレジスタ数である。 行き先オペランドに対する有効データフラグ、レジスタ
フラグ及びレジスタ数はＴＲバスの部分４２０を経て送
られ、そして次のサイクル中に転送ユニット（第６図の
３０）により使用するためにラッチもしくはレジスタ４
１６に受け入れられる。 第６０図は、ＥＸバス４３０を経ての短いリテラル情報
の転送に関連した有効化論理回路の回路図である。短い
リテラルに対する有効データフラグは、命令デコーダの
バイトｌ及び第２指定子に対する短いリテラルの有効信
号と共にデコードされた指定子の数を組み合わせること
によって得られる。特に、命令デコーダのバイトｌが有
効な短いリテラル指定子である場合には、Ｎが少なくと
も２であることがゲート４２１により決定された場合に
、有効データフラグがセットされる。命令バッファのバ
イトｌが有効な短いリテラル指定子であるがＮ＝１であ
る場合には、分岐変位もインプライド指定子も要求され
ないことがゲート３８４及びゲート４２２によって決定
されたときだけ、有効データフラグがセットされる。更
に、Ｎが２又は３であり、第２指定子が有効な短いリテ
ラルであり、そして第２指定子が分岐変位でもインプラ
イド指定子でもないことがゲート３９７及びゲート４２
３によって検出されれば、有効データフラグがセットさ
れる。ゲート４２１．４２２及び４２３の出力は、オア
ゲート４２４において合成されて、有効データフラグが
与えられる。 命令バッファのバイト１が有効な短いリテラルである場
合には、この短いリテラルデータがバイトｌから得られ
、さもなくば、マルチプレクサ４２５によって選択され
た第２指定子に対する短いリテラルデータから得られる
。短いリテラルに対する指定子数は、短いリテラル指定
子が現在サイクルにおいてデコードされた第１指定子で
ある場合には既に計算もしくはデコードされた指定子の
数であるか、或いは短いリテラルが現在サイクルにおい
てデコードされた第２指定子である場合はそれより１だ
け大きなものとなる。この計算は、３ビツト２進加算器
４２６及びインバータ４２７によって行なわれる。短い
リテラルオペランドに対する有効なデータフラグ、短い
リテラルデータ及び指定子数は、ＥＸバス４３０を経て
送られ、次のサイクル中にＥＸユニットにより使用する
ためにラッチ又はレジスタ４２８にラッチされる。 第６１図には、ＣＰババス経てオペランドデータを送信
するための有効化／選択論理回路が示されている。要求
論理回路（第１２図の１１４）からの要求信号は１分岐
変位又はインプライド指定子がＧＰＸバス４７０出され
たかどうかを判断する。分岐変位は、１つの指定子がデ
コードされモしてＲＩＢＢ又はＲＩ ＢＷツリーが選択
され、２つの指定子がデコードされそしてＲ２ＢＢ又は
Ｒ２ＢＷツリーが選択され、或いは３つの指定子がデコ
ードされそしてＲ３ＢＢ又はＲ３ＢＷツリーが選択され
たことがゲート４３１又は４３７によって決定された場
合に、ＣＰババス出される。 ＧＰＸバス４７０経て送信が行なわれた後に、ラッチ又
はレジスタ４３８がゲート４３７からの分岐変位信号と
、第５７図からのＩＲＣＲＥＧ信号とをラッチし、オペ
ランド処理ユニット（第６図の２１）へ特殊な制御信号
を発生する。分岐変位の場合には、オペランド処理ユニ
ットは、シフトされている次のＯＰコードのアドレスに
対する分岐変位を命令バッファのバイ８０位置に加え、
分岐命令に対するターゲットアドレスを得る。ＩＲＣＲ
ＥＧ制御信号に応答して、オペランド処理ユニットは、
ＣＰババス７０を経て送られたベースによって指定され
たレジスタの数を得る。 インプライド指定子は、Ｒ１１ツリーが選択されそして
１つの指定子がデコードされるか、或いはＲ２Ｉツリー
が選択されそして２つの指定子がデコードされることが
ゲート４３９．４４０及び４４１によって決定されたと
きに、ＧＰＸバス４７０経て送られる。 マルチプレクサ４４２は、分岐、インプライド又は拡張
即時オペランドがデコードされないと仮定すれば、コン
プレックス指定子をデコードできるかどうか判断する。 マルチプレクサ４４２は、４つの主たるケースと、命令
バッファのバイトｌがインデックスレジスタを指定する
か又はバイト２がそれを指定するかを考慮する。ゲート
４４３及び４４４は、考えられるコンプレックス信号が
ＣＡＳＥ、、又はＣＡＳＥ、、について第１又は第２指
定子であるか或いは第３＃Ｉ定子であるかを検出するた
めにインデックス信号と各ケースとを組み合わせる。Ｃ
ＡＳＥ、、又はＣＡＳＥ、、Ｉに対し、デコードされる
指定子の数は、コンプレックス指定子をデコードするた
めにはｌに等しいか又はそれ以上でなければならない。 オアゲート４４５は、Ｎが１に等しいか又はそれより大
きいかどうかを判断する。ＣＡＳＥ、、又はＣＡＳＥ、
、Ｉの場合、Ｎが２に等しいか又はそれより大きければ
、コンプレックス指定子をおそらくデコードすることが
できる。ＣＡＳＥ、、においては、Ｎが３に等しいこと
がアンドゲート４４６によって検出された場合に、コン
プレックス指定子をおそらくデコードすることができる
。ＣＡＳＥ−（インデックスレジスタなし）については
、命令バッファのバイト３がレジスタ指定子を指示しな
いことがゲート４４７によって検出されるので、コンプ
レックス指定子がデコードされる。 命令バッファのバイトｌがインデックスレジスタを指示
し、命令バッファのバイト２がインデックスレジスタを
指示し、そしてＣＡＳＥ、又はＣＡＳＥ、、が存在しな
いか或いはＣＡＳＥ、、が存在することがゲート４４８
．４４９及び４５０によって検出された場合に、おそら
くインデックスレジスタが指定される。 ＧＰババス対する有効データフラグは、Ｔ ＲＣＲＥＧ
信号がアサートされるか、インプライド指定子がデコー
ドされるか、分岐変位がデコードされるか、拡張即時デ
ータがデコードされるか、或いはコンプレックス指定子
をデコードできることがオアゲート４５１により決定さ
れたときに、セットされる。ＧＰババス対するインデッ
クスレジスタフラグは、コンプレックス指定子をデコー
ドすることができ、インデックス指定子を／ｉ）ること
ができ、そして分岐変位もインプライド指定子も拡張即
時データもデコードされないことがゲート４５２及び４
５３によって検出される限り、セットされる。 インプライド指定子がデコードされるときには、７Ｅ（
１６進）又は８Ｅ（１６進）の値がモード及びベース情
報としてＣＰババス経て送られる。この目的で、マルチ
プレクサ４５４が設けられており、これは、インプライ
ド指定子が要求され且つ要求されたインプライド指定子
のアクセス形式がＩＭＰ ＷＲＩＴＥであるときは７
Ｅを選択し、そしてインプライド指定子が要求され且つ
その指定子のアクセス形式がＩＭＰ ＷＲＩＴＥでな
いときには８Ｅを選択する。要求された指定子のアクセ
ス形式はマルチプレクサ４５５によって選択され、オア
ゲート４５６はインプライド指定子が要求されたかどう
か判断する。 インプライド指定子の場合を除き、ＣＰババス指定子情
報はマルチプレクサ４５７から得られ、このマルチプレ
クサは、本質的にシフタとして働いて、インデックス、
モード及びベースと、命令バッファの連続バイト位置に
おける変位とを得る。 マルチプレクサ４５７は、命令バッファとＣＰババス７
０との間の５つの考えられるオフセットの選択された１
つを供給する。分岐命令として１つの指定子が要求され
たときには、変位のバイト０が命令バッファのバイトｌ
から得られる。分岐命令として２つの指定子が要求され
るときには、変位のバイトＯが命令バッファのバイト２
から得られる。分岐命令として３つの指定子が要求され
るときには、変位のバイト０が命令バッファのバイト３
から得られる。命令内読み取り競合が検出されそしてレ
ジスタがＧＰババス７０を経て送られるときには、変位
のバイト０が命令バッファのバイト２と整列される。Ｃ
Ａ Ｓ Ｅ、、においては、変位のバイトＯが命令バッ
ファのバイト２と整列される。ＣＡＳＥ、、においては
、変位のバイトＯが命令バッファのバイト３と整列され
る。ＣＡＳＥｏ、においては、変位のバイトＯが命令バ
ッファのバイト４と整列される。最終的に、ＣＡＳＥ、
、においては、変位のバイトＯが命令バッファのバイト
５と整列される。 マルチプレクサ４５７のシフト動作は、入力Ｓｍによっ
て便利に制御され、この入力は、変位のバイト０を、−
１バイト位置のシフトによって命令バッファのバイトｌ
と整列し、さもなくば、入力Ｓ、及びＳ、により選択さ
れたバイト位置の数だけ他の方向にシフトする。入力Ｓ
ｍは、１つの指定子が要求されてそれが分岐変位である
ときにアサートされる。それ故、シフトすべきバイト位
置の数は、排他的オアゲート４５８及びノアゲート４５
９．４６０により主たるケースから容易に決定すること
ができる。分岐変位に対する命令内読み取り競合又は要
求は、ＣＡＳＥ、、の場合と同じ吸うのシフトすべきバ
イト位置を選択する。オアゲート４６１は、分岐変位が
要求されたかどうかを判断する。最終的に、オアゲート
４６３は、分岐命令として３つの指定子が要求されたか
どうかを判断する。 ＧＰババスおけるコンプレックス指定子の指定子数は、
主たるケースと、命令バッファのバイトｌ又はバイト２
がインデックスレジスタを指示するかどうかによって決
定される。これは、現在デコードされている３つまでの
指定子のうちのどれがコンプレックス指定子であるかを
判断することにより行なわれる。Ｘｌ及びＸ、は、コン
プレックス指定子が現在デコードされている第１、第２
又は第３指定子であるかどうかを指示する。Ｘは、ゲー
ト４４４及びゲート４４９の出力を合成するオアゲート
４６２によって決定される。Ｘ。 は、ゲート４６４．４６５及び４６６によって決定され
る。Ｘ、 Ｘ、により指定された２ビツトの２進数が加
算器４６７において完成した指定子の数に加えられ、デ
コードされているコンプレックス指定子に対する指定子
数が決定される。有効データフラグ、インデックスレジ
スタフラグ、インデックス、モード、ベース、変位及び
指定子数は、ＣＰババス７０を経て送られ、システムク
ロックの次のサイクル中に汎用ユニット（第６図の３２
）によって使用するようにラッチもしくはレジスタ４６
８にラッチされる。 第６図は、第１１図のデコード手順のステップ５１ない
し５７及び６４．６５を実行する第１２図に示された拡
張即時検出器１１Ｏの回路図である。 拡張即時モードを有するコンプレックス指定子を検出す
るために、マルチプレクサ４８１は、主たるケースに対
するベース位置の即時モード信号を選択することにより
、命令バッファの第１のコンプレックス指定子が即時モ
ードを有するかどうかを判断する。コンプレックス指定
子に対するデータ形式のビットｌがセットされたときに
は即時モードが拡張即時である。コンプレックス指定子
に対するデータ形式は、マルチプレクサ４８２によって
選択され、主たるケースに応答し、命令バッファのバイ
トｌ及びバイト２がインデックスレジスタを指示するか
どうかによってゲート４８３及び４８４により制御され
る。ゲート４８５は。 命令バッファに見られる第１のコンプレックス指定子が
拡張モードを有するときに信号をアサートするようにマ
ルチプレクサ４８１及び４８２の出力を合成する。更に
、ゲート４８５は、命令バッファの拡張即時データに応
答しないようにＸ８Ｆ信号によって禁止される。 デコードされるべき次の３つの指定子の１つ以上がたと
え拡張即時モードを有しているとしても、現在サイクル
中にデコードされないことが考えられる。これは、現在
サイクル中にデコードされる指定子の数Ｎと、主たるケ
ースに基づくコンプレックス指定子の指定子位置と、命
令バッファのバイト１又はバイト２がインデックスレジ
スタを指定するかどうかとによって決まる。これらの状
態は、ゲート４８６ないし４９１によって分析される。 ゲート４９１の出力が、拡張即時モードを有するコンプ
レックス指定子が現在サイクル中にデコードされている
ことをアサートするときには、第１Ｉ図のステップ６４
及び６５に対応し、コンプレックス指定子のデータ形式
に基づくロングワードカウントが２進カウンタ４９２に
ロードされる。このロングワードカウントは、データ形
式がオクタワードの場合には３にセットされ、さもなく
ば、グオドワードの場合はｌにセットされる。 オクタワードデータ形式は、ゲート４８３及び４８４に
より制御されるマルチプレクサ４９３によって検出され
る。ゲート４９４は、２進カウンタ４９２がＯ以外の値
を有するときにＸ８Ｆ信号をアサートする。これが生じ
るときには、命令バッファのバイト４に対する有効デー
タフラグが次のことを指示する限り、即ち拡張即時デー
タが有効であり、汎用ユニットがストールされずそして
デコーダがストールされないことを指示する限り、２進
カウンタ４９２が減少される。これらの状態はゲート４
９５及び４９６によって検出される。 ＲＸ８Ｆシフトカウントは、２進カウンタ４９２が減少
されるときには４であり、さもなくば、０である。Ｎに
対するＲ Ｘ ８ Ｆの値は常に０である。 拡張即時検出器１１０は、即時モードが最初に検出され
ないとき、２進カウンタが２以上の値をもたないとき、
そして２進カウンタが１の値をもたないか又は２進カウ
ンタが減少されるとき、［シフトＯＰＪ信号をイネーブ
ルする。換言すれば、オペレーションコードのシフト動
作がディスエイプルされるのは、拡張即時モードが検出
されたときに始まって、ロングワードカウントが１で且
っ２進カウンタが０に減少されるまでである。これらの
状態は、ゲート４９７及び４９８によって検出される。 第６３図は、自動増加又は自動減少モードを検出するた
めのデコーダの回路図である。自動減少モードは、レジ
スタモードフィールド（第５図）が７の値を有すること
がゲート５０１によって検出されたときに生じる。自動
増加モードは、レジスタモードフィールドが８又は９の
値を有することがゲート５０２によって検出されたとき
に生じる。ゲート５０１及び５０２の出力は、オアゲー
ト５０３において合成され、自動増加又は自動減少モー
ドを示す信号が発生される。 デコーダが自動増加又は自動減少モードを検出して命令
内読み取り競合を検出することが重要である。命令デコ
ーダ２０はレジスタ指定子と自動増加又は自動減少指定
子とを同時にデコードできるので、レジスタ指定子及び
自動増加又は自動減少指定子が同じレジスタを参照する
おそれが生じる。それ故、レジスタ指定子の値は、参照
されたレジスタの初期値でなければならないか自動増加
又は自動減少による変更後の値でなければならないかの
区別をすることが重要である。■サイクル当たり１つの
指定子をデコードするデコーダにおいては、このような
おそれが生じない。というのは、レジスタ指定子は、そ
れが自動増加又は自動減少指定子の前にデコードされる
場合には初期値を参照し、そして自動増加又は自動減少
指定子の後に生じる場合には変更された値を参照するか
らである。 上記した命令デコーダ２０については、レジスタ指定子
がデコードされるときにＴＲバスを経てレジスタ数を通
し、そしてレジスタ指定子の実際の値が実行ユニットに
よって得られる前にＧＰユニットにおいて自動増加又は
自動減少指定子を予め処理することが所望される。それ
故、上記したデコーダがレジスタ指定子と自動増加又は
自動減少指定子（どちらも同じレジスタを参照する）を
同時にデコードするときには、実行ユニットが、当然、
参照されたレジスタの変更された値をレジスタ指定子と
して使用する。しかしながら、この当然の動作モードは
、命令のオペレーションコードに続いて指定子シーケン
スにおいて自動増加又は自動減少指定子の前にレジスタ
指定子が生じたときには無効の結果をもたらす。命令デ
コーダ２０については、このおそらく正しくない結果は
、「命令内読み取り競合」と称する特殊なケースとして
これを処理することにより回避される。換言すれば、自
動増加又は自動減少指定子が同じ命令に対する指定子シ
ーケンス内の手前のレジスタ指定子によって参照された
ペースレジスタを指定するときに命令内読み取り競合が
生じるといえる。 レジスタ指定子は、指定子のレジスタアドレスフィール
ド（第５図参照）により指定されたレジスタを少なくと
も参照する。レジスタ指定子がクオドワードデータ形式
を有する場合、レジスタ指定子は、更に、レジスタ指定
子のレジスタアドレスフィールドに示されたレジスタ数
（ｎ）に１を加えたレジスタ数もしくはアドレスを有す
るしジスタを参照する。オクタワードデータ形式を有す
るレジスタ指定子は、レジスタ数ｎ、ｎ＋ｌ、ｎ＋２及
びｎ＋３を有するレジスタを参照する。 命令デコーダ２０は、命令内読み取り競合を検出する２
つの異なった方法を使用するのが好ましい。その第１の
方法は、デコードされている現在命令に対する手前のデ
コードサイクル中にソースレジスタ指定子によって参照
されたレジスタを識別する［読み取りレジスタマスクＪ
を発生することである。第２の方法は、各々のデータ形
式の組合せに対して命令内読み取り競合が生じるかどう
かを示すｒｌＲｃマスク」を発生することである。この
第２の方法は、同じサイクル中に同時にデコードされて
いるレジスタ指定子と自動増加又は自動減少指定子との
間の命令内読み取り競合を判断するのに使用される。 命令内読み取り競合を検出するための読み取りレジスタ
マスクの使用が第６４図に示されている。同じ命令内に
含まれたソースレジスタ指定子とその後に生じる自動増
加又は自動減少指定子との間に競合があるかどうかを判
断するために、ＣＰＵ内の１６個の汎用レジスタの各々
に対し各ビット位置を有する読み取りレジスタマスクが
発生される。マルチプレクサ５１１は、コンプレックス
指定子のペースレジスタ数に対応する読み取りレジスタ
マスクのビット位置を選択する。読み取りレジスタマス
クの選択されたビットは、第６３図に示されたオート信
号と、ペース有効化信号とによって更に定質化され、こ
れらの信号はゲート５１２において合成され、マルチプ
レクサ５１１がイネーブルされる。それ故、マルチプレ
クサ５１１の出力は、命令内読み取り競合の存在を指示
する信号ＩＲＣ″ を発生する。 読み取りレジスタマスクを発生するために、ソースレジ
スタ数ｎがデコーダ５１３へ送られ、これは、読み取り
レジスタ数に対応する位置において読み取りレジスタマ
スクのビットをセットさせる。他のビット位置のビット
は、ソースレジスタ指定子のデータ形式に基づいてセッ
トすることが必要である。これらの位置は、加算回路５
１・１により決定されたｎ＋１．ｎ＋２及びｎ＋３であ
る。これらのビットは、各デコーダ５１５，５１６及び
５１７によりこれらの他のビット位置に選択的にセット
される。各々のデコーダは、各々のマスクを発生し、そ
してこれらのマスクは、−膜面に５１８で示された１組
の１６８の４人力オアゲートによって論理オアされ、読
み取りレジスタマスクが形成される。 読み取りレジスタマスクのビットは、オクタワードデー
タ形式についてのみｎ＋２及びｎ＋３ビツト位置におい
てセットされるので、オクタワードデータ形式は、デコ
ーダ５１６及び５１７にイネーブル信号を供給するゲー
ト５１９によってデコードされる。同様に、デコーダ５
１５は、オクタワード及びクオドワードデータ形式につ
いてオアゲート５２０によってイネーブルされる。ゲー
ト５２１は、ソースレジスタ数に関連した有効データフ
ラグ及びレジスタフラグを定質化する。 又、これらのフラグは、オクタワードデータ形式を検出
するゲート５１９をイネーブルする。 第６４図に示すように、読み取りレジスタマスクは、ソ
ースレジスタ指定子がデコードされるサイクルに続くサ
イクル中にペースレジスタ数が生じたときに命令内読み
取り競合を検出するために便利に使用される。ソースレ
ジスタ指定子と同じサイクル中にペースレジスタがデコ
ードされる場合には、第６４図の回路は、ソースデータ
形式がデコード論理回路（第１２図の１０５）からＩｉ
）られるときから、命令内読み取り競合がマルチプレク
サ５１１によって検出されるときまでに著しい遅延を有
する。 第６５図には、命令内読み取り競合検出回路が示されて
おり、これは、データ形式が得られるときと命令内読み
取り競合が検出されるときとの間の遅延をなくすために
ソースレジスタ指定子のデータ形式によって制御される
マルチプレクサ５３１を有している。このマルチプレク
サ５３１は、データ形式がａングワードを指示するかク
オドヮードを指示するか又はオクタワードを指示するか
に対応するＩＲＣマスクの各ビット位置を選択する。 ＩＲＣマスクを発生するために、比較器５３２はソース
レジスタ数をペースレジスタ数と比較し、データ形式が
ロングワードを指示する場合に競合が考えられるかどう
か判断する。ゲート５３３は、比較器５３２の出力がペ
ースレジスタに対する自動モード信号及びソース指定ｐ
に対するレジスタフラグによって定性化されるようにす
る。 考えられるクオドワード及びオクタワードデータ形式に
対するＩＲＣマスクビットを決定するために、ソースレ
ジスタ数ｎは加算器５３４へ送られ、これは、ｒ）＋
１、［１＋２及びｎ＋３の値を各比較器５３５．５３６
及び５３７へ供給する。 比較器５３２及び５３５のいずれかによって一致が指示
されたことがオアゲート５３８により検出されると、ク
オドワードデータ形式についておそらく競合が生じる。 比較器５３２．５３５．５３６又は５３７のいずれかに
よって一致が指示されたことがオアゲート５３９によっ
て検出されると、オクタワードデータ形式についておそ
らく競合が生じる。ゲート５３８．５３９の出力は、レ
ジスタフラグ及びＡ Ｕ Ｔ Ｏ信号のゲート５４０及
び５４１によって定性化される。 第６６図には、現在サイクル中に同時にデコードされる
２つまでのソースレジスタ指定子とのレジスタ内競合を
検出するための９ビツトＩＲＣマスクと、現在命令に対
する手前のサイクル中にデコードされるソース指定子の
数とを発生する回路が示されている。第６６図のこの回
路は、読み取りレジスタマスク発生器と、第６４図に示
された回路と同様の複合ＩＲＣ検出器とを備えており、
この検出器は、現在サイクル中にデコードされるコンプ
レックス指定子と、同じ命令に対して手前のサイクル中
にデコードされたソース及びインデックスレジスタ指定
子の数との間で現在サイクル中に命令内読み取り競合を
検出するものである。 読み取りレジスタマスクを発生するために、第１ソース
レジスタ数のラッチされた値と、有効データフラグと、
レジスタフラグと、手ＯツＩのデコードサイクルに対す
る第１指定子データ形式とが読み取りレジスタマスク発
生器５５１へ送られる。 同様に、第２ソースレジスタ数のラッチされた値と、有
効データフラグと、レジスタフラグと、手ｉ？１のデコ
ードサイクル中に決定された第２指定子に対するデータ
形式とが読み取りレジスタマスク発生器５５２に送られ
る。−膜面に５５５で示された１組の１６個の３人力オ
アゲートは、２つのソースレジスタ数について発生され
た読み取りレジスタマスクを、ラッチ又はレジスタ５５
４からの既に発生された読み取りレジスタマスクと合成
し、現在デコードサイクルに対する読み取りレジスタマ
スクを得る。この読み取りレジスタマスクは、ゲート５
５６において［新たなフォークＪ信号で定性化され、レ
ジスタ５５４にデータ入力が与えられる。それ故、レジ
スタ５５４は、現在命令に対する手前のデコードサイク
ル中の読み取りレジスタ情報を累積し、そしてゲート５
５６は、実際に、現在命令に対するデコードの終わりに
レジスタ５５４をクリアする。 現在サイクル中にデコードされる自動増加又は自動減少
モードのコンプレックス指定子と、同じ命令に対して手
前のサイクル中にデコードされたソース指定子との間に
競合があるかどうかを判断するために、ゲート５５６の
出力はマルチプレクサ５５７へ送られ、このマルチプレ
クサは、コンプレックス指定子に対するペースレジスタ
の数に対応する複合マスクから特定のビットを選択する
。このペースレジスタ数は、主たるケースによって制御
されるマルチプレクサ５５８により命令バッファのバイ
ト１．２．３又は４のレジスタドレスフィールドから選
択される。同様に、ペースレジスタ数に対する自動増加
又は自動減少モード信号は、主たるケースによって制御
されるマルチプレクサ５５９によって選択される。 マルチプレクサ５５７からの複合ＩＲＣは、その論理オ
アがとられて、９ビツトＩＲＣマスクの各位置が得られ
る。その他の点では、■ＲＣマスクは、現在サイクル中
に同時にデコードされる２つまでのソースレジスタ指定
子と、自動増加又は自動減少モードコンプレックス指定
子との間のあり得べき競合を指示する。第６５図に示す
加算器及び比較器は、５回重複されて、現在サイクル中
に同時にデコードできるソースレジスタ及びペースレジ
スタの各考えられる組合せに対し各比較器５６１ないし
５６４が形成される。これら比較器の各々は４つの出力
ビットを与える。 比較器５６１ないし５６３からの出力は、主たるケース
によって制御されるマルチプレクサ５６６によって選択
され、考えられるペースレジスタ及び第１の手前のレジ
スタ指定子に対する比較器信号が得られる。別のマルチ
プレクサ５６７は、考えられるペースレジスタと第２の
手前のレジスタ指定子との間の比較信号を与えるために
ＣＡＳＥ ［０］信号によって制御される。マルチプレ
クサ５６６によって選択された比較器信号は、ゲート５
６８において更に定性化され、これは、デコードされて
いる第１指定子がコンプレックス指定子であることがゲ
ート５６９によって検出されたとき及び第１指定子がレ
ジスタ指定子でないときに、比較器信号を禁止する。同
様に、ゲート５７Ｏは、第３指定子がコンプレックスで
あることがゲー）−５７１ないし５７３によって検出さ
れ、第２指定子がレジスタモードを有しそしてコンプレ
ックス指定子が自動増加又は自動減少モードを有すると
きに、第２指定子に対する比較器信号をイネーブルする
。 ゲート５６８及び５７０からの定性化された信号は、オ
アゲート５７４ないし５８４の第１及び第２レベルによ
って結合されて、９ビツトのＩＲＣマスクが形成される
。 第６７図には、第１２図に示されたＩＲＣ検出器２６の
回路図が示されている。ｉ ｒ＜ Ｃマスクは、第１組
のマルチプレクサ５９１．５９２及び５９３に受け取ら
れて、デコードされている第１指定子のデータ形式に対
応する３ビツトが選択される。第４マルチプレクサ５９
４は、デコードされている第２指定子のデータ形式によ
って制御され、ｒｒｑｃマスクの５〕ビツトのうちの特
定の１つを選択する。しかしながら、ＩＲＣマスクの選
択されたビットは、検出されたモードが実際に分岐変位
であることがあったり又はインプライド指定子が存在し
たりするために、命令内読み取り競合の存在を必ずしも
指示しない。これらの場合に、マルチプレクサ５９４の
出力は、ゲート５９５及び５９６によって禁止される。 又、ゲート５９６は、同じ命令に対する手前のデコード
サイクル中にレジスタ内競合が検出された場合に禁止さ
れる。 これは、命令のデコード中にＩＲＣが最初に検出される
ときにＩＲＣ検出器がオペランド処理ユニットに信号す
るように行なわれる。 更に、自動モードコンプレックス指定子は現在サイクル
中にデコードされないことがあるためにゲート５９６の
出力は命令内読み取り競合を信号しないことが考えられ
る。自動モード指定子が実際にデコードされるかどうか
は、現在サイクル中にデコードされる指定子の初期数Ｎ
′と、主たるケースと、命令バッファのバイト１又はバ
イト２がインデックスレジスタを指示するかどうかとに
よって決まる。これらの条件は、アンドゲート５９７な
いし６０１と、オアゲート６０２とによっで検出される
。又、オアゲート６０２は、手前のレジスタ指定子又は
インデックスレジスタ指示と競合するインプライド指定
子がデコードされるときにアサートされるインプライド
ＩＲＣ信号をうけとる。インプライド命令内読み取り競
合は、例えば、命令ｒ Ｐ Ｕ Ｓ ＨＬ Ｓ Ｐ
Ｊに対して生じる。というのは、このような命令は、ス
タックポインタの初期値を最初に得、次いで、スタック
ポインタを自動減少し、そしてスタックポインタの減少
された値によって与えられたアドレスにおいてスタック
にスタックポインタの初期値を押し込むものとして解釈
されねばならないからである。 それ故、第１の明確な指定子は、同じレジスタの次のイ
ンプライド自動減少に競合するソースレジスタ指定子で
ある。 ソースレジスタ指定子と、インプライド自動増加又は自
動減少指定子との間の命令内読み取り競合を検出するた
めに、命令バッファのバイト１のレジスタ数は、バイト
１のレジスタモードによってイネーブルされたデコーダ
６０３の選択入力を動作させる。添付資料Ｉに示された
インプライド指定子については、インプライド指定子は
、常に、レジスタ数１４を有するスタックポインタの自
動増加又は自動減少である。それ故、デコーダ回路１４
，１３．１２及び１１は、第６５図の比較器信号Ｐ［ｌ
コ、Ｐ ［２］ 、 Ｐ ［３］及びＰ［４］に対応す
る。オアゲート６０４及び６０５は、インプライドレジ
スタマスクのクオドワード及びオクタワードビットを与
える。インプライドＩＲＣマスクの適当なビットは、マ
ルチプレクサ６０６によって選択される。マルチプレク
サ６０６からの選択は、更に、Ｒ２１要求信号と、イン
プライド指定子がデコードされることを指示するＮ’
［１］とによって、ゲート６０７において定性化され
る。 又、現在デコードされているインプライド指定子は、同
じ命令に対する手前のデコードサイクル中にデコードさ
れたソースレジスタ指定子と競合することが考えられる
。このような競合は、１つのインプライド指定子が要求
され且つ１つの指定子がデコードされるときには第６６
図のゲート５５６から読み取りレジスタマスクのビット
１４を選択するゲート６０８によって検出され、そして
インプライド指定子を含む２つの指定子が要求され且つ
２つの指定子がデコードされるときにはゲート６０９に
よって検出される。ゲート６０７．６０８及び６０９に
よって検出される競合の種々の考えられるソースがオア
ゲート６１０によって組み合わされ、インプライド命令
内読み取り競合が検出される。 明示されたもしくは暗示された（インプライド）命令内
読み取り競合がゲート６０２によって信号されると、各
デコードサイクル中に１つの指定子のみをデコードする
ことにより命令がデコードされる。現在サイクル中には
１つの指定子のみがデコードされ、その命令に対してデ
コードされるべき指定子が残されている場合は、ラッチ
６１１がセットされて、命令が完全にデコードされるま
で斉次々のデコードサイクル中に１つの指定子しかデコ
ードされないことを信号する。命令に対するデコード動
作の終了は、第１２図からのｒａｉｌｓｐｅｃｓ ｃｏ
ｍｐｌｅｔｅｄ」信号によって指示される。更に、ラッ
チ６１１は、命令バッファが最初にロードされるとき又
はデコーダ欠陥があるときにはセットされない。これら
の場合に、ラッチ６１１のセット動作はゲート６１２に
よって禁止される。 ラッチ６１１がセットされると、ゲート６１３は、現在
サイクルに対するデコードの終了までそのラッチがセッ
トされたま）であるよう確保する。別のゲート６１４は
、ラッチ６１１の状態がデコーダ欠陥の場合に変化しな
いよう確保する。 ゲー１−６１２．６１３及び６１４の出力は、オアゲー
ト６１５で合成され、ラッチ６１１のデータ入力に送ら
れる。オアゲート６１６は、ラッチ６１１の出力をゲー
ト６０２からのＩＲＣＤＥ”ｌ”Ｅ ＣＴ Ｅ Ｄ信号
と合成し、第１２図のマルチプレクサ＋２６を動作する
ＩＲＣ信号を発生する。 第６８図は、命令デコーダ（第１図の２０）によって検
出された命令内読み取り競合に応答して命令ユニット内
の汎用レジスタ６５１及び実行ユニット内の対応する１
組の汎用レジスタ６５２を更新するための命令ユニット
１２及び実行ユニット１３内の回路を示す回路図である
。第６８図に示すように、命令ユニット１２と、実行ユ
ニット１３との間のデータ路は、ソースリスト２３と、
多数の待ち行列２３とを含む。これらの待ち行列２３は
、より詳細には、ちょうどデコードされた命令に対して
フォーク又はマイクロコード入力アドレスを受け取るフ
ォーク待ち行列６５３と、命令デコーダによってデコー
ドされたソースオペランドに対してレジスタ数又はソー
スリストポインタを受け取るソースポインタ待ち行列６
５５と、命令デコーダによってデコードされた行先きオ
ペランドのレジスタ数又はアドレスを受け取る行先きポ
インタ待ち行列６５６と、レジスタスコアボード待ち行
列６５７とを備えている。 レジスタスコアボード待ち行列６５７は、既に予め処理
されているがまだ実行されていない命令のレジスタソー
スオペランドと、現在命令の自動増加又は自動減少指定
子との命令内読み取り競合を検出する。又、レジスタス
コアボード待ち行列６５７は、既に予め処理されている
がまだ実行されていない命令のレジスタ行先きオペラン
ドと、現在命令のレジスタソースオペランドとの間の命
令的競合も検出する。命令内読み取り競合を検出するた
めに、レジスタスコアボード待ち行列は、「新たなフォ
ーク」信号がアサートされたときに、第６６図の１組の
ゲート５５５によって発生された複合レジスタ読み取り
マスクを受け取る。命令内書き込み競合を検出するため
に、レジスタスコアボード待ち行列は、マスク発生器が
行先きレジスタ情報に応答すること以外は複合レジスタ
読み取りマスクに対するのと同様に発生された複合レジ
スタ書き込みマスクを受け取る。更に、レジスタスコア
ボード待ち行列６５７は、待ち行列における全てのマス
クの論理オアを形成するための１組のオアゲートを備え
ていて、複合レジスタ読み取り及び書き込みマスクを形
成する。 複合レジスタ読み取りマスクは、自動増加又は自動減少
モードを有するコンプレックス指定子のベースレジスタ
数と比較され、命令内レジスタ読み取り競合が検出され
る。同様に、ソースレジスタ数は複合書き込みレジスタ
マスクと比較され、命令内書き込み競合が検出される。 いずれの場合にも、レジスタスコアボード待ち行列６５
７は、命令内レジスタ競合の存在を信号する。レジスタ
スコアボード待ち行列６５７の構造及び動作は、参考と
してここに取り上げる［デジタルコンピュータのための
データ依存性分析式多命令予備処理システム（Ｍｕｌ
ｔｉｐｌｅ Ｉｎ５ｔｒｕｃｔｉｏｎ Ｐｒｅ−Ｐｒｏ
ｃｅｓｓｉｎｇＳｙｓｔｅｍ Ｗｉｔ、ｈ Ｄａｔａ
Ｄｅｐｅｎｄｅｎｃｙ Ｒｅ５ｏｌｕｔｉｏｎ Ｆｏｒ
Ｄｉｇｉ ｔａｌ Ｃｏｍｐｕｔｅｒ） Ｊ と題する
前記ミューレイ氏等の米国特許出願に更に説明されてい
る。 命令ユニット１２及び実行ユニット１３は、２組の汎用
レジスタ６５１及び６５２を備えており、実行ユニット
によって指定子が必要とされる前に命令ユニットによっ
て指定子を評価できるようになっている。実行ユニット
が汎用レジスタを変更するときには、新たなデータが実
行ユニットの汎用レジスタ６５２と、命令ユニットの汎
用レジスタ６５１との両方に送られる。典型的なケース
については、命令ユニットが自動増加又は自動減少指定
子の評価に応じてペースレジスタを変更するときに、命
令ユニットの汎用レジスタ６５１と実行ユニットの汎用
レジスタ６５２の両方が更新される。 例外又は割込みの場合には、待ち行列２３は、デコード
されたがまだ実行されていない命令に関する情報でフラ
ッシュされねばならない。これらのデコードされたがま
だ実行されていない命令のいずれかが自動増加又は自動
減少モードを有するコンプレックス指定子を含む場合に
は、変更されているレジスタをその元の状態に復帰しな
ければならない。それ故、命令ユニット又は実行ユニッ
トは、汎用レジスタが自動増加又は自動減少により変更
されたときにこれら汎用レジスタに対してなされた変更
に関する情報を記憶することが望ましい。この情報を記
憶するために、第６８図の実行ユニット１３には、各レ
ジスタ数及びそれらが変更された量を記憶するためのＲ
Ｌ ＯＧ待ち行列６５８が設けられている。 第６８図に示すように、ＲＬ ＯＧ待ち行列は、１６個
の入力を記憶するといっばいになる。自動増加又は自動
減少指定子を有する命令が入力されると、それに対応す
る入力をＲＬＯＧ待ち行列６５８から除去しなければな
らない。又、命令は多数の指定子をもちそしてその各々
が自動増加又は自動減少指定子をもつことができるので
、ＲＬ ＯＧ待ち行列における２つ以上の入力を各命令
に関連できるようにすることが必要となる。このため、
命令ユニット１２は、命令のフォークに添付される３ビ
ツトタグ（ＯＰＵ ＴＡＧ）を発生するモジュロ６カ
ウンタを備えている。モジュロ６カウンタ６５９は、例
えば、「新たなフォーク」信号によりイネーブルされる
クロックと、タグが５の値であるときに「新たなフォー
クＪ信号に応答してカウンタをリセットするゲート６（
５０とを有する３ビツト２進カウンタにより形成される
。タグは、実行ユニット１３に配置された６個の３ビツ
トＲＬＯＧカウンタ６６１の１つを指す。 ＲＬ ＯＧ待ち行列６５８は、これに入力が加えられる
ときに増加される４ビツトの挿入ポインタカウンタ６６
２を有している。又、入力が加えられるたびに、各ＲＬ
ＯＧカウンタが増加される。 命令が六ノＪされると、リタイア命令のタグ（実行ユニ
ットのタグ）に対応するＲ Ｌ ＯＧカウンタがリセッ
トされる。これは、例えば、デコーダ６６３によって行
なわれ、このデコーダは、ＲＬ ＯＧカウンタ６６１の
各リセット入力に接続された出力を有し、そしてリタイ
アユニット２７からのリタイア信号によってイネーブル
される。同様に、エンコーダ６６４は、ＲＬＯＧカウン
タ６６１の各クロックイネーブル入力に接続された出力
を有すると共に、ＯＰＵタグを受け取る選択入力と、Ｍ
ＯＤｆＦＹ信号によりイネーブルされるイネーブル人力
とを有している。〜ｌ０ＤＹＦＹ信シｊは、挿入ポイン
タカウンタ６６２からの挿入ポインタをデコードするデ
コーダ６６５がＲＬＯＧ待ち行列６５８の１６個のデー
タレジスタの各々のデータイネーブル入力をイネーブル
できるようにする。 ＲＬＯＧ待ち行列における有効入力の数は、加算器６６
６においてＲＬ ＯＧカウンタ６ＧＩの全ての値を加算
することによって得られる。その和の最上位ビット（Ｑ
４）は、ＰＩ、ＯＧ待ち行列６５８に１６Ｖ４の入力が
あり、それ故、ＲＬＯＧ待ち行列がオーバーフローしよ
うとしていることを指示する。オーバーフローは、Ｑ４
信号がアクティブであるときにオペランド処理ユニット
をストールすることにより防止される。加算器６６６の
出力ビットは、ノアゲート６６７において組み合わされ
、ＲＬＯＧ待ち行列が空であることを示す信号を発生す
る。 実行又は割込みが生じると、ＲＬ ＯＧの入力はＲＩ−
ＯＧ待ち行列からほどかれる。これは、１く１、、 Ｏ
Ｇ待ち行列の全ての有効入力をアサートすることによっ
て行なわれる。これらの入力は、マルチプレクサ６６８
によって順次に′４：）ることができ。 該マルチプレクサの選択入力は、挿入ポインタカウンタ
を受け取って挿入ポインタカウンタを順次に減少する。 しかしながら、多くの場合には、ちようどデコードされ
たある数の命令に対応するデータを命令及び実行ユニッ
トから捨てるか又はそれでフラッシュすることだけが所
望される。これは、典型的に、分岐命令の後であって且
つ分岐命令の分岐前にある命令が実行ユニットによって
実際に決定されるように行なわれる。プログラムの実行
が分岐されたことが分かるか又は分岐の予想が間違いで
あったと分かると、分岐の後の命令をデコードした結果
が待ち行列２３からフラッシュされねばならず、そして
分岐命令に続く命令において自動増加又は自動減少指定
子によって変更された汎用レジスタがそれらの元の値に
復帰されねばならない。このため、ＲＬ、 ＯＧ待ち行
列６５８におけるある数の入力のみがマルチプレクサ６
６８から得られ、その間に挿入ポインタカウンタ６６２
が減少される。 ＲＬＯＧ待ち行列６５８から除去すべき特定数の人力を
決定するために、フラッシュカウンタ６６９が設けられ
ており、このカウンタは、実行ユニットタグ＋「保持す
べき数」の値にセットされ、保持すべき数は、待ち行列
２３に結果を保持すべきところの正しくデコードされた
命令の数を指定するものである。計算は加算器６７０に
よって行なわれ、保持すべき入力の数は、待ち行列２３
が完全にフラッシュされるべきときにディスエイプルさ
れる１組のゲート６７１を経て加算器へ送られる。フラ
ッシュプロセス中に、マルチプレクサ６７２は、フラッ
シュカウンタの値をデコーダ６６４の選択入力に供給す
る。それ故、フラッシュされるべき情報及び復帰される
べきレジスタを有する命令に対応するＲ Ｉ、 ＯＧカ
ウンタ６６１のみがフラッシュのためにアクセスされる
。更に、デコーダ６６４の選択入力は、各カウンタの値
を選択するためにマルチプレクサ６７３へ送られ、この
値は、ＲＬＯＧ待ち行列６５８がらいかに多くの入力を
除去すべきかを指示する。レジスタをフラッシュ及び復
帰するこのプロセスは、選択されたＲ Ｌ ＯＧカウン
タの値が０に等しいかどうかくノアゲート６７４により
決定される）をテストし、そしてフラッシュカウンタの
値がＯＰＵタグの値に等しいことが比較器６７５により
指示されたときにフラッシュが完了したことを検出する
ことにより、順次に行なうことができる。フラッシュ手
順における特定のステップは、実行ユニットにおける順
次状態マシン６７６によって実行される。辿常そうであ
るように、順次状態マシンは、組合せ論理と、システム
クロックのサイクル間に順次状態を保持するための１組
のレジスタとを備えている。同様に、命令ユニットは、
フラッシュ手順の間に命令ユニットの汎用レジスタ６５
１を更新するための順次状態マシン６７７を舘えている
。 汎用レジスタの復帰は、命令内読み取り競合を処理する
必要があるために複雑なものとなる。 好ましい方法によれば、命令内読み取り競合が検出され
ると、自動増加及び自動減少指定子は、命令ユニットの
汎用レジスタ６５１のみを変更し、そしてレジスタ指定
子は、ポインタではなくて、データとして実行ユニット
へ通される。命令ユニットの汎用レジスタ６５１は、実
行ユニットの汎用レジスタ６５２を除いて、自動増加及
び自動減少指定子の評価中に変更される。命令内レジス
タ競合を有する命令が完全にデコードされると、現在命
令がリタイアされて実行ユニットの汎用レジスタ６５２
が更新されるまで、次の命令のデコードが一時的に禁止
される。このため、命令内競合が検出された後に変更さ
れたレジスタの数は、［遅延更新待ち行列」６７８に記
憶される。命令がリタイアされると、遅延更新待ち行列
６７８に記憶された数を有するレジスタの値が実行ユニ
ットの汎用レジスタ６５２へ送られる。アンドゲート６
７９は、リタイアユニット２７からのリタイア信号を、
レジスタスコアボード待ち行列６５７が空であることを
示す信号で定性化することにより、現在命令がリタイア
されたことを判断する。 命令内競合を有する命令のデコード中にフラッシュが生
じる。フラッシュ手順が命令内競合を考慮しなくてもよ
いようにするために、命令ユニットの汎用レジスタ６５
１が変更されるが、実行ユニットの汎用レジスタ６５２
が変更されないときに、命令ユニットの汎用レジスタ６
５１が変更されるたびに、ＲＬＯＧ待ち行列６５８にＯ
の変更値が記憶される。それ故、フラシュが生じると、
命令ユニットの汎用レジスタ６５１は、実行ユニットの
汎用レジスタ６５２に記憶された変更されない値と交換
することにより、それらの元の変更されない値に復帰さ
れる。 第６９図には、命令ユニットの順次状態マシン６７７に
よって実行される制御手順のフローチャートが示されて
いる。この順次状態マシンと、命令ユニットの汎用レジ
スタ６５１は、オペランドユニット（第１図の２１）の
一部分であるのが好ましい。制御手順の第１ステツプ６
８１においては、割込み、例外又はフラッシュが生じた
ときにステップ６８２へ実行が分岐する。ステップ６８
２においては、命令ユニットの汎用レジスタ６５１が実
行ユニットから受け取った値で復帰され、現在サイクル
の制御シーケンスが終了する。 割込み、例外又はフラッシュがベンディング中でない場
合には、ステップ６８３において、命令ユニットの順次
状態マシン６７７は、レジスタスコアボード６５７から
の命令内競合信号をチエツクし、命令内競合が生じたと
きにステップ６８４においてオペランド処理ユニットを
ストールする。 命令内競合が生じない場合には、ステップ（５８５にお
いて、順次状態マシン６７７がラッチ６８０をチエツク
し、ベンディング中の命令内競合があるかどうか判断さ
れる。命令内競合がある場合には、ステップ６８６にお
いて、ＯＰＵは、現在指定子がレジスタ指定子であるか
どうかテストする。もしそうであれば、ステップ６８７
において、ソースリスト２４は、ソースレジスタの変更
されない値がロードされ、そしてソースポインタ待ち行
列６５４は、その変更されない値に対するポインタがロ
ードされる。指定子がレジスタ指定子でない場合には、
ステップ６８８において、ＯＰＵは現在指定子が自動増
加又は自動減少モード指定子であるかどうかをテストす
る。もしそうであれば、ステップ６８９において、ベー
スレジスタ数に対応する命令ユニットの汎用レジスタ６
５１が変更されるが、ＲＬＯＧ待ち行列６５８及び実行
ユニットの汎用レジスタ６５２には０の変更値が送られ
る。変更されたペースレジスタの数は、遅延更新待ち行
列６７８に記憶される。現在指定子がレジスタ指定子で
も自動モード指定子でもない場合には、ステップ６９０
において、ＯＰＵが第１図及び第２図について上記した
通常のやり方で指定子を訂価する。 ステップ６９１において、順次状態マシン６７７は、「
新たなフォーク」信号をチエツクして、現在命令が完全
にデコードされたかどうか判断する。もしそうならば、
ステップ６９２において、命令デコーダのストールフラ
グがセットされ、現在命令がリタイアされて且つ実行ユ
ニットの汎用レジスタが更新されるまで、命令デコーダ
をストールする。 現在命令がリタイアされると、命令内競合はステップ６
８５においてもはや検出されない。次いで、ステップ６
９３において、順次状態マシン６７７は、遅延更新待ち
行列が空であるかどうかチエツクする。もしそうでなけ
れば、更新しなければならない実行ユニットの汎用レジ
スタ６５２の数を含むことになる。ステップ６９４にお
いて、遅延更新待ち行列の次のレジスタ数が得られ、命
令ユニットの汎用レジスタ６５１にあるそのレジスタの
内容がそれに対応する実行ユニットの汎用レジスタ６５
２へ送られる。ステップ６９５において、順次状態マシ
ン６７７は、変更された最後の汎用レジスタの内容がそ
れに対応する実行ユニットの汎用レジスタ６５２に送ら
れるかどうかチエツクする。もしそうであれば、実行ユ
ニットの汎用レジスタは、現在サイクルの終わりに全て
復帰され、それ故、ステップ６９６において、命令デコ
ーダをストールするフラグがクリアされる。 遅延更新待ち行列がステップ６９３において空である場
合には、オペランド処理ユニットが通常の状態で動作す
る。ステップ６９７において、ソースレジスタ数がソー
スリスト待ち行列６５５に直接ロードされる。ステップ
６９８では、自動増加又は自動減少モードを有するコン
プレックス指定子のベースによって指示された命令ユニ
ットの汎用レジスタが変更され、その変更がＲＬ ＯＧ
待ち行列６５８と、実行ユニット１３の汎用レジスタ６
５２とに送られる。 第７０図には、実行ユニットの順次状態マシン６７６の
制御手順のフローチャートが示されている。第１ステツ
プ７１１では、順次状態マシン６７６は、割込み又は例
外があるかどうかをチエツクする。もしそうならば、ス
テップ７１２において、フラッシュカウンタが実行ユニ
ットのタグの値にセットされる。同様に、ステップ７１
３においてフラッシュ要求が検出されると、次いで、ス
テップ７１４において、フラッシュカウンタ６６９が、
実行ユニットのタグと、デコードされているがまだ実行
されていない保持すべき命令の数との和の値にセットさ
れる。 ステップ７１２又は７１４の後に、順次状態マシン６７
６は、ゲート６６７の出力をチエツクし、ステップ７１
５においてＲＬＯＧ待ち行列が空であるかどうかのテス
トを行なう。もしそうであれば、第７０図の制御手順の
現在サイクルが終了である。さもなくば、実行ユニット
の汎用レジスタ６５２の少なくとも１つをその手が１の
値に復帰しなければならない。ステップ７１６において
、順次状態マシン６７６は、ゲート６７４の出力をチエ
ツクし、フラッシュカウンタ６６９からのフラッシュタ
グによりアドレスされたＲ Ｌ ＯＧカウンタが０に等
しいかどうか判断する。もしそうであれば、ＲＬＯＧ待
ち行列は、選択されたＲＬＯＧカウンタに対応する命令
に対しいかなる変更入力ももたない。それ故、ステップ
７１７において、順次状態マシン６７６は、比較器６７
５の出力をチエツクし、フラッシュタグがＯＰＵタグに
等しいかどうか判断し、もしそうであれば、実行ユニッ
トの全ての汎用レジスタ６５２は、フラッシュされてい
る命令を処理する前にそれらの前の値に復帰されている
。さもなくば、ステップ７１８において、フラッシュカ
ウンタが増加され、実行がステップ７１６に分岐して戻
り、次のＲＬ ＯＧカウンタの内容が検査される。 ステップ７１６において、ＲＬＯＧカウンタの値が０に
等しくないことが分かると、ＲＬＯＧ待ち行列に少なく
とも１つの対応する入力が生じる。ステップ７１９にお
いて、ＲＬＯＧカウンタは減少され、ステップ７２０に
おいて、ＲＬ ＯＧ待ち行列は、挿入ポインタによって
入力が指示される直前に入力において読み取られ、挿入
ポインタが減少される。次いで、ステップ７２１におい
て、ＲＬ ＯＧ待ち行列からのレジスタ数によりアドレ
スされた実行ユニットの汎用レジスタの値が読み取られ
、ＲＬＯＧ待ち行列から読み取った変更が実行ユニット
のレジスタのその値に加えられ、その和が実行ユニット
のアドレスされた汎用レジスタに記憶されて戻される。 和及びレジスタ数は、命令ユニットの汎用レジスタ６５
１にも送られ、命令ユニットの対応する汎用レジスタの
復帰がなされる。次いで１例外がステップ７１５へと分
岐し、付加的な汎用レジスタを復帰しなければならない
かどうか判断される。 割込みも例外もフラッシュもない場合には、ステップ７
２２において、実行ユニットは、命令ユニットによって
送られた（これは第６９図のステップ６８７又は７０３
で行なわれる）レジスタ変更情報を受け取るかどうがチ
エツクする。レジスタ変更情報が受け取られている場合
には、ステップ７２３において、レジスタ変更情報がＲ
［、ＯＧ待ち行列に挿入され、ＯＰＵタグにより選択さ
れたＲＬＯＧカウンタが増加される。ステップ７２４に
おいて、変更値がテストされ、それが０であるかどうか
判断される。もしそうならば、実行ユニットのサイクル
が終了される。さもなくば、ステップ７２５において、
ＯＰ［Ｊタグによってアドレスされた実行ユニットの汎
用レジスタが変更情報に基づいて変更され、順次状態マ
シン゛６７６によって行なわれた制御手順が終了する。 以上、２つのソース指定子と、１つの行先き指定子を同
時にデコードすることのできる命令デコーダについて説
明した９３つの全ての指定子はレジスタ指定子とするこ
とができる。これら指定子のいずれか１つは、インデッ
クスレジスタ、ペースレジスタ及び変位を指示するコン
プレックス指定子であってもよい。 多数の指定子を同時にデコードすると、命令内読み取り
競合の特定の問題が生じる。命令内読み取り競合を検出
する回路が開示されたと共に、命令内読み取り競合をも
つ命令の処理中に生じる割込は１例外及びフラッシュを
処理するための効率的な方法についても開示した。
、第１２図のシフタ１０６によって選択された第３デー
タ形式を有するコンプレックス指定子をデコードするよ
うに生じなければならない。 要約すれば、４つの主たるケースに対する各コンプレッ
クス指定子の位置は、命令バッファにおけるそのペース
レジスタ行き先のバイト位置を指示する数によって識別
される。コンプレックス指定子にインデックスレジスタ
行き先が組み合わされる場合にはこの数の後にサフィッ
クス■が続く。短いリテラル又はレジスタ指定子がコン
プレックス指定子の直後に同時にデコードされることが
考えＩうれる場合には、その位置が手前のコンプレック
ス指定子のレベル及びサフィックス八によって識別され
る。別の指定子がコンプレックス指定子の後におそらく
デコードできる場合には、その位置がその手前のベース
指定子のレベル及びサフィックスＢによって識別される
。 第２４図には、第２１図に示された種々のデコードレベ
ルと、４つの主たるケースとについて。 最初にデコードされている指定子の数（Ｎ′）をいかに
決定するかを示す真理値表が示されている。 ＣＡ Ｓ Ｅ、、及びＣＡＳＥ、、は、更に、コンプレ
ックス指定子に対してインデックスレジスタが指定され
るかどうかという２つのサブケースに細分化される。指
定子の数が１より大きい特定のレベルヘデコードするた
めには、この表で許されるより深いレベルへデコードで
きてはならない。換言すれば、主たるケースを決定する
のに加えてそしてサブケースにインデックスレジスタが
あるかどうかを考慮して、命令デコーダの論理回路は、
必要とされる数までのできるだけ多くの指定子（例えば
、命令バッファにおけるデータの有効性に基づく）デコ
ードし、上記必要な数は、適用できるケース及びサブケ
ースに対する第２４図の最も深い許容レベルに対応する
。又、インデックスレジスタを指定するバイトは、それ
に続くコンプレックス指定子をさらにデコードできる場
合にのみデコードされることが明らかである。 第２５図は、命令バッファにインプライド指定子及び分
岐変位が存在しない場合に３つの指定子の一般的なケー
スに対して初期Ｎ′及びＳＣｏ決定するための論理ツリ
ーの回路図である。ＣＡＳＥは、マルチプレクサ１８１
の選択人力を制御するのに用いられる。更に、各々の場
合に、各マルチプレクサ１８２．１８３．１８４．１８
５が設けられており、その入力は、第２４図に示すよう
にデコードに許容された各レベルに対応するＮ′及びＳ
Ｃｏの値を受け入れる。又、マルチプレクサ＋８２ない
し１８５は、Ｎ′がゼロに等しく且つＳＣｏがゼロに等
しい場合のゼロ入力を有している。 ＣＡＳＥ、、及びＣＡ Ｓ Ｅ、、については、各マル
チプレクサ１８２及び＋８３は、８個の人力と、命令バ
ッファにおけるバイト２及びバイトｌがインデックスモ
ードを有しているかどうかを各々指示するＩＮＤＥＸ
［２］及びＩＮＤＥＸ ［１］によって制御される最上
位選択人力Ｓ２とを有している。それ故、マルチプレク
サ１８１に組み合わされるマルチプレクサ１８２ないし
１８５は、全部で６個の異なったケースと、各ケースに
対して４つの考えられる組み合わせとをデコードする。 コンプレックス指定子が即時モードをもたない場合には
、上記４つの組み合わせがデコードされているＯｌｌ、
２又は３個の指定子に対応する。しかしながら、一般に
、コンプレックス指定子の後のレベルでデコードされて
いる指定子の数は、コンプレックス指定子が拡張即時モ
ードを有しているかどうかによって決まる。これは、マ
ルチプレクサ１８２ないし１８５の選択入力Ｓｏ及び＄
１を操作するエンコード論理回路を簡単化するために行
なわれる。 コンプレックス指定子が拡張即時モードを（ｆすること
が分かった場合には、エンコード論理回路は、コンプレ
ックス指定子の後のレベルへデコードできるとまだ考え
ているが、Ｎ′ をデコードするための指定子の数はコ
ンプレックス指定子の指定子位置に等しくセットされる
。同様に、コンプレックス指定子後のレベルに対するシ
フトカウントＳＣ′は、コンプレックス指定子に対する
シフトカウントの値にセットされる。それ故、たとえエ
ンコード論理回路がコンプレックス指定子後のレベルを
デコードのために選択したとしても、これらの深いレベ
ルに対するＮ″及びＳＣ′の値は、コンプレックス指定
子が拡張即時モードを有した後にデコードが許されない
場合と同じである。 もちろん、コンプレックス指定子が拡張即時モードを有
する場合には、より深いレベルのデータが拡張即時デー
タを表わし、たとえモードデコーダ（第１２図の１１５
）が拡張即時データが短いリテラルであるかレジスタ指
定子であると考えていたとしてもレジスタ又は短いリテ
ラル指定子としてデコードすることができない。前記し
たように、拡張即時データ及び分岐変位は、短いリテラ
ル又はレジスタ指定子のようにみえる。というのは、分
岐変位及び拡張即時データはそれらがとる値に限定がな
いからである。 第２５図において、種々のケース及び組み合わせのシフ
トカウントには、指示されたレベルに現われる指定子に
ついての情報を示すためにＧＰＳというプリフィックス
と、指示されたレベルに現われるレジスタ又は短いリテ
ラル指定子についての士青報を識別するためのＲ３Ｉ、
というプリフィックスと、指示されたレベルに現われる
レジスタ指定子についての情報を示すためのＲＥＧとい
うプリフィックスとが付けられる。 デコード動作が許されるレベルを決定するために、当該
有効データが各エンコーダ＋８６．１８７．１８８及び
１８９に送られ、これは、各マルチプレクサの選択人力
Ｓｌ及びＳＯを制御する。 ＣＡ Ｓ Ｅ、、及びＣＡＳＥ、、については、各イン
デックスモード信号ＩＮＤＥＸ ［２］又はＩ Ｎ Ｄ
ＥＸ ［１］によって制御される各マルチプレクサ１
９０及びマルチプレクサ１９１は、第２４図の表に示さ
れたサブケースに対する３つの各有効信号を選択する。 第２６図には、エンコーダ１８６の回路図が示されてい
る。入力ｐｏ、ｐｉ及びＰ２が全てアクティブである場
合には、選択人力Ｓｌ及びＳＯの両方がアクティブとな
る。３人力アンドゲート１９２は、３つの人力全部が一
致することを検出し、オアゲート１９３及び＋９４はア
クティブとなって選択信号をアサートする。入力ＰＯ及
びＰｌが両方ともアサートされるがＰ２がインアクティ
ブである場合には、２人力アンドゲート１９５がオアゲ
ート１９４のみをアクティブにし、出力Ｓｌのみがアサ
ートされるようにする。ＰＯがアサートされるがＰＩが
アサートされない場合には、ゲート１９６がオアゲート
１９３を作動しモしてオアゲート１９４がインアクティ
ブとなって、出力ＳＯのみがアサートされるようにする
。３つの入力ＰＯ１Ｐ１及びＰ２が全てインアクティブ
である場合には、出力Ｓｌ及びＳＯのいずれもアサート
されない。 エンコーダ１８６ないし１８９と、マルチプレクサ１９
０及び１９１とによる遅延をなくすために、エンコード
、倫理回路はマルチプレクサ１８２ないし１．８５に組
み込まれていなければならない。これは、ＣＡ Ｓ Ｅ
、、について第２７図に示されている。第２５図のマル
チプレクサ＋８２に対応する極性決めマルチプレクサ１
８２″は、６個のゲート＋９７．１９８，１９９．２０
０．２０１及び２０２を備えており、これらゲートの出
力はオアゲート２０３によって加算される。第２７図の
各ゲートは、各々の出力信号Ｎ′及びＳＣ。 の各ビットに対するゲートに対応し、多くの場合に、こ
れらのゲートは、２進定数Ｏ又は１である２進入力を有
するので排除される。 第２５図の論理を実施するためには、種々のデコードレ
ベルに対して第２５図に定められた有効信号、数及びシ
フトカウントのような指定子情報を決定する論理回路を
設けることが必要である。 コンプレックス指定ｆの後のレベルでデコードされるコ
ンプレックス指定子又は指定子の指定子情報は、コンプ
レックス指定子が絶対アドレスモードを有するか即時ア
ドレスモードを存するかによって決まる。指定子情報を
定めるために、絶対モード及び即時モードは、指定子情
報に対する記号表示後のアポストロフィによって指示さ
れる特殊なケースとして処理される。例えば、第２８図
には、通常のケースにデコードされる数指定子が示され
ており、即ち、各コンプレックス指定子が絶対又は即時
アドレスモードをもたない場合が示されている。この場
合、指定子の数は、レベルｌΔ及びレベル２１Ａに２の
値を有し、レベルＩＢ、２Ａ、２１Ｂ及び３１Ａに３の
値を有する。 第２９図ないし第３８図には、池のレベル及び組み合わ
せに対するシフトカウント及び指定子の数を定める真理
値表が示されている。第２９図ないし第３２図は、各コ
ンプレックス指定子が即時モードも絶対モードももたな
いときの通常のケースに対する情報を示し、そして第３
３図ないし第３８図は、各コンプレックス指定子が即時
モード又は絶対モードを有する場合の真理値表を示して
いる。良く知られているように、真理値表を実施するた
めの論理回路は、２つのゲートレベル、例えば、アンド
機能を実行するための第ルベルと、オア機能を実行する
ための第２レベルとで構成される。 第３９図ないし第４１図には、第２５図の優先順位論理
回路に有効信号を与えるために第４２図の論理回路に用
いられる有効信号を決定するための論理が示されている
。信号ＲＥＧ ＶＡＩ、ＩＤ ［ｉ］は、命令バッフ
ァのデータの第１番目のバイトが有効レジスタ指定子を
表わすかどうかを示している。信号ＳＬ ＶＡＬｒＤ
［ｉ］は、命令バッファのデータの第１番目のバイトが
、実行ユニット（第６図の３０）のストールによってデ
コードが禁止されない有効な短いリテラル指定子を表わ
すかどうかを指示する。信号Ｒ３ＬＶＡＬｒＤ［ｉ］は
、命令バッファのデータの第１番目のバイトが、実行ユ
ニットのストールによってデコードが禁止されない有効
なレジスタ又は短いリテラル指定子を表わすかどうかを
指示する。■が１に等しい場合は、特殊なケースとして
処理され、第３９図の論理で信号が決定される。命令レ
ジスタの第１データバイトは、それがレジスタモードを
有するとき、それが有効データバイトであるとき、そし
て汎用ユニットがストールされたときの命令内読み取り
競合サイクル中にデコーダが動作しない限り、デコード
することができる。前記したように、命令内読み取り競
合が検出されたときには、レジスタ指定子が転送ユニッ
ト（第６図の３０）ではなくて汎用ユニット（第６図の
３２）によって処理される。これらの論理状態は、ゲー
ト２０６及び２０７によって決定される。第１バイトが
短いリテラルモードを有する場合には、それに対応する
有効データフラグ（Ｉ ＶＡＬＩＤ［ｌ］）がアクテ
ィブでありそして拡張ユニットがストールされない場合
に有効であると考えられる。これらの状態は、ゲート２
０８によって検出される。オアゲート２０９は、第１バ
イトが有効レジスタ指定子であると考えられるか或いは
有効な短いリテラル指定子であると考えられるかを指示
する信号（Ｒ３ＬＩ ＶＡＬＩＤ）を発生する。 第４０図は、命令バッファのバイト２が有効レジスタと
考えられるか短いリテラル指定子と考えられるかを判断
する回路の回路図である。これは、バイト２がレジスタ
モードを有しそしてバイト２の有効データフラグがセッ
トされたときにイＪ効レジスタ指定子であると考えられ
る。これは、ゲート２１１によって検出される。命令バ
ッファのバイト２は、その有効データフラグがセットさ
れ、それが短いリテラルモードを有し、バイト１が短い
リテラルモードをもたずそして拡張ユニットがストール
されない場合に有効な短いリテラル指定子と考えられる
。これらの状態は、ゲート２１２によって検出される。 オアゲート２１３は。 命令バッファのバイト２が有効なレジスタ指定子である
か有効な短いリテラル指定子であるかを判断する。 第４１図は、命令バッファのバイト３ないし８が有効レ
ジスタと考えられるか或いは短いリテラル指定子と考え
られるかを判断するための論理回路の回路図である。（
これらの信号は、更に、第２５図の論理ツリーに使用さ
れる前に第４２図の回路によって定量化される。）命令
バッファのバイトｉは、それがレジスタモードを有しそ
してそのバイトに対応する有効データフラグがセットさ
れた場合に有効レジスタフラグとなる。これは、ゲート
２１４によって検出される。命令バッファにおけるバイ
トｉは、それに対応する有効データフラグがセットされ
、それが短いリテラルモードを有し、拡張ユニットがス
トールされず、そしてバイト１もバイト２も有効な短い
リテラル指定子である限り有効な短いリテラル指定子で
あると考えられる。換言すれば、命令バッファのバイト
ｉは、現在サイクル中にバイト１をデコードできない場
合には、有効な短いリテラル指定子と考えることができ
ない。これらの状態は、ゲート２＋５及び２１６によっ
て検出される。オアゲート２１７は、命令バッファのバ
イトｌを有効レジスタ指定子と考えられるか有効な短い
リテラル指定ｆと考えられるを判断する。 第４２図には、コンプレックス指定Ｙ・が有効と考えら
れるかどうか判断すると共に、コンプレックス指定子に
続くバイトが有効レジスタと考えられるか短いリテラル
指定子と考えられるかを判断する。一般に、コンプレッ
クス指定子は、汎用ユニットがストールされず且つコン
プレックス指定子の最後のバイトがそれに対応する有効
データフラグをセットしている場合に有効であると考え
られる。これに対する例外として、レベル３の有効コン
プレックス指定子を指示する信号は、バイト３が有効レ
ジスタ指定子であるかどうかも指示する。これは、バイ
ト３がレジスタ指定子であるときにＣＡ Ｓ Ｅ、、を
デコードするために行なわれる。特殊なケースはオアゲ
ート２２１によって考慮される。さもなくば、セットさ
れている対応有効データフラグと、ストールされている
汎用ユニットの不存在との一致が各ゲート２２２．２２
３．２２４．２２５．２２６によって検出される。コン
プレックス指定子における最後のバイトのための有効状
態を決定するために、コンプレックス指定子に対するシ
フトカウント（ＧＰＳｉ ＳＣ）がマルチプレクサ２
２７の選択入力に送られ、このマルチプレクサは、ゲー
ト２２２．２２３．２２１．２２５，２２６の各１つを
選択する。 同様の形態において、コンプレックス指定子のシフトカ
ウントは、シフタとして働くマルチプレクサ２２８の選
択入力へ送られ、コンプレックス指定子に続くバイト位
置に対応する第４１図からのレジスタ有効又は短いリテ
ラル有効信号と、コンプレックス指定子に続く第２バイ
トに対応するレジスタ有効信号とを選択する。又、マル
チプレクサ２２８は、コンプレックス指定子に続くバイ
トに含まれた短いリテラルデータ及びレジスタアドレス
を選択して、レジスタ又は短いリテラル指定子について
のデータを供給し、これらは、最終的に、以下で述べる
ように、第５４図、第５６図及び第５８図に示す回路に
よってＴＲ及びｘ■、バスに送られる。レジスタ及び短
いリテラルデータに対するフォーマットは第５３図に示
されており、そしてレジスタアドレスのフォーマットは
第５５図に示されている。 第４３図は、指定子の初期数Ｎ′及びシフトカウントＳ
Ｃ″ を判断して単一のサイクル中に３つまでの指定子
（即時又は絶対アドレスモードを有するコンプレックス
指定子を含む）を同時にデコードするのに使用できるシ
フトカウント論理回路の回路図である。論理回路２３１
は、第２８図ないし第３２図及び第３９図ないし第４２
図の論理を組み込んでいて通常のケースに指定Ｙ−情報
を供給する。個別の論理回路２３２は、第３３図ないし
第４２図に基づいて即時又は絶対的なケースについての
指定子情報を決定する。第２５図の優先順位論理回路及
びマルチプレクサは二重に設けられていて、コンプレッ
クス指定子が即時アドレスモードも絶対アドレスモード
ももたないような通常の状態に対して４つの主たるケー
スの各々についてＮ′及びＳＣ′ を決定するための論
理回路２３３を形成すると共に、コンプレックス指定子
が即時又は絶対アドレスモードを有するとすれば、４つ
の主たるケースに対してＮ′及びＳＣ′を決定するため
の論理回路２３４を形成する。マルチプレクサ２３５は
、８個の考えられるケースの特定の１つを選択するため
に設けられている。主たるケースは前記と同様に選択さ
れるが、論理回路２３３又は２３４からの出力の選択は
、特定の主たるケースにおけるコンプレックス指定子が
即時又は絶対アドレスモードを有するかどうかを判断す
る各オアゲート２３６．２３７．２３８．２３９によっ
て決定される。 ＶＡＸアーキテクチャの欠点は、即時又は絶対アドレス
モードを有するコンプレックス指定子に対する指定子情
報がコンプレックス指定子のデータ形式の関数であるこ
とである。データ形式は、デコード論理回路及びマルチ
プレクサ（第１２図の１０５及び１０６）による遅延が
モードデコーダ（第１２図の１１５）による遅延よりも
相当に大きいために、第４３図のシフトカウント論理回
路により受け取られる情報の最後の部分である。 それ故、第４３図のシフトカラン］・論理回路を通るい
わゆる臨界路は、データ形式情報の単一経路によって決
定される。この臨界路は、第４４図に示されている。Ｇ
Ｐ Ｓ ’ 指定子情報論理回路２３２においては、
データ形式がコンプレックス指定子Ｇ Ｐ Ｓ ｊ ’
に対するシフトカウントを決定し、これはマルチプレ
クサ又はシフタ２２７．２２８の制御入力へ送られ、３
つまでの有効信号Ｖを選択する。これらの信号は、優先
順位エンコーダ１８６．１８７．１８８又は１８９へ送
られ、そしてこれらのエンコーダは、４つの関数Ｆｊの
特定の１つを選択してその結果Ｇｊをイ１）るように各
マルチプレクサ１８２．１８３．１８４又は１８５を制
御する。第４４図に示すように、絶対又は即時モードを
有するコンプレックス指定子に対する情報は、命令に対
する指定ｆのシーケンスにおけるコンプレックス指定子
の位置によって決まる。 マルチプレクサ（第１２図の１０６）は、デコードされ
るべき次の３つの指定子に対するデータ形式を選択する
。第４４図において、インデックスＪは、シフタ（第１
２図の１０６）によりＧＰＳ’指定子情報論理回路２３
２に送られた３つのデータ形式のうちの特定の１つを識
別する。このインデックスｊは、コンプレックス指定子
に関連したインデックス指定子があるときに命令バッフ
ァにおけるコンプレックス指定子のペースレジスタ行き
先のバイト数とは異なるものである。 例えば、第３３図ないし第３５図と比較されたい。第３
３図の指定子情報は、インデックスレジスタが指定され
ないケースについてのものであり、そして第３５図の指
定子情報は、インデックスレジスタが指定されたケース
についてのものである。第３３図及び第３５図の真理値
表は互いに同じものであるが、第３３図においてはコン
プレックス指定子のモードが命令バッファのバイトｌの
ビット４によって指示され、一方、第３５図においては
、コンプレックス指定子のモードが命令バッファのバイ
ト２のビット４によって指示される。 第４４図に示すように、即時又は絶対モードを有するコ
ンプレックス指定子の場合に指定子情報を決定するため
の論理回路は、インデックスレジスタが指定されるかど
うかに基づいてコンプレックス指定子のモードを最初に
決定することにより簡単化することができる。この選択
はマルチプレクサ２３３によって行なわれる。第３３図
及び第３５図の真理値表を更に検討すると、即時又は絶
対アドレスモードを有するコンプレックス指定子に対し
て異なった情報を生じるデータ形式の異なった組み合わ
せは４つしかないことが明らかである。これら４つの異
なった組み合わせは、コンプレックス指定子に続く変位
が、ペースレジスタ指定子に続く変位又は即時データの
バイトを１つ有するか、２つ有するか、４つ有するか又
はそれ以上有するかを決定する。これら４つの組み合わ
せは、第４４図に示されたゲート２３４．２３５．２３
６及び２３７によって検出することができる。 好ましくは、第４３図の回路は、コンプレックス指定子
が即時モード又は絶対モードを有する場合に使用される
データ形式情報の臨界路を減少するために第４５図に示
すように変更される。コンプレックス指定子が絶対アド
レスモードも即時アドレスモードももたない場合にＮ′
及びＳＣ′を決定するために、第２５図に対応する指定
子情報論理回路２４１及びツリー論理回路２４２が設け
られている。 第４７図において以下に説明する指定子選択論理回路２
４３は、デコードされるべき次の３つの指定子のいずれ
かが絶対アドレスモード又は即時アドレスモードな有す
るコンプレックス指定子であるかどうかを判断すると共
に、第１のこのような指定子を識別するために使用され
る。指定子選択論理回路はマルチプレクサ２４４を制御
し、このマルチプレクサは、絶対又は即時モードを有す
るコンプレックス指定子がない場合にツリー論理回路２
４２からＮ′及びＳＣ′を選択し、さもなくば、絶対又
は即時モードを有する第１のコンプレックス指定子に対
して決定されたＮ′及びＳＣ′の値を選択する。例えば
、第４５図に示すように、入力００は、絶対又は即時モ
ードを有する指定子がないときにＮ′及びＳＣ′ を選
択し、六ツノＯ１は、第１指定子が絶対又は即時モード
を有すると仮定した場合に計算されたＮ′及びＳＣ′を
選択し、入力１０は、第２指定子が絶対又は即時モード
を有すると仮定した場合に計算されたＮ′及びＳＣ′を
受け取り、そして入力１１は、第３指定子が絶対又は即
時モードを有すると仮定した場合に計算されたＮ′及び
ＳＣ′ を選択する。 一連の３つの指定子における１つのコンプレックス指定
子の考えられる位置の各々については、コンプレックス
指定子に対してインデックスレジスタが指定されたかど
うかに拘りなくモード情報の４つの組み合わせの各々に
対して計算されたＮ′及びＳＣ′の値を選択する各マル
チプレクサ２４５．２４６．２４７が設けられている。 第４４図と第４５図とを比較すると、マルチプレクサ及
びシフタ（２２７，２２８）の下位レベルの前方にエン
コード論理回路（１８６ないし１８９）を押し込むこと
により臨界路が減少されることが分かる。これは、第４
５図のマルチプレクサ２４５に対する指定子情報論理回
路の拡張である第４６図に明確に示されている。ＧＰＳ
’指定子情報論理回路２４９は、対応するケース及びサ
ブケースについて第２５図の回路により受け取られた信
号に対応する有効化信号を受け取る多数のエンコーダ２
５１ないし２５６を備えている。 指定子情報論理回路２４９には、第４２図に示されたゲ
ート２２２ないし２２６に対応する各ゲート２５７ない
し２６１も示されている。エンコーダ２５１ないし２５
６は各４人力マルチプレクサ２６２ないし２６７を制御
し、これらのマルチプレクサは、バイト、ワード又はロ
ングワード変位、或いは即時データがコンプレックス指
定子のベースに続く場合に、第３３図及び第３５図の真
理値表の値に各々対応するＮ及びＳＣ値を選択する。 個別の２人カマルチブレクサ２６８，２６９は、拡張即
時モードに対するＮ及びＳＣ値を選択する。 第４５図の好ましい回路を使用することにより、臨界路
は、第４４図に示されたゲート２３４ないし２３７を通
してのデータ形式情報の遅延と、第４５図に示されたマ
ルチプレクサの２つのレベルとに減少されている。第４
４図のゲート２３４ないし２３７を通しての遅延は、第
４４図のオアゲート２３４及び２３５の出力に対応する
エンコード形態でデータ形式情報を与えるようにデコー
ド論理回路（第１２図の１０５）を使用しそしてこれら
２つのエンコードされたビットを各マルチプレクサ２４
５．２４６．２４７の選択人力Ｓ及びＳ、に供給するこ
とにより排除することができる。 第４７図には、第４５図に既に示された指定子選択論理
回路２４３が示されている。第１指定子は、命令バッフ
ァのバイト１が絶対又は即時モードを有する場合、又は
バイトｌがインデックスレジスタを指定し且つバイト２
が絶対モードを有する場合、或いはバイトｌがインデッ
クスレジスタを指定し且つバイト２が即時モードを有す
る場合に絶対又は即時モードを有するものとして確認さ
れる。 バイト１がレジスタモードも短いリテラルモ−ドももた
ないことがゲート２７４によって検出された場合には、
第２の指定子が絶対モード又は即時モードを有するかど
うかは重要ではない。というのは、第１ｔｆｌｆ定子が
無効であるか又はコンプレックスであるかのいずれかで
あり、それ故、第２のコンプレックス指定子がデコード
されないからである。さもなくば、バイト２が即時モー
ドを有し、バイト２がインデックスを指定し旦つバイト
３が絶対モードを有し、或いはバイト２がインデックス
を指定し且つバイト３が即時モードを指定するときに、
絶対又は即時モードを有する第２指定子に対する指定子
情報が選択される。これらの状態はゲート２７５ないし
２７９によって検出される。同様に、バイト１及びバイ
ト２の両方がレジスタ又は短いリテラルモードを有する
ことがゲート２７４及び２８０によって検出された場合
にのみ第３の指定子が絶対又は即時モードを有すること
が適当となる。この制約を受けると、バイト３が絶対又
は即時モードを有するか、又はバイト３がインデックス
を指定しそしてバイト４が絶対モードを有し、或いはバ
イト３がインデックスを指定しそしてバイト４が即時モ
ードを有する場合に、第３指定子に対するコンプレック
ス又は即時指定子情報が選択される。これらの状態は、
ゲート２８１ないし２８５によって検出される。第４５
図のマルチプレクサ２４４を作動するために、第４７図
の論理回路は、選択信号をエンコードするための２つの
オアゲート２８６．２８７を備えている。 第１２図について上記したように、シフトカウント論理
回路１２３は、１つ、２つ又は３つまでの指定子をデコ
ードするのに用いられる多数のツリーを備えている。一
般的なケースＲＩ、Ｒ２、Ｒ２Ｒ，Ｒ３及びＲ３Ｘ Ｒ
についての一ンリーは、一般的なケースについて第４５
図に示された論理回路の幾つかのサブセットである。 第４８図にはＲ１ツリーに対する論理回路が示されてい
る。一般的なケースが相当に簡単化されている。という
のは、第１指定子に対する指定子情報しか関与していな
いからである。当該有効化情報は、例えば、レベルｌに
おけるレジスタ又は短いリテラル指定子が有効であるか
どうか、或いはレベル２Ｉ又はレベルｌにおけるコンプ
レックス指定子が有効であるかどうかの事実しか含んで
いない。当該情報が主たるケースによって選択されるの
で、バイトｌがインデックスレジスタを指定するかどう
かそして第１指定子が絶対又は即時モードを有するコン
プレックス指定子であるかどうかに拘りなく、これら有
効信号の優先順位を仲裁することは不要である。 Ｒ１論理ツリーは、ツリーの上部に２人力マルチプレク
サ２９１を含んでいると共に、第１コンプレツクス指定
子についての情報を選択するための８人力マルチプレク
サ２９２と、４つの主たるケースの各々に基づいて情報
を選択するためのマルチプレクサ２９３とを備えている
。ゲート２９４によって指示されるように、バイトｌが
有効レジスタ又は短いリテラル指定子であるときには、
ＣＡ Ｓ Ｅ、、、 ＣＡ Ｓ Ｅ、、及びＣＡＳＥ、
、について、Ｎ′が１に等しくそしてＳＣ′がｌに等し
い。バイト１がインデックスを指定するときには、バイ
ト２で始まるコンプレックス指定子は、それが有効であ
ることがゲート２９５及びマルチプレクサ２９６によっ
て検出されたときにデコードされる。 ＣＡＳＥ、 については、バイト１で始まるコンプレ
ックス指定子が有効であるときにこの指定子に対し、ゲ
ート２９６がＮ＝１及びシフトカウントを選択する。 第４９図は、Ｒ２ツリーのシフトカウント論理回路を示
している。ツリーの」一部にはマルチプレクサ３００が
あり、これは、第１の指定子も第２の指定子も絶対又は
即時モードを有するものとして選択されないときに第２
５図の一般的なツリーの簡単な（２様３０１を選択する
か、又は第１の指定子がコンプレックス又は即時モード
を有することが分かったときにマルチプレクサ３０２の
出力を選択するか、或いは第１指定子がレジスタ又は短
いリテラル指定子のいずれかであってｆＬつ第２指定子
が絶対又は即時モードを有するコンプレックス指定子で
あるときに別のマルチプレクサ３ｏ３の出力を選択する
。第４９図と第４５図の比較により明らかなように、Ｒ
２ツリーは、エンコード論理回路が最初の２つの指定子
についての有効信号を仲裁する必要しかないと仮定すれ
ば、膜面なケースのツリーを単に簡単化したものである
。 第５０図には、バイトｌがレジスタ指定子でも短いリテ
ラルでもなくそして短いリテラルである第２指定子がデ
コードされるべきでないときだけ使用されるＲ ２ Ｒ
ツリーが示されている。Ｒ２Ｒツリーは、例えば、要求
されている第２指定子が「書き込み」アクセス形式を有
するときに要求論理回路（第１２図の１１４）によって
要求され、この場合、もし第２指定子が短いリテラル指
定子であれば、アドレス欠陥が生じる。これは、アドレ
ス欠陥の検出を簡単化する。というのは、短いリテラル
の指定子がデコードされている第１指定子となったとき
の次のサイクル中にアドレス欠陥を検出することができ
、そして第１指定子のみのモードに基づいてアドレス欠
陥を検出できるからである。 第１バイトがレジスタ指定子でも短いリテラルでもなく
且つ２つの指定子のみが要求されていると仮定すれば、
Ｒ２Ｒツリーは、第１指定子が絶対又は即時モードを有
するときにマルチプレクサ３１２からの情報を選択する
ツリーであって。 第１指定子が絶対又は即時モードをもたないときに別の
マルチプレクサ３１：３の出力を選択するようなツリー
の上部に、マルチプレクサ３１１を有する。ＧＰＳ’指
定子情報論理回路２４９は、第１指定子に対する有効信
号と、コンプレックス指定子に続くバイトに対するレジ
スタ有効信号との間で仲裁を行なう。同様に、マルチプ
レクサ３１４は、２Ｉレベルでデコードされた指定子に
対する有効信号と、２１Ａレベルの次のバイトに対する
レジスタ有効信号との間で仲裁をとるように配線された
入力を有しており、そして別のマルチプレクサ３１５は
、レベル１のコンプレックス指定子に対する有効信号と
、レベルｌ Ａのバイトに対するレジスタ有効信号とを
仲裁するように配線されている。 第５１図は、第１の２つのバイトがレジスタ指定子又は
短いリテラル指定子であるときだけ使用されるＲ３ツリ
ーに対する回路図である。第５２図から明らかなように
、要求されている３つの指定子の一般的なケースは、第
３指定子がコンプレックスであるようなＲ３ケースと、
第３指定子がレジスタ指定子であるときだけこれがデコ
ードされるＲ ３ Ｘ Ｒケースとに分割される。 Ｒ３ツリーの回路図が第５１図に示されている。このツ
リーのに部にはマルチプレクサ３２１があり、これは、
第３指定子が絶対モードを有するか又は即時モードを有
するかを指示するＳ Ｅ Ｌ。 ５ＰＥＣ３信号によって制御される。第３指定子が絶対
又は即時モードを有する場合には、マルチプレクサ３２
１は第４５図に既に示されたマルチプレクサ２４７から
Ｎ′及びＳＣ′を選択する。 さもなくば、Ｎ′及びＳＣ′は、ＣＡＳＥ ［＋］倍信
号より制御される別のマルチプレクサ３２２から得られ
る。マルチプレクサ３２２は、ＣＡＳＥｏ、については
マルチプレクサ３２３から或いはＣＡ Ｓ Ｅ、、につ
いてはマルチプレクサ３２４からＮ′及びＳＣ′を選択
する。マルチプレクサ３２３はエンコーダ３２５によっ
て制御され、そしてマルチプレクサ３２４はエンコーダ
３２６によって制御される。 第５２図は、Ｒ３Ｘ Ｒツリーの回路図であり、このツ
リーは、第３指定子がレジスタ指定Ｙ−であるときにの
み３つの指定子を同時にデコードする。 ツリーの上部にはマルチプレクサ３３１があり、これは
、第２指定子が絶対又は即時モードをｆｆするときにマ
ルチプレクサ２４６ （第４９図）の出力を選択し、第
１指定子が即時又はコンプレックスモードの出力を有す
るときにマルチプレクサ２４５の出力を選択し、そして
さもなくば、マルチプレクサ３３２の出力を選択する。 このマルチプレクサは、４つの主たるケースの各々に対
して計算されたＮ′及びＳＣ′ を選択するが、第３指
定子が有効であると考えるためにはレジスタ指定子でな
ければならないという制約がある。それ故、Ｒ３Ｘ Ｒ
ツリーは、第２５図のマルチプレクサ）８２ないし１８
５に対応する付加的なマルチプレクサ３３３ないし３３
６と、第２５図のエンコーダ１８６、＋８７及び＋８９
に対応するエンコーダ３３７．３３８及び３３９と、第
２５図のマルチプレクサ１９０及び１９１に対応するマ
ルチプレクサ３４０及び３４１とを有している。第２図
のマルチプレクサ３３５は、その選択入力が命令バッフ
ァのバイト■とバイト２とに対するレジスタ又は短いリ
テラル有効信号の間を仲裁するように配線されている。 デコードされている指定子の数Ｎがシフトカウント論理
ツリーからマルチプレクサ１２４．１２５及び】２６
（第１２図）によって選択されると、指定子に対するデ
ータの命令バッファ内の位置が既知となり、それ故、指
定子データをＧＰ、Ｓ Ｌ又はＴＲバスへ送信するよう
に選択することができる。コンプレックス指定子に対す
る指定子情報は、その位置が主たるケースによって与え
られるので、最も容易に決定される。しかしながら、Ｓ
Ｌ及びＴＲバスについては、デコードされている第２
及び第３指定子に関連したレジスタ又は短いリテラル指
定子データを決定することが所望される。もちろん、第
１指定子に対するレジスタ又は短いリテラルデータは命
令バッファのバイトｌで見つけられる。 命令バッファにおけるバイトのレジスタ又は短いリテラ
ルデータのフォーマットは第５図に示したが、デコード
されている第２又は第３指定子に関連したレジスタ又は
短いリテラルデータを得るために使用される種々の信号
を決めるために第５３図に再び示されている。レジスタ
又は短いリテラル指定子（１丈ＳＩ、ＤＡＴＡ ［ｉコ
）に関するデータは、例えば、８ビツトより成る。ＲＳ
Ｉ、ＤＡＴＡの最−Ｌ位ビットは、命令バッファにお
けるバイト１が有効なレジスタ指定子であることを指示
し、換言すれば、それがＲｒ−：Ｇ ＶＡＬＩＤ［ｉ
］倍信号あるということを仮定する。又、Ｒ３Ｌ、 １
．） Ａ Ｔ Ａの第２の最上位ビットは、バイｔ□
ｉがＴＴ効な短いリテラル指定子−であることを指示し
、換言すれば、それがＳＬ ＶＡＬＩＤ［ｉ］倍信号
あるものと仮定する。次の２つの最上位ビットは、バイ
トにおける短いリテラルデータの２つの最上位ビットで
ある。最下位の４ビツトは、短いリテラルデータ又はレ
ジスタアドレス（ＲＥＧＮ［１］）の残りより成る。 第５４図は、デコードされている第２指定子におけるレ
ジスタデータ又は短いリテラルデータを選択する出力選
択論理回路（第１２図の１２８）の回路図である。第２
１図に説明をいったん戻すと、ＣＡ Ｓ Ｅ、、におい
て、レジスタ又は短いリテラルデータは命令バッファの
バイト２にあり、ＣＡＳＥ、において、レジスタ又は短
いリテラルデータはレベル２ＩＡにあり、ＣＡ Ｓ Ｅ
、、において、レジスタ又は短いリテラルデータはバイ
ト２にあり、そしてＣＡ Ｓ Ｅ、、において、レジス
タ又は短いリテラルデータはレベルＩＡにある。第５４
図に戻ると、マルチプレクサ３５１は特定のケースを選
択し、ＣＡＳＦ’、、、及びＣΔｓｔ＝：、、ニおイで
、命令バッファのバイト２からレジスタ又は短いリテラ
ルデータを得る。 ＣＡ Ｓ Ｅ、、において、別のマルチプレクサ３５２
は、第１指定子が絶対又は即時モードを有するコンプレ
ックス指定子であるかどうかを判断すると共に、第２指
定子がコンプレックス指定ｐであるかどうかも判断する
。命令バッファのバイトｌがインデックスレジスタを指
定しない場合には、一対のゲート３５３，３５４がマル
チプレクサ３５２に選択入力を与え、ゼロの値を有する
データを選択して、第２指定ｆが有効なレジスタでも短
いリテラル指定子でもあり得ないことを指示する。 さもなくば、命令バッファのバイト１がインデックスレ
ジスタを指定する場合、バイト２にそのベースを有する
コンプレックス指定子のモードが即時モードであるか絶
対モードであるかに基づいて３つの場所の１つにレジス
タ又は短いリテラルデータが得られる。即時モードでも
絶対モードでもばい場合には、レジスタ又は短いリテラ
ルデータが２１Ａレベルにおいて得られる。コンプレッ
クス指定子が絶対モードを有する場合には、レジスタ又
は短いリテラルデータが命令バッファのバイト７から得
られる。さもなくば、コンプレックス指定子が即時モー
ドを有するときには、コンプレックス指定子のデータ形
式に基づいてマルチプレクサ３５５により選択された位
置にレジスタ又は短いリテラルデータが得られる。 ＣＡＳＥ、、の場合、マルチプレクサ３５６及び３５７
によって同様にレジスタ又は短いリテラルデータが得ら
れるが、ＣＡ Ｓ Ｅ、、においては、第１指定子が、
当然、命令バッファのバイトｌにそのベースを有するコ
ンプレックス指定子となる。 第５５図には、命令バッファからのレジスタデータを得
るためのフォーマットが示されている。 レジスタデータは、デコードされている第３指定子に関
するレジスタデータを得るために第５６図の論理回路に
よって使用される。マルチプレクサ３６］は、主たるケ
ースに基づいてデータを選択する。第２レベルのマルチ
プレクサ３６２ないし３６４及び一対のゲート３６５及
び３６６は、マルチプレクサ３５２及び３５６とゲート
３５３及び３５４ （第５４図）と同様に作動する。第
３レベルのマルチプレクサ３６７．３６８．３６９．３
７０は、第３指定子に対するレジスタデータが即時又は
絶対アドレスモードを有するコンプレックス指定子に続
くときに第２又は第１指定子のデータ形式に基づいてレ
ジスタデータを選択する。 第５７図には、Ｔ Ｒバスを経て送られる第１ソース指
定子に関連した出力及び選択論理回路（第１２図の１２
８）が示されている。第１ソース指定子に関連した有効
データフラグ（ＶＤＩ”）を得るために、マルチプレク
サ３８１はデコードされる指定子の数Ｎによって制御さ
れて、全く指定子がデコードされない場合にフラグをク
リアすると共に、２つ又は３つの指定子がデコードされ
る場合にフラグをセットする。１つの指定子しかデコー
ドされない場合には、それがソース指定子ではなくて行
き先であることが考えられ、ゲート３８２は、第１指定
子が分岐バイト、分岐ワード、書き込み又はインプライ
ド書き込みのアクセス形式を有する場合に有効データフ
ラグをクリアする。 第１ソースオペランドに対するレジスタフラグ（ＲＦＣ
）は、少なくとも１つの指定子がデコードされ、分岐変
位又はインプライドオペランドに対して１つの指定子が
要求されなかったことがゲート３８４によって検出され
、そして命令バッファのバイト１が有効レジスタ指定子
を表わし且つ命令内読み取り競合が検出されなかったこ
とがゲート３８５によって決定された場合に、ゲート３
８３によってセットされる。特定のゲート３８４は、バ
イトｌが分岐変位であるかどうか又は１つのインプライ
ド指定子が要求される場合に次のＯＰコードを表わすか
どうかを判断する。命令バッファのバイト１が、行き先
指定子ではない有効レジスタをおそらく表わさない場合
には、ゲート３８６は、命令内読み取り競合の場合にレ
ジスタ指定子が汎用ユニットによって処理されるよう確
保する信９ （ＴＲＣＲＥＧ）を発生する。このＩＲＣ
ＲＥＧ信号は、以下で更に述べる第６１図の回路へ送ら
れる。有効データフラグ、レジスタフラグ及びレジスタ
数は、ＴＲバスの部分３９Ｏを経て転送ユニット（第６
図の３０）へ送られた後にラッチ又はレジスタ３８７に
ラッチされる。 第５８図には、ＴＲバスを経て送られる第２ソースオペ
ランドに対する有効論理回路が示されている。第２ソー
スオペランドの有効データフラグは、実際にデコードさ
れる指定その数Ｎで制御されるマルチプレクサ３９］に
よって選択される。 有効データフラグは、０又は１つの指定子が実際にデコ
ードされた場合にクリアされそして３つの指定子がデコ
ードされた場合にセットされる。２つの指定子がデコー
ドされる場合には、第２指定子が行き先オペランドを指
定しそしてこの場合は有効データフラグがクリアされる
。第２指定子は、第１指定子がＡＳＲＣのアクセス形式
を有しそして第２指定子がＷＲＩ ＴＥのアクセス形式
をもたないことがゲート３９２によって検出され、第１
指定子がＶ ［≧Ｅ Ａ ＋）のアクセス形式を有しそ
して第２指定子がＲＩＥ Ａ Ｉ）のアクセス形式を有
することがゲート３９３によって検出され、或いは第１
指定子がＲＩＥ Ａ Ｄのアクセス形式を有しそして第
２指定子がＷＲＩＴＥ、ＩＭＰ ＷＲＩＴＥのアクセ
ス形式ももたないし書き込み分岐変位でもないことがゲ
ート３９４．３９５及び３９６によって検出された場合
には、行き先指定子ではない。 第２ソースオペランドのレジスタフラグは、少なくとも
２つの指定子がデコードされ、第２指定子が分岐変位で
もインプライド変位でもないことがゲート３９７によっ
て検出され、そして第２指定子が有効レジスタ指定子を
表わすことがゲート３９８によって決定されたときにセ
ットされる。 第２指定子に対する有効データフラグ、レジスタフラグ
及びレジスタアドレスは、ＴＲバスの部分４００を経て
送られてラッチ３９９に受け取られ、次のサイクル中に
送信ユニット（第６図の３０）に使用される。 第５９図には、行き先オペランドを選択するための有効
化／マルチブレクス論理回路が示されている。行き先オ
ペランドは、第１、第２又は第３指定子によって指定す
ることができる。行き先指定子の位置は、デコードされ
る指定子の数によって主として決定され、それ故、行き
先オペランドに対する有効データフラグ、レジスタフラ
グ及びレジスタアドレスは、現在サイクル中に実際にデ
コードされる指定子の数Ｎによって制御される各マルチ
プレクサ４０１．４０２及び４０３によって選択される
。現在サイクル中に指定子がデコードされない場合には
、もちろん、行き先オペランドが使用できず、有効デー
タフラグがクリアされる。１つの指定子がデコードされ
る場合には、それが行き先指定子であり、そして有効デ
ータフラグは、現在サイクル中にデコードされる第１指
定子のアクセス形式がＭＯＤＹＦＹ、ＷＲＩ ＴＥ、Ｉ
ＭＰ ＷｆｌＴＥ又はＶ ＭＯＤＩＦＹのいずれか
であることがゲート４０４によって検出された場合にセ
ットされる。２つの指定子がデコードされる場合には、
デコードされている第２指定子のアクセス形式がＶ
ＭＯＤＩＦＹ、ＷＲＩＴＥ、ＭＯＤＩＦＹ、ＩＭＰ
Ｖｔ／Ｒ１１”Ｅであるか又はデコードされている第１
指定子がＷＲＩＴＥ、ＭＯＤＩＦＹ又はＶ ＭＯＤＩ
ＦＹのアクセス形式をもっことがゲート４０５によって
検出されたときに、第２指定子が有効行き先オペランド
を指定する。３つの指定子がデコードされる場合には、
第３指定子は、ゲート４０５によって検出されるこれら
の同じ状態に対して行き先オペランドとなり、更に、こ
れは、第３指定子が分岐変位でないことがゲート４０６
及び４０７により検出された場合に限る。 １つの指定子しかデコードされない場合には、命令バッ
ファのバイトｌが有効レジスタ指定子で且つ第１指定子
のアクセス形式がＭＯＤ ｒ ＦＹ、Ｖ ＭＯＤＩＦ
Ｙ又ｊｉＷＲＩＴＥであることＭゲート４０８及び４０
９により検出された場合に、その指定子が有効レジスタ
行き先を指定する。２つの指定子がデコードされる場合
には、ゲート４０９がアクティブであるか或いは第２指
定子が行き先オペランドを指定する有効レジスタ指定子
であることがゲート４１０，４１１及び４１２によって
検出された場合に、レジスタフラグがセットされる。３
つの指定子がデコードされる場合には、ゲート４１１が
アクティブであるか或いは第３指定子が有効レジスタ指
定子であることがゲート４１３によって決定された場合
に、レジスタフラグがセットされる。 １つの指定子がデコードされる場合には、任意のレジス
タ数が命令バッファのバイト１から得られる。２つの指
定子がデコードされる場合には、その第１が有効レジス
タ行き先指定子であることがゲート４０９によって検出
された場合、レジスタ数が依然として命令バッファのバ
イトＩから得られ、さもなくば、それはマルチプレクサ
４】４により選択された第２指定子のレジスタ数となる
。 同様に、３つの指定子がデコードされる場合、もし第２
指定子が有効レジスタ行き先指定子であれば、行き先オ
ペランドに対するレジスタ数は第２指定子のレジスタ数
であり、さもなくば、マルチプレクサ４１５により選択
された第３指定子のレジスタ数である。 行き先オペランドに対する有効データフラグ、レジスタ
フラグ及びレジスタ数はＴＲバスの部分４２０を経て送
られ、そして次のサイクル中に転送ユニット（第６図の
３０）により使用するためにラッチもしくはレジスタ４
１６に受け入れられる。 第６０図は、ＥＸバス４３０を経ての短いリテラル情報
の転送に関連した有効化論理回路の回路図である。短い
リテラルに対する有効データフラグは、命令デコーダの
バイトｌ及び第２指定子に対する短いリテラルの有効信
号と共にデコードされた指定子の数を組み合わせること
によって得られる。特に、命令デコーダのバイトｌが有
効な短いリテラル指定子である場合には、Ｎが少なくと
も２であることがゲート４２１により決定された場合に
、有効データフラグがセットされる。命令バッファのバ
イトｌが有効な短いリテラル指定子であるがＮ＝１であ
る場合には、分岐変位もインプライド指定子も要求され
ないことがゲート３８４及びゲート４２２によって決定
されたときだけ、有効データフラグがセットされる。更
に、Ｎが２又は３であり、第２指定子が有効な短いリテ
ラルであり、そして第２指定子が分岐変位でもインプラ
イド指定子でもないことがゲート３９７及びゲート４２
３によって検出されれば、有効データフラグがセットさ
れる。ゲート４２１．４２２及び４２３の出力は、オア
ゲート４２４において合成されて、有効データフラグが
与えられる。 命令バッファのバイト１が有効な短いリテラルである場
合には、この短いリテラルデータがバイトｌから得られ
、さもなくば、マルチプレクサ４２５によって選択され
た第２指定子に対する短いリテラルデータから得られる
。短いリテラルに対する指定子数は、短いリテラル指定
子が現在サイクルにおいてデコードされた第１指定子で
ある場合には既に計算もしくはデコードされた指定子の
数であるか、或いは短いリテラルが現在サイクルにおい
てデコードされた第２指定子である場合はそれより１だ
け大きなものとなる。この計算は、３ビツト２進加算器
４２６及びインバータ４２７によって行なわれる。短い
リテラルオペランドに対する有効なデータフラグ、短い
リテラルデータ及び指定子数は、ＥＸバス４３０を経て
送られ、次のサイクル中にＥＸユニットにより使用する
ためにラッチ又はレジスタ４２８にラッチされる。 第６１図には、ＣＰババス経てオペランドデータを送信
するための有効化／選択論理回路が示されている。要求
論理回路（第１２図の１１４）からの要求信号は１分岐
変位又はインプライド指定子がＧＰＸバス４７０出され
たかどうかを判断する。分岐変位は、１つの指定子がデ
コードされモしてＲＩＢＢ又はＲＩ ＢＷツリーが選択
され、２つの指定子がデコードされそしてＲ２ＢＢ又は
Ｒ２ＢＷツリーが選択され、或いは３つの指定子がデコ
ードされそしてＲ３ＢＢ又はＲ３ＢＷツリーが選択され
たことがゲート４３１又は４３７によって決定された場
合に、ＣＰババス出される。 ＧＰＸバス４７０経て送信が行なわれた後に、ラッチ又
はレジスタ４３８がゲート４３７からの分岐変位信号と
、第５７図からのＩＲＣＲＥＧ信号とをラッチし、オペ
ランド処理ユニット（第６図の２１）へ特殊な制御信号
を発生する。分岐変位の場合には、オペランド処理ユニ
ットは、シフトされている次のＯＰコードのアドレスに
対する分岐変位を命令バッファのバイ８０位置に加え、
分岐命令に対するターゲットアドレスを得る。ＩＲＣＲ
ＥＧ制御信号に応答して、オペランド処理ユニットは、
ＣＰババス７０を経て送られたベースによって指定され
たレジスタの数を得る。 インプライド指定子は、Ｒ１１ツリーが選択されそして
１つの指定子がデコードされるか、或いはＲ２Ｉツリー
が選択されそして２つの指定子がデコードされることが
ゲート４３９．４４０及び４４１によって決定されたと
きに、ＧＰＸバス４７０経て送られる。 マルチプレクサ４４２は、分岐、インプライド又は拡張
即時オペランドがデコードされないと仮定すれば、コン
プレックス指定子をデコードできるかどうか判断する。 マルチプレクサ４４２は、４つの主たるケースと、命令
バッファのバイトｌがインデックスレジスタを指定する
か又はバイト２がそれを指定するかを考慮する。ゲート
４４３及び４４４は、考えられるコンプレックス信号が
ＣＡＳＥ、、又はＣＡＳＥ、、について第１又は第２指
定子であるか或いは第３＃Ｉ定子であるかを検出するた
めにインデックス信号と各ケースとを組み合わせる。Ｃ
ＡＳＥ、、又はＣＡＳＥ、、Ｉに対し、デコードされる
指定子の数は、コンプレックス指定子をデコードするた
めにはｌに等しいか又はそれ以上でなければならない。 オアゲート４４５は、Ｎが１に等しいか又はそれより大
きいかどうかを判断する。ＣＡＳＥ、、又はＣＡＳＥ、
、Ｉの場合、Ｎが２に等しいか又はそれより大きければ
、コンプレックス指定子をおそらくデコードすることが
できる。ＣＡＳＥ、、においては、Ｎが３に等しいこと
がアンドゲート４４６によって検出された場合に、コン
プレックス指定子をおそらくデコードすることができる
。ＣＡＳＥ−（インデックスレジスタなし）については
、命令バッファのバイト３がレジスタ指定子を指示しな
いことがゲート４４７によって検出されるので、コンプ
レックス指定子がデコードされる。 命令バッファのバイトｌがインデックスレジスタを指示
し、命令バッファのバイト２がインデックスレジスタを
指示し、そしてＣＡＳＥ、又はＣＡＳＥ、、が存在しな
いか或いはＣＡＳＥ、、が存在することがゲート４４８
．４４９及び４５０によって検出された場合に、おそら
くインデックスレジスタが指定される。 ＧＰババス対する有効データフラグは、Ｔ ＲＣＲＥＧ
信号がアサートされるか、インプライド指定子がデコー
ドされるか、分岐変位がデコードされるか、拡張即時デ
ータがデコードされるか、或いはコンプレックス指定子
をデコードできることがオアゲート４５１により決定さ
れたときに、セットされる。ＧＰババス対するインデッ
クスレジスタフラグは、コンプレックス指定子をデコー
ドすることができ、インデックス指定子を／ｉ）ること
ができ、そして分岐変位もインプライド指定子も拡張即
時データもデコードされないことがゲート４５２及び４
５３によって検出される限り、セットされる。 インプライド指定子がデコードされるときには、７Ｅ（
１６進）又は８Ｅ（１６進）の値がモード及びベース情
報としてＣＰババス経て送られる。この目的で、マルチ
プレクサ４５４が設けられており、これは、インプライ
ド指定子が要求され且つ要求されたインプライド指定子
のアクセス形式がＩＭＰ ＷＲＩＴＥであるときは７
Ｅを選択し、そしてインプライド指定子が要求され且つ
その指定子のアクセス形式がＩＭＰ ＷＲＩＴＥでな
いときには８Ｅを選択する。要求された指定子のアクセ
ス形式はマルチプレクサ４５５によって選択され、オア
ゲート４５６はインプライド指定子が要求されたかどう
か判断する。 インプライド指定子の場合を除き、ＣＰババス指定子情
報はマルチプレクサ４５７から得られ、このマルチプレ
クサは、本質的にシフタとして働いて、インデックス、
モード及びベースと、命令バッファの連続バイト位置に
おける変位とを得る。 マルチプレクサ４５７は、命令バッファとＣＰババス７
０との間の５つの考えられるオフセットの選択された１
つを供給する。分岐命令として１つの指定子が要求され
たときには、変位のバイト０が命令バッファのバイトｌ
から得られる。分岐命令として２つの指定子が要求され
るときには、変位のバイトＯが命令バッファのバイト２
から得られる。分岐命令として３つの指定子が要求され
るときには、変位のバイト０が命令バッファのバイト３
から得られる。命令内読み取り競合が検出されそしてレ
ジスタがＧＰババス７０を経て送られるときには、変位
のバイト０が命令バッファのバイト２と整列される。Ｃ
Ａ Ｓ Ｅ、、においては、変位のバイトＯが命令バッ
ファのバイト２と整列される。ＣＡＳＥ、、においては
、変位のバイトＯが命令バッファのバイト３と整列され
る。ＣＡＳＥｏ、においては、変位のバイトＯが命令バ
ッファのバイト４と整列される。最終的に、ＣＡＳＥ、
、においては、変位のバイトＯが命令バッファのバイト
５と整列される。 マルチプレクサ４５７のシフト動作は、入力Ｓｍによっ
て便利に制御され、この入力は、変位のバイト０を、−
１バイト位置のシフトによって命令バッファのバイトｌ
と整列し、さもなくば、入力Ｓ、及びＳ、により選択さ
れたバイト位置の数だけ他の方向にシフトする。入力Ｓ
ｍは、１つの指定子が要求されてそれが分岐変位である
ときにアサートされる。それ故、シフトすべきバイト位
置の数は、排他的オアゲート４５８及びノアゲート４５
９．４６０により主たるケースから容易に決定すること
ができる。分岐変位に対する命令内読み取り競合又は要
求は、ＣＡＳＥ、、の場合と同じ吸うのシフトすべきバ
イト位置を選択する。オアゲート４６１は、分岐変位が
要求されたかどうかを判断する。最終的に、オアゲート
４６３は、分岐命令として３つの指定子が要求されたか
どうかを判断する。 ＧＰババスおけるコンプレックス指定子の指定子数は、
主たるケースと、命令バッファのバイトｌ又はバイト２
がインデックスレジスタを指示するかどうかによって決
定される。これは、現在デコードされている３つまでの
指定子のうちのどれがコンプレックス指定子であるかを
判断することにより行なわれる。Ｘｌ及びＸ、は、コン
プレックス指定子が現在デコードされている第１、第２
又は第３指定子であるかどうかを指示する。Ｘは、ゲー
ト４４４及びゲート４４９の出力を合成するオアゲート
４６２によって決定される。Ｘ。 は、ゲート４６４．４６５及び４６６によって決定され
る。Ｘ、 Ｘ、により指定された２ビツトの２進数が加
算器４６７において完成した指定子の数に加えられ、デ
コードされているコンプレックス指定子に対する指定子
数が決定される。有効データフラグ、インデックスレジ
スタフラグ、インデックス、モード、ベース、変位及び
指定子数は、ＣＰババス７０を経て送られ、システムク
ロックの次のサイクル中に汎用ユニット（第６図の３２
）によって使用するようにラッチもしくはレジスタ４６
８にラッチされる。 第６図は、第１１図のデコード手順のステップ５１ない
し５７及び６４．６５を実行する第１２図に示された拡
張即時検出器１１Ｏの回路図である。 拡張即時モードを有するコンプレックス指定子を検出す
るために、マルチプレクサ４８１は、主たるケースに対
するベース位置の即時モード信号を選択することにより
、命令バッファの第１のコンプレックス指定子が即時モ
ードを有するかどうかを判断する。コンプレックス指定
子に対するデータ形式のビットｌがセットされたときに
は即時モードが拡張即時である。コンプレックス指定子
に対するデータ形式は、マルチプレクサ４８２によって
選択され、主たるケースに応答し、命令バッファのバイ
トｌ及びバイト２がインデックスレジスタを指示するか
どうかによってゲート４８３及び４８４により制御され
る。ゲート４８５は。 命令バッファに見られる第１のコンプレックス指定子が
拡張モードを有するときに信号をアサートするようにマ
ルチプレクサ４８１及び４８２の出力を合成する。更に
、ゲート４８５は、命令バッファの拡張即時データに応
答しないようにＸ８Ｆ信号によって禁止される。 デコードされるべき次の３つの指定子の１つ以上がたと
え拡張即時モードを有しているとしても、現在サイクル
中にデコードされないことが考えられる。これは、現在
サイクル中にデコードされる指定子の数Ｎと、主たるケ
ースに基づくコンプレックス指定子の指定子位置と、命
令バッファのバイト１又はバイト２がインデックスレジ
スタを指定するかどうかとによって決まる。これらの状
態は、ゲート４８６ないし４９１によって分析される。 ゲート４９１の出力が、拡張即時モードを有するコンプ
レックス指定子が現在サイクル中にデコードされている
ことをアサートするときには、第１Ｉ図のステップ６４
及び６５に対応し、コンプレックス指定子のデータ形式
に基づくロングワードカウントが２進カウンタ４９２に
ロードされる。このロングワードカウントは、データ形
式がオクタワードの場合には３にセットされ、さもなく
ば、グオドワードの場合はｌにセットされる。 オクタワードデータ形式は、ゲート４８３及び４８４に
より制御されるマルチプレクサ４９３によって検出され
る。ゲート４９４は、２進カウンタ４９２がＯ以外の値
を有するときにＸ８Ｆ信号をアサートする。これが生じ
るときには、命令バッファのバイト４に対する有効デー
タフラグが次のことを指示する限り、即ち拡張即時デー
タが有効であり、汎用ユニットがストールされずそして
デコーダがストールされないことを指示する限り、２進
カウンタ４９２が減少される。これらの状態はゲート４
９５及び４９６によって検出される。 ＲＸ８Ｆシフトカウントは、２進カウンタ４９２が減少
されるときには４であり、さもなくば、０である。Ｎに
対するＲ Ｘ ８ Ｆの値は常に０である。 拡張即時検出器１１０は、即時モードが最初に検出され
ないとき、２進カウンタが２以上の値をもたないとき、
そして２進カウンタが１の値をもたないか又は２進カウ
ンタが減少されるとき、［シフトＯＰＪ信号をイネーブ
ルする。換言すれば、オペレーションコードのシフト動
作がディスエイプルされるのは、拡張即時モードが検出
されたときに始まって、ロングワードカウントが１で且
っ２進カウンタが０に減少されるまでである。これらの
状態は、ゲート４９７及び４９８によって検出される。 第６３図は、自動増加又は自動減少モードを検出するた
めのデコーダの回路図である。自動減少モードは、レジ
スタモードフィールド（第５図）が７の値を有すること
がゲート５０１によって検出されたときに生じる。自動
増加モードは、レジスタモードフィールドが８又は９の
値を有することがゲート５０２によって検出されたとき
に生じる。ゲート５０１及び５０２の出力は、オアゲー
ト５０３において合成され、自動増加又は自動減少モー
ドを示す信号が発生される。 デコーダが自動増加又は自動減少モードを検出して命令
内読み取り競合を検出することが重要である。命令デコ
ーダ２０はレジスタ指定子と自動増加又は自動減少指定
子とを同時にデコードできるので、レジスタ指定子及び
自動増加又は自動減少指定子が同じレジスタを参照する
おそれが生じる。それ故、レジスタ指定子の値は、参照
されたレジスタの初期値でなければならないか自動増加
又は自動減少による変更後の値でなければならないかの
区別をすることが重要である。■サイクル当たり１つの
指定子をデコードするデコーダにおいては、このような
おそれが生じない。というのは、レジスタ指定子は、そ
れが自動増加又は自動減少指定子の前にデコードされる
場合には初期値を参照し、そして自動増加又は自動減少
指定子の後に生じる場合には変更された値を参照するか
らである。 上記した命令デコーダ２０については、レジスタ指定子
がデコードされるときにＴＲバスを経てレジスタ数を通
し、そしてレジスタ指定子の実際の値が実行ユニットに
よって得られる前にＧＰユニットにおいて自動増加又は
自動減少指定子を予め処理することが所望される。それ
故、上記したデコーダがレジスタ指定子と自動増加又は
自動減少指定子（どちらも同じレジスタを参照する）を
同時にデコードするときには、実行ユニットが、当然、
参照されたレジスタの変更された値をレジスタ指定子と
して使用する。しかしながら、この当然の動作モードは
、命令のオペレーションコードに続いて指定子シーケン
スにおいて自動増加又は自動減少指定子の前にレジスタ
指定子が生じたときには無効の結果をもたらす。命令デ
コーダ２０については、このおそらく正しくない結果は
、「命令内読み取り競合」と称する特殊なケースとして
これを処理することにより回避される。換言すれば、自
動増加又は自動減少指定子が同じ命令に対する指定子シ
ーケンス内の手前のレジスタ指定子によって参照された
ペースレジスタを指定するときに命令内読み取り競合が
生じるといえる。 レジスタ指定子は、指定子のレジスタアドレスフィール
ド（第５図参照）により指定されたレジスタを少なくと
も参照する。レジスタ指定子がクオドワードデータ形式
を有する場合、レジスタ指定子は、更に、レジスタ指定
子のレジスタアドレスフィールドに示されたレジスタ数
（ｎ）に１を加えたレジスタ数もしくはアドレスを有す
るしジスタを参照する。オクタワードデータ形式を有す
るレジスタ指定子は、レジスタ数ｎ、ｎ＋ｌ、ｎ＋２及
びｎ＋３を有するレジスタを参照する。 命令デコーダ２０は、命令内読み取り競合を検出する２
つの異なった方法を使用するのが好ましい。その第１の
方法は、デコードされている現在命令に対する手前のデ
コードサイクル中にソースレジスタ指定子によって参照
されたレジスタを識別する［読み取りレジスタマスクＪ
を発生することである。第２の方法は、各々のデータ形
式の組合せに対して命令内読み取り競合が生じるかどう
かを示すｒｌＲｃマスク」を発生することである。この
第２の方法は、同じサイクル中に同時にデコードされて
いるレジスタ指定子と自動増加又は自動減少指定子との
間の命令内読み取り競合を判断するのに使用される。 命令内読み取り競合を検出するための読み取りレジスタ
マスクの使用が第６４図に示されている。同じ命令内に
含まれたソースレジスタ指定子とその後に生じる自動増
加又は自動減少指定子との間に競合があるかどうかを判
断するために、ＣＰＵ内の１６個の汎用レジスタの各々
に対し各ビット位置を有する読み取りレジスタマスクが
発生される。マルチプレクサ５１１は、コンプレックス
指定子のペースレジスタ数に対応する読み取りレジスタ
マスクのビット位置を選択する。読み取りレジスタマス
クの選択されたビットは、第６３図に示されたオート信
号と、ペース有効化信号とによって更に定質化され、こ
れらの信号はゲート５１２において合成され、マルチプ
レクサ５１１がイネーブルされる。それ故、マルチプレ
クサ５１１の出力は、命令内読み取り競合の存在を指示
する信号ＩＲＣ″ を発生する。 読み取りレジスタマスクを発生するために、ソースレジ
スタ数ｎがデコーダ５１３へ送られ、これは、読み取り
レジスタ数に対応する位置において読み取りレジスタマ
スクのビットをセットさせる。他のビット位置のビット
は、ソースレジスタ指定子のデータ形式に基づいてセッ
トすることが必要である。これらの位置は、加算回路５
１・１により決定されたｎ＋１．ｎ＋２及びｎ＋３であ
る。これらのビットは、各デコーダ５１５，５１６及び
５１７によりこれらの他のビット位置に選択的にセット
される。各々のデコーダは、各々のマスクを発生し、そ
してこれらのマスクは、−膜面に５１８で示された１組
の１６８の４人力オアゲートによって論理オアされ、読
み取りレジスタマスクが形成される。 読み取りレジスタマスクのビットは、オクタワードデー
タ形式についてのみｎ＋２及びｎ＋３ビツト位置におい
てセットされるので、オクタワードデータ形式は、デコ
ーダ５１６及び５１７にイネーブル信号を供給するゲー
ト５１９によってデコードされる。同様に、デコーダ５
１５は、オクタワード及びクオドワードデータ形式につ
いてオアゲート５２０によってイネーブルされる。ゲー
ト５２１は、ソースレジスタ数に関連した有効データフ
ラグ及びレジスタフラグを定質化する。 又、これらのフラグは、オクタワードデータ形式を検出
するゲート５１９をイネーブルする。 第６４図に示すように、読み取りレジスタマスクは、ソ
ースレジスタ指定子がデコードされるサイクルに続くサ
イクル中にペースレジスタ数が生じたときに命令内読み
取り競合を検出するために便利に使用される。ソースレ
ジスタ指定子と同じサイクル中にペースレジスタがデコ
ードされる場合には、第６４図の回路は、ソースデータ
形式がデコード論理回路（第１２図の１０５）からＩｉ
）られるときから、命令内読み取り競合がマルチプレク
サ５１１によって検出されるときまでに著しい遅延を有
する。 第６５図には、命令内読み取り競合検出回路が示されて
おり、これは、データ形式が得られるときと命令内読み
取り競合が検出されるときとの間の遅延をなくすために
ソースレジスタ指定子のデータ形式によって制御される
マルチプレクサ５３１を有している。このマルチプレク
サ５３１は、データ形式がａングワードを指示するかク
オドヮードを指示するか又はオクタワードを指示するか
に対応するＩＲＣマスクの各ビット位置を選択する。 ＩＲＣマスクを発生するために、比較器５３２はソース
レジスタ数をペースレジスタ数と比較し、データ形式が
ロングワードを指示する場合に競合が考えられるかどう
か判断する。ゲート５３３は、比較器５３２の出力がペ
ースレジスタに対する自動モード信号及びソース指定ｐ
に対するレジスタフラグによって定性化されるようにす
る。 考えられるクオドワード及びオクタワードデータ形式に
対するＩＲＣマスクビットを決定するために、ソースレ
ジスタ数ｎは加算器５３４へ送られ、これは、ｒ）＋
１、［１＋２及びｎ＋３の値を各比較器５３５．５３６
及び５３７へ供給する。 比較器５３２及び５３５のいずれかによって一致が指示
されたことがオアゲート５３８により検出されると、ク
オドワードデータ形式についておそらく競合が生じる。 比較器５３２．５３５．５３６又は５３７のいずれかに
よって一致が指示されたことがオアゲート５３９によっ
て検出されると、オクタワードデータ形式についておそ
らく競合が生じる。ゲート５３８．５３９の出力は、レ
ジスタフラグ及びＡ Ｕ Ｔ Ｏ信号のゲート５４０及
び５４１によって定性化される。 第６６図には、現在サイクル中に同時にデコードされる
２つまでのソースレジスタ指定子とのレジスタ内競合を
検出するための９ビツトＩＲＣマスクと、現在命令に対
する手前のサイクル中にデコードされるソース指定子の
数とを発生する回路が示されている。第６６図のこの回
路は、読み取りレジスタマスク発生器と、第６４図に示
された回路と同様の複合ＩＲＣ検出器とを備えており、
この検出器は、現在サイクル中にデコードされるコンプ
レックス指定子と、同じ命令に対して手前のサイクル中
にデコードされたソース及びインデックスレジスタ指定
子の数との間で現在サイクル中に命令内読み取り競合を
検出するものである。 読み取りレジスタマスクを発生するために、第１ソース
レジスタ数のラッチされた値と、有効データフラグと、
レジスタフラグと、手ＯツＩのデコードサイクルに対す
る第１指定子データ形式とが読み取りレジスタマスク発
生器５５１へ送られる。 同様に、第２ソースレジスタ数のラッチされた値と、有
効データフラグと、レジスタフラグと、手ｉ？１のデコ
ードサイクル中に決定された第２指定子に対するデータ
形式とが読み取りレジスタマスク発生器５５２に送られ
る。−膜面に５５５で示された１組の１６個の３人力オ
アゲートは、２つのソースレジスタ数について発生され
た読み取りレジスタマスクを、ラッチ又はレジスタ５５
４からの既に発生された読み取りレジスタマスクと合成
し、現在デコードサイクルに対する読み取りレジスタマ
スクを得る。この読み取りレジスタマスクは、ゲート５
５６において［新たなフォークＪ信号で定性化され、レ
ジスタ５５４にデータ入力が与えられる。それ故、レジ
スタ５５４は、現在命令に対する手前のデコードサイク
ル中の読み取りレジスタ情報を累積し、そしてゲート５
５６は、実際に、現在命令に対するデコードの終わりに
レジスタ５５４をクリアする。 現在サイクル中にデコードされる自動増加又は自動減少
モードのコンプレックス指定子と、同じ命令に対して手
前のサイクル中にデコードされたソース指定子との間に
競合があるかどうかを判断するために、ゲート５５６の
出力はマルチプレクサ５５７へ送られ、このマルチプレ
クサは、コンプレックス指定子に対するペースレジスタ
の数に対応する複合マスクから特定のビットを選択する
。このペースレジスタ数は、主たるケースによって制御
されるマルチプレクサ５５８により命令バッファのバイ
ト１．２．３又は４のレジスタドレスフィールドから選
択される。同様に、ペースレジスタ数に対する自動増加
又は自動減少モード信号は、主たるケースによって制御
されるマルチプレクサ５５９によって選択される。 マルチプレクサ５５７からの複合ＩＲＣは、その論理オ
アがとられて、９ビツトＩＲＣマスクの各位置が得られ
る。その他の点では、■ＲＣマスクは、現在サイクル中
に同時にデコードされる２つまでのソースレジスタ指定
子と、自動増加又は自動減少モードコンプレックス指定
子との間のあり得べき競合を指示する。第６５図に示す
加算器及び比較器は、５回重複されて、現在サイクル中
に同時にデコードできるソースレジスタ及びペースレジ
スタの各考えられる組合せに対し各比較器５６１ないし
５６４が形成される。これら比較器の各々は４つの出力
ビットを与える。 比較器５６１ないし５６３からの出力は、主たるケース
によって制御されるマルチプレクサ５６６によって選択
され、考えられるペースレジスタ及び第１の手前のレジ
スタ指定子に対する比較器信号が得られる。別のマルチ
プレクサ５６７は、考えられるペースレジスタと第２の
手前のレジスタ指定子との間の比較信号を与えるために
ＣＡＳＥ ［０］信号によって制御される。マルチプレ
クサ５６６によって選択された比較器信号は、ゲート５
６８において更に定性化され、これは、デコードされて
いる第１指定子がコンプレックス指定子であることがゲ
ート５６９によって検出されたとき及び第１指定子がレ
ジスタ指定子でないときに、比較器信号を禁止する。同
様に、ゲート５７Ｏは、第３指定子がコンプレックスで
あることがゲー）−５７１ないし５７３によって検出さ
れ、第２指定子がレジスタモードを有しそしてコンプレ
ックス指定子が自動増加又は自動減少モードを有すると
きに、第２指定子に対する比較器信号をイネーブルする
。 ゲート５６８及び５７０からの定性化された信号は、オ
アゲート５７４ないし５８４の第１及び第２レベルによ
って結合されて、９ビツトのＩＲＣマスクが形成される
。 第６７図には、第１２図に示されたＩＲＣ検出器２６の
回路図が示されている。ｉ ｒ＜ Ｃマスクは、第１組
のマルチプレクサ５９１．５９２及び５９３に受け取ら
れて、デコードされている第１指定子のデータ形式に対
応する３ビツトが選択される。第４マルチプレクサ５９
４は、デコードされている第２指定子のデータ形式によ
って制御され、ｒｒｑｃマスクの５〕ビツトのうちの特
定の１つを選択する。しかしながら、ＩＲＣマスクの選
択されたビットは、検出されたモードが実際に分岐変位
であることがあったり又はインプライド指定子が存在し
たりするために、命令内読み取り競合の存在を必ずしも
指示しない。これらの場合に、マルチプレクサ５９４の
出力は、ゲート５９５及び５９６によって禁止される。 又、ゲート５９６は、同じ命令に対する手前のデコード
サイクル中にレジスタ内競合が検出された場合に禁止さ
れる。 これは、命令のデコード中にＩＲＣが最初に検出される
ときにＩＲＣ検出器がオペランド処理ユニットに信号す
るように行なわれる。 更に、自動モードコンプレックス指定子は現在サイクル
中にデコードされないことがあるためにゲート５９６の
出力は命令内読み取り競合を信号しないことが考えられ
る。自動モード指定子が実際にデコードされるかどうか
は、現在サイクル中にデコードされる指定子の初期数Ｎ
′と、主たるケースと、命令バッファのバイト１又はバ
イト２がインデックスレジスタを指示するかどうかとに
よって決まる。これらの条件は、アンドゲート５９７な
いし６０１と、オアゲート６０２とによっで検出される
。又、オアゲート６０２は、手前のレジスタ指定子又は
インデックスレジスタ指示と競合するインプライド指定
子がデコードされるときにアサートされるインプライド
ＩＲＣ信号をうけとる。インプライド命令内読み取り競
合は、例えば、命令ｒ Ｐ Ｕ Ｓ ＨＬ Ｓ Ｐ
Ｊに対して生じる。というのは、このような命令は、ス
タックポインタの初期値を最初に得、次いで、スタック
ポインタを自動減少し、そしてスタックポインタの減少
された値によって与えられたアドレスにおいてスタック
にスタックポインタの初期値を押し込むものとして解釈
されねばならないからである。 それ故、第１の明確な指定子は、同じレジスタの次のイ
ンプライド自動減少に競合するソースレジスタ指定子で
ある。 ソースレジスタ指定子と、インプライド自動増加又は自
動減少指定子との間の命令内読み取り競合を検出するた
めに、命令バッファのバイト１のレジスタ数は、バイト
１のレジスタモードによってイネーブルされたデコーダ
６０３の選択入力を動作させる。添付資料Ｉに示された
インプライド指定子については、インプライド指定子は
、常に、レジスタ数１４を有するスタックポインタの自
動増加又は自動減少である。それ故、デコーダ回路１４
，１３．１２及び１１は、第６５図の比較器信号Ｐ［ｌ
コ、Ｐ ［２］ 、 Ｐ ［３］及びＰ［４］に対応す
る。オアゲート６０４及び６０５は、インプライドレジ
スタマスクのクオドワード及びオクタワードビットを与
える。インプライドＩＲＣマスクの適当なビットは、マ
ルチプレクサ６０６によって選択される。マルチプレク
サ６０６からの選択は、更に、Ｒ２１要求信号と、イン
プライド指定子がデコードされることを指示するＮ’
［１］とによって、ゲート６０７において定性化され
る。 又、現在デコードされているインプライド指定子は、同
じ命令に対する手前のデコードサイクル中にデコードさ
れたソースレジスタ指定子と競合することが考えられる
。このような競合は、１つのインプライド指定子が要求
され且つ１つの指定子がデコードされるときには第６６
図のゲート５５６から読み取りレジスタマスクのビット
１４を選択するゲート６０８によって検出され、そして
インプライド指定子を含む２つの指定子が要求され且つ
２つの指定子がデコードされるときにはゲート６０９に
よって検出される。ゲート６０７．６０８及び６０９に
よって検出される競合の種々の考えられるソースがオア
ゲート６１０によって組み合わされ、インプライド命令
内読み取り競合が検出される。 明示されたもしくは暗示された（インプライド）命令内
読み取り競合がゲート６０２によって信号されると、各
デコードサイクル中に１つの指定子のみをデコードする
ことにより命令がデコードされる。現在サイクル中には
１つの指定子のみがデコードされ、その命令に対してデ
コードされるべき指定子が残されている場合は、ラッチ
６１１がセットされて、命令が完全にデコードされるま
で斉次々のデコードサイクル中に１つの指定子しかデコ
ードされないことを信号する。命令に対するデコード動
作の終了は、第１２図からのｒａｉｌｓｐｅｃｓ ｃｏ
ｍｐｌｅｔｅｄ」信号によって指示される。更に、ラッ
チ６１１は、命令バッファが最初にロードされるとき又
はデコーダ欠陥があるときにはセットされない。これら
の場合に、ラッチ６１１のセット動作はゲート６１２に
よって禁止される。 ラッチ６１１がセットされると、ゲート６１３は、現在
サイクルに対するデコードの終了までそのラッチがセッ
トされたま）であるよう確保する。別のゲート６１４は
、ラッチ６１１の状態がデコーダ欠陥の場合に変化しな
いよう確保する。 ゲー１−６１２．６１３及び６１４の出力は、オアゲー
ト６１５で合成され、ラッチ６１１のデータ入力に送ら
れる。オアゲート６１６は、ラッチ６１１の出力をゲー
ト６０２からのＩＲＣＤＥ”ｌ”Ｅ ＣＴ Ｅ Ｄ信号
と合成し、第１２図のマルチプレクサ＋２６を動作する
ＩＲＣ信号を発生する。 第６８図は、命令デコーダ（第１図の２０）によって検
出された命令内読み取り競合に応答して命令ユニット内
の汎用レジスタ６５１及び実行ユニット内の対応する１
組の汎用レジスタ６５２を更新するための命令ユニット
１２及び実行ユニット１３内の回路を示す回路図である
。第６８図に示すように、命令ユニット１２と、実行ユ
ニット１３との間のデータ路は、ソースリスト２３と、
多数の待ち行列２３とを含む。これらの待ち行列２３は
、より詳細には、ちょうどデコードされた命令に対して
フォーク又はマイクロコード入力アドレスを受け取るフ
ォーク待ち行列６５３と、命令デコーダによってデコー
ドされたソースオペランドに対してレジスタ数又はソー
スリストポインタを受け取るソースポインタ待ち行列６
５５と、命令デコーダによってデコードされた行先きオ
ペランドのレジスタ数又はアドレスを受け取る行先きポ
インタ待ち行列６５６と、レジスタスコアボード待ち行
列６５７とを備えている。 レジスタスコアボード待ち行列６５７は、既に予め処理
されているがまだ実行されていない命令のレジスタソー
スオペランドと、現在命令の自動増加又は自動減少指定
子との命令内読み取り競合を検出する。又、レジスタス
コアボード待ち行列６５７は、既に予め処理されている
がまだ実行されていない命令のレジスタ行先きオペラン
ドと、現在命令のレジスタソースオペランドとの間の命
令的競合も検出する。命令内読み取り競合を検出するた
めに、レジスタスコアボード待ち行列は、「新たなフォ
ーク」信号がアサートされたときに、第６６図の１組の
ゲート５５５によって発生された複合レジスタ読み取り
マスクを受け取る。命令内書き込み競合を検出するため
に、レジスタスコアボード待ち行列は、マスク発生器が
行先きレジスタ情報に応答すること以外は複合レジスタ
読み取りマスクに対するのと同様に発生された複合レジ
スタ書き込みマスクを受け取る。更に、レジスタスコア
ボード待ち行列６５７は、待ち行列における全てのマス
クの論理オアを形成するための１組のオアゲートを備え
ていて、複合レジスタ読み取り及び書き込みマスクを形
成する。 複合レジスタ読み取りマスクは、自動増加又は自動減少
モードを有するコンプレックス指定子のベースレジスタ
数と比較され、命令内レジスタ読み取り競合が検出され
る。同様に、ソースレジスタ数は複合書き込みレジスタ
マスクと比較され、命令内書き込み競合が検出される。 いずれの場合にも、レジスタスコアボード待ち行列６５
７は、命令内レジスタ競合の存在を信号する。レジスタ
スコアボード待ち行列６５７の構造及び動作は、参考と
してここに取り上げる［デジタルコンピュータのための
データ依存性分析式多命令予備処理システム（Ｍｕｌ
ｔｉｐｌｅ Ｉｎ５ｔｒｕｃｔｉｏｎ Ｐｒｅ−Ｐｒｏ
ｃｅｓｓｉｎｇＳｙｓｔｅｍ Ｗｉｔ、ｈ Ｄａｔａ
Ｄｅｐｅｎｄｅｎｃｙ Ｒｅ５ｏｌｕｔｉｏｎ Ｆｏｒ
Ｄｉｇｉ ｔａｌ Ｃｏｍｐｕｔｅｒ） Ｊ と題する
前記ミューレイ氏等の米国特許出願に更に説明されてい
る。 命令ユニット１２及び実行ユニット１３は、２組の汎用
レジスタ６５１及び６５２を備えており、実行ユニット
によって指定子が必要とされる前に命令ユニットによっ
て指定子を評価できるようになっている。実行ユニット
が汎用レジスタを変更するときには、新たなデータが実
行ユニットの汎用レジスタ６５２と、命令ユニットの汎
用レジスタ６５１との両方に送られる。典型的なケース
については、命令ユニットが自動増加又は自動減少指定
子の評価に応じてペースレジスタを変更するときに、命
令ユニットの汎用レジスタ６５１と実行ユニットの汎用
レジスタ６５２の両方が更新される。 例外又は割込みの場合には、待ち行列２３は、デコード
されたがまだ実行されていない命令に関する情報でフラ
ッシュされねばならない。これらのデコードされたがま
だ実行されていない命令のいずれかが自動増加又は自動
減少モードを有するコンプレックス指定子を含む場合に
は、変更されているレジスタをその元の状態に復帰しな
ければならない。それ故、命令ユニット又は実行ユニッ
トは、汎用レジスタが自動増加又は自動減少により変更
されたときにこれら汎用レジスタに対してなされた変更
に関する情報を記憶することが望ましい。この情報を記
憶するために、第６８図の実行ユニット１３には、各レ
ジスタ数及びそれらが変更された量を記憶するためのＲ
Ｌ ＯＧ待ち行列６５８が設けられている。 第６８図に示すように、ＲＬ ＯＧ待ち行列は、１６個
の入力を記憶するといっばいになる。自動増加又は自動
減少指定子を有する命令が入力されると、それに対応す
る入力をＲＬＯＧ待ち行列６５８から除去しなければな
らない。又、命令は多数の指定子をもちそしてその各々
が自動増加又は自動減少指定子をもつことができるので
、ＲＬ ＯＧ待ち行列における２つ以上の入力を各命令
に関連できるようにすることが必要となる。このため、
命令ユニット１２は、命令のフォークに添付される３ビ
ツトタグ（ＯＰＵ ＴＡＧ）を発生するモジュロ６カ
ウンタを備えている。モジュロ６カウンタ６５９は、例
えば、「新たなフォーク」信号によりイネーブルされる
クロックと、タグが５の値であるときに「新たなフォー
クＪ信号に応答してカウンタをリセットするゲート６（
５０とを有する３ビツト２進カウンタにより形成される
。タグは、実行ユニット１３に配置された６個の３ビツ
トＲＬＯＧカウンタ６６１の１つを指す。 ＲＬ ＯＧ待ち行列６５８は、これに入力が加えられる
ときに増加される４ビツトの挿入ポインタカウンタ６６
２を有している。又、入力が加えられるたびに、各ＲＬ
ＯＧカウンタが増加される。 命令が六ノＪされると、リタイア命令のタグ（実行ユニ
ットのタグ）に対応するＲ Ｌ ＯＧカウンタがリセッ
トされる。これは、例えば、デコーダ６６３によって行
なわれ、このデコーダは、ＲＬ ＯＧカウンタ６６１の
各リセット入力に接続された出力を有し、そしてリタイ
アユニット２７からのリタイア信号によってイネーブル
される。同様に、エンコーダ６６４は、ＲＬＯＧカウン
タ６６１の各クロックイネーブル入力に接続された出力
を有すると共に、ＯＰＵタグを受け取る選択入力と、Ｍ
ＯＤｆＦＹ信号によりイネーブルされるイネーブル人力
とを有している。〜ｌ０ＤＹＦＹ信シｊは、挿入ポイン
タカウンタ６６２からの挿入ポインタをデコードするデ
コーダ６６５がＲＬＯＧ待ち行列６５８の１６個のデー
タレジスタの各々のデータイネーブル入力をイネーブル
できるようにする。 ＲＬＯＧ待ち行列における有効入力の数は、加算器６６
６においてＲＬ ＯＧカウンタ６ＧＩの全ての値を加算
することによって得られる。その和の最上位ビット（Ｑ
４）は、ＰＩ、ＯＧ待ち行列６５８に１６Ｖ４の入力が
あり、それ故、ＲＬＯＧ待ち行列がオーバーフローしよ
うとしていることを指示する。オーバーフローは、Ｑ４
信号がアクティブであるときにオペランド処理ユニット
をストールすることにより防止される。加算器６６６の
出力ビットは、ノアゲート６６７において組み合わされ
、ＲＬＯＧ待ち行列が空であることを示す信号を発生す
る。 実行又は割込みが生じると、ＲＬ ＯＧの入力はＲＩ−
ＯＧ待ち行列からほどかれる。これは、１く１、、 Ｏ
Ｇ待ち行列の全ての有効入力をアサートすることによっ
て行なわれる。これらの入力は、マルチプレクサ６６８
によって順次に′４：）ることができ。 該マルチプレクサの選択入力は、挿入ポインタカウンタ
を受け取って挿入ポインタカウンタを順次に減少する。 しかしながら、多くの場合には、ちようどデコードされ
たある数の命令に対応するデータを命令及び実行ユニッ
トから捨てるか又はそれでフラッシュすることだけが所
望される。これは、典型的に、分岐命令の後であって且
つ分岐命令の分岐前にある命令が実行ユニットによって
実際に決定されるように行なわれる。プログラムの実行
が分岐されたことが分かるか又は分岐の予想が間違いで
あったと分かると、分岐の後の命令をデコードした結果
が待ち行列２３からフラッシュされねばならず、そして
分岐命令に続く命令において自動増加又は自動減少指定
子によって変更された汎用レジスタがそれらの元の値に
復帰されねばならない。このため、ＲＬ、 ＯＧ待ち行
列６５８におけるある数の入力のみがマルチプレクサ６
６８から得られ、その間に挿入ポインタカウンタ６６２
が減少される。 ＲＬＯＧ待ち行列６５８から除去すべき特定数の人力を
決定するために、フラッシュカウンタ６６９が設けられ
ており、このカウンタは、実行ユニットタグ＋「保持す
べき数」の値にセットされ、保持すべき数は、待ち行列
２３に結果を保持すべきところの正しくデコードされた
命令の数を指定するものである。計算は加算器６７０に
よって行なわれ、保持すべき入力の数は、待ち行列２３
が完全にフラッシュされるべきときにディスエイプルさ
れる１組のゲート６７１を経て加算器へ送られる。フラ
ッシュプロセス中に、マルチプレクサ６７２は、フラッ
シュカウンタの値をデコーダ６６４の選択入力に供給す
る。それ故、フラッシュされるべき情報及び復帰される
べきレジスタを有する命令に対応するＲ Ｉ、 ＯＧカ
ウンタ６６１のみがフラッシュのためにアクセスされる
。更に、デコーダ６６４の選択入力は、各カウンタの値
を選択するためにマルチプレクサ６７３へ送られ、この
値は、ＲＬＯＧ待ち行列６５８がらいかに多くの入力を
除去すべきかを指示する。レジスタをフラッシュ及び復
帰するこのプロセスは、選択されたＲ Ｌ ＯＧカウン
タの値が０に等しいかどうかくノアゲート６７４により
決定される）をテストし、そしてフラッシュカウンタの
値がＯＰＵタグの値に等しいことが比較器６７５により
指示されたときにフラッシュが完了したことを検出する
ことにより、順次に行なうことができる。フラッシュ手
順における特定のステップは、実行ユニットにおける順
次状態マシン６７６によって実行される。辿常そうであ
るように、順次状態マシンは、組合せ論理と、システム
クロックのサイクル間に順次状態を保持するための１組
のレジスタとを備えている。同様に、命令ユニットは、
フラッシュ手順の間に命令ユニットの汎用レジスタ６５
１を更新するための順次状態マシン６７７を舘えている
。 汎用レジスタの復帰は、命令内読み取り競合を処理する
必要があるために複雑なものとなる。 好ましい方法によれば、命令内読み取り競合が検出され
ると、自動増加及び自動減少指定子は、命令ユニットの
汎用レジスタ６５１のみを変更し、そしてレジスタ指定
子は、ポインタではなくて、データとして実行ユニット
へ通される。命令ユニットの汎用レジスタ６５１は、実
行ユニットの汎用レジスタ６５２を除いて、自動増加及
び自動減少指定子の評価中に変更される。命令内レジス
タ競合を有する命令が完全にデコードされると、現在命
令がリタイアされて実行ユニットの汎用レジスタ６５２
が更新されるまで、次の命令のデコードが一時的に禁止
される。このため、命令内競合が検出された後に変更さ
れたレジスタの数は、［遅延更新待ち行列」６７８に記
憶される。命令がリタイアされると、遅延更新待ち行列
６７８に記憶された数を有するレジスタの値が実行ユニ
ットの汎用レジスタ６５２へ送られる。アンドゲート６
７９は、リタイアユニット２７からのリタイア信号を、
レジスタスコアボード待ち行列６５７が空であることを
示す信号で定性化することにより、現在命令がリタイア
されたことを判断する。 命令内競合を有する命令のデコード中にフラッシュが生
じる。フラッシュ手順が命令内競合を考慮しなくてもよ
いようにするために、命令ユニットの汎用レジスタ６５
１が変更されるが、実行ユニットの汎用レジスタ６５２
が変更されないときに、命令ユニットの汎用レジスタ６
５１が変更されるたびに、ＲＬＯＧ待ち行列６５８にＯ
の変更値が記憶される。それ故、フラシュが生じると、
命令ユニットの汎用レジスタ６５１は、実行ユニットの
汎用レジスタ６５２に記憶された変更されない値と交換
することにより、それらの元の変更されない値に復帰さ
れる。 第６９図には、命令ユニットの順次状態マシン６７７に
よって実行される制御手順のフローチャートが示されて
いる。この順次状態マシンと、命令ユニットの汎用レジ
スタ６５１は、オペランドユニット（第１図の２１）の
一部分であるのが好ましい。制御手順の第１ステツプ６
８１においては、割込み、例外又はフラッシュが生じた
ときにステップ６８２へ実行が分岐する。ステップ６８
２においては、命令ユニットの汎用レジスタ６５１が実
行ユニットから受け取った値で復帰され、現在サイクル
の制御シーケンスが終了する。 割込み、例外又はフラッシュがベンディング中でない場
合には、ステップ６８３において、命令ユニットの順次
状態マシン６７７は、レジスタスコアボード６５７から
の命令内競合信号をチエツクし、命令内競合が生じたと
きにステップ６８４においてオペランド処理ユニットを
ストールする。 命令内競合が生じない場合には、ステップ（５８５にお
いて、順次状態マシン６７７がラッチ６８０をチエツク
し、ベンディング中の命令内競合があるかどうか判断さ
れる。命令内競合がある場合には、ステップ６８６にお
いて、ＯＰＵは、現在指定子がレジスタ指定子であるか
どうかテストする。もしそうであれば、ステップ６８７
において、ソースリスト２４は、ソースレジスタの変更
されない値がロードされ、そしてソースポインタ待ち行
列６５４は、その変更されない値に対するポインタがロ
ードされる。指定子がレジスタ指定子でない場合には、
ステップ６８８において、ＯＰＵは現在指定子が自動増
加又は自動減少モード指定子であるかどうかをテストす
る。もしそうであれば、ステップ６８９において、ベー
スレジスタ数に対応する命令ユニットの汎用レジスタ６
５１が変更されるが、ＲＬＯＧ待ち行列６５８及び実行
ユニットの汎用レジスタ６５２には０の変更値が送られ
る。変更されたペースレジスタの数は、遅延更新待ち行
列６７８に記憶される。現在指定子がレジスタ指定子で
も自動モード指定子でもない場合には、ステップ６９０
において、ＯＰＵが第１図及び第２図について上記した
通常のやり方で指定子を訂価する。 ステップ６９１において、順次状態マシン６７７は、「
新たなフォーク」信号をチエツクして、現在命令が完全
にデコードされたかどうか判断する。もしそうならば、
ステップ６９２において、命令デコーダのストールフラ
グがセットされ、現在命令がリタイアされて且つ実行ユ
ニットの汎用レジスタが更新されるまで、命令デコーダ
をストールする。 現在命令がリタイアされると、命令内競合はステップ６
８５においてもはや検出されない。次いで、ステップ６
９３において、順次状態マシン６７７は、遅延更新待ち
行列が空であるかどうかチエツクする。もしそうでなけ
れば、更新しなければならない実行ユニットの汎用レジ
スタ６５２の数を含むことになる。ステップ６９４にお
いて、遅延更新待ち行列の次のレジスタ数が得られ、命
令ユニットの汎用レジスタ６５１にあるそのレジスタの
内容がそれに対応する実行ユニットの汎用レジスタ６５
２へ送られる。ステップ６９５において、順次状態マシ
ン６７７は、変更された最後の汎用レジスタの内容がそ
れに対応する実行ユニットの汎用レジスタ６５２に送ら
れるかどうかチエツクする。もしそうであれば、実行ユ
ニットの汎用レジスタは、現在サイクルの終わりに全て
復帰され、それ故、ステップ６９６において、命令デコ
ーダをストールするフラグがクリアされる。 遅延更新待ち行列がステップ６９３において空である場
合には、オペランド処理ユニットが通常の状態で動作す
る。ステップ６９７において、ソースレジスタ数がソー
スリスト待ち行列６５５に直接ロードされる。ステップ
６９８では、自動増加又は自動減少モードを有するコン
プレックス指定子のベースによって指示された命令ユニ
ットの汎用レジスタが変更され、その変更がＲＬ ＯＧ
待ち行列６５８と、実行ユニット１３の汎用レジスタ６
５２とに送られる。 第７０図には、実行ユニットの順次状態マシン６７６の
制御手順のフローチャートが示されている。第１ステツ
プ７１１では、順次状態マシン６７６は、割込み又は例
外があるかどうかをチエツクする。もしそうならば、ス
テップ７１２において、フラッシュカウンタが実行ユニ
ットのタグの値にセットされる。同様に、ステップ７１
３においてフラッシュ要求が検出されると、次いで、ス
テップ７１４において、フラッシュカウンタ６６９が、
実行ユニットのタグと、デコードされているがまだ実行
されていない保持すべき命令の数との和の値にセットさ
れる。 ステップ７１２又は７１４の後に、順次状態マシン６７
６は、ゲート６６７の出力をチエツクし、ステップ７１
５においてＲＬＯＧ待ち行列が空であるかどうかのテス
トを行なう。もしそうであれば、第７０図の制御手順の
現在サイクルが終了である。さもなくば、実行ユニット
の汎用レジスタ６５２の少なくとも１つをその手が１の
値に復帰しなければならない。ステップ７１６において
、順次状態マシン６７６は、ゲート６７４の出力をチエ
ツクし、フラッシュカウンタ６６９からのフラッシュタ
グによりアドレスされたＲ Ｌ ＯＧカウンタが０に等
しいかどうか判断する。もしそうであれば、ＲＬＯＧ待
ち行列は、選択されたＲＬＯＧカウンタに対応する命令
に対しいかなる変更入力ももたない。それ故、ステップ
７１７において、順次状態マシン６７６は、比較器６７
５の出力をチエツクし、フラッシュタグがＯＰＵタグに
等しいかどうか判断し、もしそうであれば、実行ユニッ
トの全ての汎用レジスタ６５２は、フラッシュされてい
る命令を処理する前にそれらの前の値に復帰されている
。さもなくば、ステップ７１８において、フラッシュカ
ウンタが増加され、実行がステップ７１６に分岐して戻
り、次のＲＬ ＯＧカウンタの内容が検査される。 ステップ７１６において、ＲＬＯＧカウンタの値が０に
等しくないことが分かると、ＲＬＯＧ待ち行列に少なく
とも１つの対応する入力が生じる。ステップ７１９にお
いて、ＲＬＯＧカウンタは減少され、ステップ７２０に
おいて、ＲＬ ＯＧ待ち行列は、挿入ポインタによって
入力が指示される直前に入力において読み取られ、挿入
ポインタが減少される。次いで、ステップ７２１におい
て、ＲＬ ＯＧ待ち行列からのレジスタ数によりアドレ
スされた実行ユニットの汎用レジスタの値が読み取られ
、ＲＬＯＧ待ち行列から読み取った変更が実行ユニット
のレジスタのその値に加えられ、その和が実行ユニット
のアドレスされた汎用レジスタに記憶されて戻される。 和及びレジスタ数は、命令ユニットの汎用レジスタ６５
１にも送られ、命令ユニットの対応する汎用レジスタの
復帰がなされる。次いで１例外がステップ７１５へと分
岐し、付加的な汎用レジスタを復帰しなければならない
かどうか判断される。 割込みも例外もフラッシュもない場合には、ステップ７
２２において、実行ユニットは、命令ユニットによって
送られた（これは第６９図のステップ６８７又は７０３
で行なわれる）レジスタ変更情報を受け取るかどうがチ
エツクする。レジスタ変更情報が受け取られている場合
には、ステップ７２３において、レジスタ変更情報がＲ
［、ＯＧ待ち行列に挿入され、ＯＰＵタグにより選択さ
れたＲＬＯＧカウンタが増加される。ステップ７２４に
おいて、変更値がテストされ、それが０であるかどうか
判断される。もしそうならば、実行ユニットのサイクル
が終了される。さもなくば、ステップ７２５において、
ＯＰ［Ｊタグによってアドレスされた実行ユニットの汎
用レジスタが変更情報に基づいて変更され、順次状態マ
シン゛６７６によって行なわれた制御手順が終了する。 以上、２つのソース指定子と、１つの行先き指定子を同
時にデコードすることのできる命令デコーダについて説
明した９３つの全ての指定子はレジスタ指定子とするこ
とができる。これら指定子のいずれか１つは、インデッ
クスレジスタ、ペースレジスタ及び変位を指示するコン
プレックス指定子であってもよい。 多数の指定子を同時にデコードすると、命令内読み取り
競合の特定の問題が生じる。命令内読み取り競合を検出
する回路が開示されたと共に、命令内読み取り競合をも
つ命令の処理中に生じる割込は１例外及びフラッシュを
処理するための効率的な方法についても開示した。
第１図は、本発明による中央パイプライン処理ユニット
を有するデジタルコンピュータシステムのブロック図、 第２図は、命令を処理するために実行される種々のステ
ップを示す図で、第１図のパイプライン命令プロセッサ
により種々の命令に対して並列に実行されるステップを
示す図。 第３図は、可変長さ命令の好ましいフォーマットを示す
図、 第４図は、ロングワード７ｊｊｌで加算を実行するだめ
の特定の可変長さ命令を示す図、 第５図は、指定子の第１バイトのモード情報をデコード
する動作を示すテーブル、 第６図は、多数の指定子を同時にデコードすることので
きる命令デコーダに接続された命令バッファ及びオペラ
ンドユニットを示す回路図、第７図は、第６図の命令デ
コーダ及びオペランドユニットを相互接続する汎用指定
子バスのフォーマットを示す図、 第８図は、命令デコーダから第６図のオペランドユニッ
トに短いリテラル情報を転送する拡張バスを示す図、 第９図は、命令デコーダから第６図のオペランドユニッ
トにレジスタ及び他のオペランド情報を転送するための
転送バスのフォーマットを示す図、 第１０図は、第３図のフォーマットの可変長さ命令をデ
コードするために第６図の命令デコーダによって実行さ
れる好ましい手順のフローチャート、 第１１図は、３つまでの指定子を同時にデコードするた
めに第６図の命令デコーダによって実行される手順を示
すフローチャート、 第１２図は、第６図の命令デコーダのブロック図、 第１３図は、バイト変位を有する分岐命令に対し最大１
つのオペランドをデコードしなければならないときにデ
コードされる指定子の数及びバイトの数を決定するのに
用いられるシフトカウント論理回路を示す回路図、 第１４図は、ワード変位を有する分岐命令に対してせい
ぜい１つの指定子をデコードすべきときに用いられるシ
フトカウント論理回路の回路図、第１５図は、せいぜい
１つの指定子をデコードすべきであり且つその指定子を
命令のアクセス形式からインブライして予め処理すべき
であるときに用いられるシフトカウント論理回路の回路
１図、第１６図は、バイト変位を有する分岐命令に対し
てせいぜい２つの指定子をデコードすべきときに用いら
れるシフトカウント論理回路の回路図、第１７図は、ワ
ード変位を有する分岐命令に対してせいぜい２つのオペ
ランドをデコードすべきときに用いられるシフトカウン
ト論理回路の回路図、 第１８図は、せいぜい２つの指定子をデコードするため
に用いられるシフトカウント論理回路の回路図で、第２
指定子を命令のアクセス形式からインブライして予め処
理すべきであることを示す図、 第１９図は、バイト変位を有する分岐命令に対してせい
ぜい３つの指定子を同時にデコードするのに用いられる
シフトカウント論理回路の回路図、 ｇＳ２０図は、ワード変位を有する分岐命令に対してせ
いぜい３つの指定子を同時にデコードするのに用いられ
るシフトカウント論理回路の回路図、 第２１図は、主たるシーケンスの種々のレベルに配置さ
れた３つまでの指定子を同時にデコードする間に命令バ
ッファに指定子が順序付けもしくは配列される４つの主
たるシーケンスもしくはケースを示す図、 第２２図は、４つの主たるケースを定める真理値表を示
す図、 第２３図は、第２１図に示された４つの主たるケースを
検出するために最適化された組み合わせ論理回路の回路
図、 第２４図は、１１つの主たるケースに対し、デコードさ
れる指定↑の数をいかに決定できるかを示す表、 第２５図は、単一のデコードサイクル中に同時にデコー
ドしなければならない命令デコーダにおいて実際の指定
子数及びバイト数を決定することのできるシフトカウン
ト論理回路を示す回路図、第２６図は、第２５図のシフ
トカウント論理回路に用いられる３人力優先順位エンコ
ーダの回路図、 第２７図は、優先順位論理を組み込んだマルチプレクサ
の回路図、 第２８図は、即時アドレスモードも絶対アドレスモード
も用いないときに種々のレベルヘデコードする際に実際
にデコードされる指定子の数の値を示す表、 第２９図ないし第３２図は、即時アドレスモードも絶対
アドレスモードも用いないときに種々のレベルヘデコー
ドする際にシフトカウントをいかに決定するかを示す真
理値表、 第３３図ないし第３８図は、即時アドレスモード又は絶
対アドレスモードを用いるときに種々のレベルヘデコー
ドする際に、実際にデコードされる指定子の数及びシフ
トカウントをいかに決定するかを示す真理値表、 第３９図ないし第４１図は、命令バッファのバイｌ−１
ないし８に対しレジスタ指定子及び短いリテラル情報を
決定するための論理回路を示す回路図、 第４２図は、種々のレベルでデコードされた指定子に関
する情報を決定するための論理回路の回路図、 第４３図は、−膜面なアドレスモードと、即時及び絶対
アドレスモードとに対し第２５図の論理回路を二重にし
たシフトカウント論理回路の回路図、 第４４図は、即時及び絶対アドレスモードに対する指定
子情報を第３８図のシフトカウント論理回路に基づいて
いかに使用するかを示す図、第４５図は５第１２図の命
令デコーダにおいて臨界路の長さを減少するための第４
３図のシフトカウント論理回路の変更を示す回路図、第
４６図は、即ｆｆ、？又は絶対アドレスモードを有する
第１指定子に関する情報を得るために第４５図に用いら
れた論理回路を示す詳細な回路図、第４７図は、命令バ
ッファの絶対又は即時モード指定子に関連した指定子数
を決定するために第４５図に用いられた絶対及び即時指
定子選択論理回路を示す図、 第４８図は、１つの指定子のデコードが要求されたとき
に選択されるＲ１ツリーの回路図５第４９図は、２つの
指定子のデコードが要求されるときに選択されるＲ２ツ
リーの回路図、第５０図は、２つの指定子のデコードが
要求されそして命令バッファのバイトｌがレジスタ指定
子でもないし短いリテラルでもなく且つ第２指定子が短
いリテラルであってはならないときにのみ選択されるＲ
２Ｒツリーの回路図、 第５１図は、３つの指定子のデコードが要求されそして
命令バッファのバイトｌ及び２がレジスタ指定子又は短
いリテラル指定子であるときにのみ選択されるＲ３ツリ
ーの回路図、 第５２図は、３つの指定子のデコードが要求されそして
第３指定子をそれがレジスタ指定子であるときだけデコ
ードすべきであるときに選択されるＲ３ＸＲの回路図、 第５３図は、レジスタ有効信号、短いリテラルの有効信
号、及び短いリテラルのデータ又はレジスタ数をいかに
組み合わせて、８ビットのレジスタ又は短いリテラルデ
ータを得るかを示す図、第５４図は、デコードされてい
る第２指定子に関連したレジスタ又は短いリテラルデー
タをｔ：′するための回路の回路図、 第５５図は、レジスタ有効信号及びレジスタ数をいかに
組み合わせてレジスタデータを得るかを示す図。 第５６図は、デコードされる第３指定子に関連したレジ
スタデータを得るための回路の回路図、第５７図は、命
令デコーダからオペランドユニットへ第１ソースオペラ
ンドを送信するための有効化論理回路の回路図、 第５８図は、命令デコーダから第２ソースオペランドを
得てオペランドユニットへ送信する有効化及び選択論理
回路の回路図、 第５９図は、命令デコーダから行き先指定子を得てオペ
ランドユニットへ送信する有効化及び選択論理回路の回
路図、 第６０図は、命令デコーダから短いリテラルデータを得
てオペランドユニットへ送信する有効化及び選択論理回
路の回路図、 第６１図は、命令デコーダからコンプレックス指定子又
は分岐変位情報を１１）でオペランドユニットへ送信す
るための有効化及び選択論理回路の回路図、 第６２図は、拡張即時モードを有するコンプレックス指
定子を検出してデコードする回路の回路図、 第６３図は、自動増加又は自動減少モードを有するコン
プレックス指定子を検出するためのデコーダの回路図、 第６４図は、読み取りレジスタマスクを検査することに
より命令内読み取り競合をいかに検出するかを示す回路
図、 第６５図は、ＩＲＣマスクを検査することにより命令内
読み取り競合をいかに検出するかを示す回路図、 第６６図は、現在デコードされている２つの指定子に関
する情報及び同じ命令に対してデコードされた手前の指
定子の数を含も叫ＲＣマスクを発生するための回路を示
す回路図、 第６７図は、第６６図の回路によって発生されたＪＲＣ
マスクを検査すると共に５インプライド命令内読み取り
競合も検出する回路の回路図、第６８図は、命令デコー
ダによって検出された命令内読み取り競合に応答して命
令ユニット及び実行ユニットの各組の汎用レジスタを更
新するための命令ユニット及び実行ユニット内の回路を
示す回路図、 第６９図は、オペランド処理ユニットとして第６８図に
示された制御論理回路を定めるフローチャート、そして 第７０図は、実行ユニットとして第６８図に示された制
御論理回路を定めるフローチャートである。 １０・・・メインメモリ １１・・・メモリー〇ＰＵインターフェイス１２・・・
命令ユニット １３・・・実行ユニット １４・・・メインキャッシュ １５・・・変換バッファ Ｊ６・・・Ｉ１０バス Ｉ７・・・プログラムカウンタ Ｉ８・・・命令キャッシュ ｌ ９ ・ ２０ ・ ２ ｌ ・ ２２ ・ ２３ ・ ２４ ・ ２５ ・ ２６ ・ ２８ ・ ・バッファ ・命令デコーダ ・オペランド処理ユニット（０１）Ｕ）・演算論理ユニ
ット（Ａ［、Ｕ） ・待ち行列 ・ソースリスト ・命令発生ユニット・ ・マイクロコード実行ユニット リタイアユニット
を有するデジタルコンピュータシステムのブロック図、 第２図は、命令を処理するために実行される種々のステ
ップを示す図で、第１図のパイプライン命令プロセッサ
により種々の命令に対して並列に実行されるステップを
示す図。 第３図は、可変長さ命令の好ましいフォーマットを示す
図、 第４図は、ロングワード７ｊｊｌで加算を実行するだめ
の特定の可変長さ命令を示す図、 第５図は、指定子の第１バイトのモード情報をデコード
する動作を示すテーブル、 第６図は、多数の指定子を同時にデコードすることので
きる命令デコーダに接続された命令バッファ及びオペラ
ンドユニットを示す回路図、第７図は、第６図の命令デ
コーダ及びオペランドユニットを相互接続する汎用指定
子バスのフォーマットを示す図、 第８図は、命令デコーダから第６図のオペランドユニッ
トに短いリテラル情報を転送する拡張バスを示す図、 第９図は、命令デコーダから第６図のオペランドユニッ
トにレジスタ及び他のオペランド情報を転送するための
転送バスのフォーマットを示す図、 第１０図は、第３図のフォーマットの可変長さ命令をデ
コードするために第６図の命令デコーダによって実行さ
れる好ましい手順のフローチャート、 第１１図は、３つまでの指定子を同時にデコードするた
めに第６図の命令デコーダによって実行される手順を示
すフローチャート、 第１２図は、第６図の命令デコーダのブロック図、 第１３図は、バイト変位を有する分岐命令に対し最大１
つのオペランドをデコードしなければならないときにデ
コードされる指定子の数及びバイトの数を決定するのに
用いられるシフトカウント論理回路を示す回路図、 第１４図は、ワード変位を有する分岐命令に対してせい
ぜい１つの指定子をデコードすべきときに用いられるシ
フトカウント論理回路の回路図、第１５図は、せいぜい
１つの指定子をデコードすべきであり且つその指定子を
命令のアクセス形式からインブライして予め処理すべき
であるときに用いられるシフトカウント論理回路の回路
１図、第１６図は、バイト変位を有する分岐命令に対し
てせいぜい２つの指定子をデコードすべきときに用いら
れるシフトカウント論理回路の回路図、第１７図は、ワ
ード変位を有する分岐命令に対してせいぜい２つのオペ
ランドをデコードすべきときに用いられるシフトカウン
ト論理回路の回路図、 第１８図は、せいぜい２つの指定子をデコードするため
に用いられるシフトカウント論理回路の回路図で、第２
指定子を命令のアクセス形式からインブライして予め処
理すべきであることを示す図、 第１９図は、バイト変位を有する分岐命令に対してせい
ぜい３つの指定子を同時にデコードするのに用いられる
シフトカウント論理回路の回路図、 ｇＳ２０図は、ワード変位を有する分岐命令に対してせ
いぜい３つの指定子を同時にデコードするのに用いられ
るシフトカウント論理回路の回路図、 第２１図は、主たるシーケンスの種々のレベルに配置さ
れた３つまでの指定子を同時にデコードする間に命令バ
ッファに指定子が順序付けもしくは配列される４つの主
たるシーケンスもしくはケースを示す図、 第２２図は、４つの主たるケースを定める真理値表を示
す図、 第２３図は、第２１図に示された４つの主たるケースを
検出するために最適化された組み合わせ論理回路の回路
図、 第２４図は、１１つの主たるケースに対し、デコードさ
れる指定↑の数をいかに決定できるかを示す表、 第２５図は、単一のデコードサイクル中に同時にデコー
ドしなければならない命令デコーダにおいて実際の指定
子数及びバイト数を決定することのできるシフトカウン
ト論理回路を示す回路図、第２６図は、第２５図のシフ
トカウント論理回路に用いられる３人力優先順位エンコ
ーダの回路図、 第２７図は、優先順位論理を組み込んだマルチプレクサ
の回路図、 第２８図は、即時アドレスモードも絶対アドレスモード
も用いないときに種々のレベルヘデコードする際に実際
にデコードされる指定子の数の値を示す表、 第２９図ないし第３２図は、即時アドレスモードも絶対
アドレスモードも用いないときに種々のレベルヘデコー
ドする際にシフトカウントをいかに決定するかを示す真
理値表、 第３３図ないし第３８図は、即時アドレスモード又は絶
対アドレスモードを用いるときに種々のレベルヘデコー
ドする際に、実際にデコードされる指定子の数及びシフ
トカウントをいかに決定するかを示す真理値表、 第３９図ないし第４１図は、命令バッファのバイｌ−１
ないし８に対しレジスタ指定子及び短いリテラル情報を
決定するための論理回路を示す回路図、 第４２図は、種々のレベルでデコードされた指定子に関
する情報を決定するための論理回路の回路図、 第４３図は、−膜面なアドレスモードと、即時及び絶対
アドレスモードとに対し第２５図の論理回路を二重にし
たシフトカウント論理回路の回路図、 第４４図は、即時及び絶対アドレスモードに対する指定
子情報を第３８図のシフトカウント論理回路に基づいて
いかに使用するかを示す図、第４５図は５第１２図の命
令デコーダにおいて臨界路の長さを減少するための第４
３図のシフトカウント論理回路の変更を示す回路図、第
４６図は、即ｆｆ、？又は絶対アドレスモードを有する
第１指定子に関する情報を得るために第４５図に用いら
れた論理回路を示す詳細な回路図、第４７図は、命令バ
ッファの絶対又は即時モード指定子に関連した指定子数
を決定するために第４５図に用いられた絶対及び即時指
定子選択論理回路を示す図、 第４８図は、１つの指定子のデコードが要求されたとき
に選択されるＲ１ツリーの回路図５第４９図は、２つの
指定子のデコードが要求されるときに選択されるＲ２ツ
リーの回路図、第５０図は、２つの指定子のデコードが
要求されそして命令バッファのバイトｌがレジスタ指定
子でもないし短いリテラルでもなく且つ第２指定子が短
いリテラルであってはならないときにのみ選択されるＲ
２Ｒツリーの回路図、 第５１図は、３つの指定子のデコードが要求されそして
命令バッファのバイトｌ及び２がレジスタ指定子又は短
いリテラル指定子であるときにのみ選択されるＲ３ツリ
ーの回路図、 第５２図は、３つの指定子のデコードが要求されそして
第３指定子をそれがレジスタ指定子であるときだけデコ
ードすべきであるときに選択されるＲ３ＸＲの回路図、 第５３図は、レジスタ有効信号、短いリテラルの有効信
号、及び短いリテラルのデータ又はレジスタ数をいかに
組み合わせて、８ビットのレジスタ又は短いリテラルデ
ータを得るかを示す図、第５４図は、デコードされてい
る第２指定子に関連したレジスタ又は短いリテラルデー
タをｔ：′するための回路の回路図、 第５５図は、レジスタ有効信号及びレジスタ数をいかに
組み合わせてレジスタデータを得るかを示す図。 第５６図は、デコードされる第３指定子に関連したレジ
スタデータを得るための回路の回路図、第５７図は、命
令デコーダからオペランドユニットへ第１ソースオペラ
ンドを送信するための有効化論理回路の回路図、 第５８図は、命令デコーダから第２ソースオペランドを
得てオペランドユニットへ送信する有効化及び選択論理
回路の回路図、 第５９図は、命令デコーダから行き先指定子を得てオペ
ランドユニットへ送信する有効化及び選択論理回路の回
路図、 第６０図は、命令デコーダから短いリテラルデータを得
てオペランドユニットへ送信する有効化及び選択論理回
路の回路図、 第６１図は、命令デコーダからコンプレックス指定子又
は分岐変位情報を１１）でオペランドユニットへ送信す
るための有効化及び選択論理回路の回路図、 第６２図は、拡張即時モードを有するコンプレックス指
定子を検出してデコードする回路の回路図、 第６３図は、自動増加又は自動減少モードを有するコン
プレックス指定子を検出するためのデコーダの回路図、 第６４図は、読み取りレジスタマスクを検査することに
より命令内読み取り競合をいかに検出するかを示す回路
図、 第６５図は、ＩＲＣマスクを検査することにより命令内
読み取り競合をいかに検出するかを示す回路図、 第６６図は、現在デコードされている２つの指定子に関
する情報及び同じ命令に対してデコードされた手前の指
定子の数を含も叫ＲＣマスクを発生するための回路を示
す回路図、 第６７図は、第６６図の回路によって発生されたＪＲＣ
マスクを検査すると共に５インプライド命令内読み取り
競合も検出する回路の回路図、第６８図は、命令デコー
ダによって検出された命令内読み取り競合に応答して命
令ユニット及び実行ユニットの各組の汎用レジスタを更
新するための命令ユニット及び実行ユニット内の回路を
示す回路図、 第６９図は、オペランド処理ユニットとして第６８図に
示された制御論理回路を定めるフローチャート、そして 第７０図は、実行ユニットとして第６８図に示された制
御論理回路を定めるフローチャートである。 １０・・・メインメモリ １１・・・メモリー〇ＰＵインターフェイス１２・・・
命令ユニット １３・・・実行ユニット １４・・・メインキャッシュ １５・・・変換バッファ Ｊ６・・・Ｉ１０バス Ｉ７・・・プログラムカウンタ Ｉ８・・・命令キャッシュ ｌ ９ ・ ２０ ・ ２ ｌ ・ ２２ ・ ２３ ・ ２４ ・ ２５ ・ ２６ ・ ２８ ・ ・バッファ ・命令デコーダ ・オペランド処理ユニット（０１）Ｕ）・演算論理ユニ
ット（Ａ［、Ｕ） ・待ち行列 ・ソースリスト ・命令発生ユニット・ ・マイクロコード実行ユニット リタイアユニット
Claims (8)
- （１）パイプライン式プロセッサにおいて、オペレーシ
ョンコード、第１レジスタ指定子及びそれに続く第２の
指定子を有する命令をデコードし、予め処理しそして実
行するための方法が、 上記命令の各々に対し、上記第２の指定子を予め処理す
ることにより、上記第１のレジスタ指定子で指定された
レジスタの値が変化するかどうかをデコード動作中に検
出し、 上記第２指定子の予めの処理により上記第１レジスタ指
定子で指定されたレジスタの値が変更されることが上記
検出によって指示されるような上記命令に対し、上記指
定子を次々にデコードし、そして 上記第２指定子の予めの処理により上記第１レジスタ指
定子で指定されたレジスタの値が変更されないことが上
記検出により指示されるような上記命令に対し、上記第
１レジスタ指定子と上記第２指定子とを同時にデコード
するという段階を具備することを特徴とする方法。 - （２）同時にデコードされるレジスタ指定子に対し実行
ユニットにレジスタポインタを通し、そして順次にデコ
ードされるレジスタ指定子に対し実行ユニットにレジス
タの値を通すという段階を更に具備する請求項１に記載
の方法。 - （３）各々のオペレーションコードと、多数の指定子の
各々のシーケンスとを有する可変長さの命令を処理する
ためのデータ処理ユニットであって、上記オペレーショ
ンコードは、オペレーション中に読み取られるソースオ
ペランドと、オペレーションによって変更される行き先
オペランドとを含むオペランドに基づいてオペレーショ
ンを定め、上記指定子は、上記オペランドを位置設定す
るための情報を与え、上記指定子は、オペレーションコ
ードとは独立したオペランドアドレスモードを有し、上
記データ処理ユニットは、 ａ）オペレーションコードと、同時にデコードされるべ
き多数の指定子の各シーケンスとを受け取るための命令
バッファ手段と、 ｂ）上記命令バッファ手段に接続されて、第１ソースオ
ペランドを位置設定する情報を得るための多数の指定子
の上記各々のシーケンスにおける第１オペランド指定子
と、第２ソースオペランドを位置設定する情報を得るた
めの多数の指定子の上記各シーケンスにおける第２オペ
ランド指定子と、行き先オペランドを位置設定する情報
を得るための多数の指定子の上記各シーケンスにおける
第３オペランド指定子とを同時にデコードするための命
令デコード手段と、 ｃ）上記命令デコード手段によって得た情報に応答して
、第１及び第２のオペランドをフェッチするためのオペ
ランドフェッチ手段と、 ｄ）上記オペランドフェッチ手段によってフェッチされ
たソースオペランドに基づいて、上記命令バッファ手段
で受け取ったオペレーションコードにより指示されたオ
ペレーションを実行し、そして上記命令デコード手段に
よって与えられた情報で指定された位置において行き先
オペランドを変更するための実行手段とを具備し、 上記命令デコード手段は、上記命令の各々が、第１レジ
スタ指定子と、それに続く第２指定子であって、この第
２指定子の予めの処理により上記第１レジスタ指定子で
指定されたレジスタの値が変化するような第２指定子と
を含んでいるかどうかをデコード中に検出するための手
段と、この検出手段に応答して、上記第１レジスタ指定
子及び第２指定子を順次にデコードするための手段とを
備えたことを特徴とするデータ処理ユニット。 - （４）同時にデコードされるレジスタ指定子に対し上記
実行手段にレジスタポインタを通し、そして順次にデコ
ードされるレジスタ指定子に対し上記実行手段にレジス
タ値を通すための手段を更に具備する請求項３に記載の
データ処理ユニット。 - （５）命令デコードユニット及び命令実行ユニットを有
するパイプライン式プロセッサにおいて、上記命令デコ
ードユニットは、オペレーションコード、複数の汎用レ
ジスタの１つの値を指定する第１レジスタ指定子、及び
それに続く第２指定子を有している命令をデコードしそ
して予め処理するための手段を含んでおり、上記デコー
ド及び予めの処理は、 命令のデコード及び実行中に、上記汎用レジスタに対す
る第１組の値を上記命令デコードユニットに維持すると
共に、上記汎用レジスタに対する第２組の値を上記命令
実行ユニットに維持し、上記命令の各々に対し、上記第
２指定子の予めの処理により上記第１レジスタ指定子で
指定されたレジスタの値が変化するかどうかをデコード
中に検出し、 上記第２指定子の予めの処理により、上記第１レジスタ
指定子で指定されたレジスタとは異なる汎用レジスタの
みの値が変更されることが上記検出により指示されるよ
うな上記命令に対しては、上記第１レジスタ指定子及び
上記第２指定子を同時にデコードし、そして上記命令デ
コードユニット及び上記命令実行ユニットの両方におけ
る上記第２指定子で指定された汎用レジスタの値を、上
記第１及び第２指定子を含む命令の実行の前に変更し、
そして 上記第２指定子の予めの処理により、上記第１レジスタ
指定子で指定されたレジスタの値が変更されることが上
記検出により指示されるような上記命令に対しては、上
記指定子を順次にデコードし、上記命令デコードユニッ
トにおける指定された汎用レジスタの値を、上記第１及
び第２指定子を含む命令の実行の前に変更し、そして上
記命令実行ユニットにおける指定された汎用レジスタの
値を、上記第１及び第２指定子を含む命令の実行の後に
変更するという段階を具備することを特徴とする方法。 - （６）上記第２指定子の予めの処理により上記第１レジ
スタ指定子で指定されたレジスタの値が変更されること
が上記検出によって指示されるような命令に続き命令の
デコードを禁止する段階を更に具備し、このような禁止
は、上記命令実行ユニットにおける指定の汎用レジスタ
の上記値の変更まで生じる請求項５に記載の方法。 - （７）命令デコードユニットにおける汎用レジスタの値
を、命令実行ユニットにおける各々の汎用レジスタの値
と取り換えることにより、それらの最初の変更されない
値に復帰させる段階を更に具備する請求項５に記載の方
法。 - （８）同時にデコードされるレジスタ指定子に対し上記
命令デコードユニットから上記命令実行ユニットへレジ
スタポインタを通し、そして順次にデコードされるレジ
スタ指定子に対し命令デコードユニットから命令実行ユ
ニットへレジスタの値を通すという段階を更に具備する
請求項５に記載の方法。
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