JPH04506878A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 命令並列プロセッサ用の命令を準備するシステム及び複合命令の途中で分岐する ための機構を有するシステム関連特許出願の相互参照 本出願は、優先権を請求し、１９９０年５月４日出願の米国特許出願第０７１５ １９３８４号、１０００年６月２６日出願の米国特許出願第０７１５４３４５８ 号、１９９１年１月１５日出願の米国特許出願第０７／６４２０１１号及び１９ ９０年５月４日出願の米国特許出願第０７１５１９３８２号に対する米国一部継 続出願に当たる。

本米国特許出願は、下記の同時係属の米国特許出願に関連している。

（１）１９９０年５月４日出願の発明の名称がｒｓｃａｌａｂｌｅＣ：ｏｍｐｏ ｕｎｄ　Ｉｎ５ｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ｍａｃｈｉｎｅ　Ａｒｃｈｉｔｅｃ ｔｕｒｅ」で、発明者がスタマティス・バシリアデイス（Ｓｔａｍａｔｉｓ　Ｖ ａｓｓｉｌｉａｄｉｓ）他の米国特許出願第０７１５１９３８４号（ＩＢＭドケ ット番号ＥＮ９−９０−０２０） （２）１９９０年５月４日出願の発明の名称がｒＧｅｎｅｒａｌＰｕｒｐｏｓｅ 　Ｃｏｍｐｏｕｎｄｉｎｇ　Ｔｅｃｈｎｉｑｕｅ　Ｆｏｒ　Ｉｎ５ｔｒｕｃｔｉ ｏｎ−ＬｅｖｅｌＰａｒａｌｌｅｌ　ＰｒｏｃｅｓｓｏｒｓＪで、発明者がリチ ャードーＪ−アイケマイヤ−（Ｒｉｃｈａｒｄ　Ｊ、　Ｅｉｃｋｅｍｅｙｅｒ） 他の米国特許出願第０７１５１９３８２号（ＩＢＭドケット番号ＥＮ９−９０− ０１（３）１９９０年４月４日出願の発明の名称がｒＤａｔａＤｅｐｅｎｄｅｎ ｃｙ　ＣＣｏ１１ａｐｓｉｎ　Ｈａｒｄｗａｒｅ　ＡｐｐａｒａｔｕｓＪで、発 明者がスタマティス・バシリアディス他の米国特許出願第０７１５０４９１０号 （ＩＢＭドケット番ｆＥＮ９−９０−０１４）（４）１９９０年５月１０日出願 の発明の名称がｒｃｏｍｐｏｕｎｄｉｎｇ　Ｐｒｅｐｒｏｃｅｓｓｏｒ　Ｆｏｒ 　ＣａｃｈｅＪで、発明者がパーソロミュー拳プラナ−（Ｂａｒｔｈｏｌｏｍｅ ｗ　Ｂｌａｎｅｒ）他の米国特許出願第０７１５２２２１９号（Ｉ　ＢＭドケッ ト番号ＥＮ９−（５）１９９０年６月２６５ｉ出願の発明の名称がｒＡｎ　Ｉｎ −Ｍｅｍｏｒｙ　Ｐｒｅｐｒｏｃｅｓｓｏｒ　ｆｏｒ　ａ　５ｃａｌａｂｌｅ　 ＣｏｍｐｏｕｎｄＩｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ｍａｃｈｉｎｅ　Ｐｒｏｃ ｅｓｓｏｒＪで、発明者がリチャード・アイケマイヤー他の米国特許出願第０７ １５４３４６４号（ＩＢＭドケット番号ＥＮ９−９０−０１８）（６）１９９０ 年６月２６日出願の発明の名称がｒ　ＭｅｍｏｒｙＭａｎａｇｅｍｅｎｔ　ｆｏ ｒ　５ｃａｌａｂｌｅ　Ｃｏｍｐｏｕｎｄ　Ｉｎ５ｔｒｕｃｔｉｏｎ　ＳｅｔＭ ａｃｈｉｎｅｓ　Ｗｉｔｈ　Ｉｎ−Ｍｅｍｏｒｙ　ＣｏｍｐｏｕｎｄｉｎｇＪで 、発明者がリチャード・Ｊ・アイケマイヤー他の米国特許出願第０７１５４３４ ５８号（ＩＢＭドケット番号ＥＮ９−９０−０４２）（７）１９９０年１１月２ ８日出願の発明の名称がｒｏｖｅｒｆｌｏｗ　Ｄｅｔｅｒｍｉｎａｔｉｏｎ　ｆ ｏｒ　Ｔｈｒｅｅ−Ｏｐｅｒａｎｄ　ＡＬＵＳ　ｉｎ　ａＳｃａｌａｂｌｅ　Ｃ ｏｍｐｏｕｎｄ　Ｉｎ５ｔｒｕｃｔｉｏｎ　Ｓｅｔ　ＭａｃｈｉｎｅＪで、発明 者がスタマティス・バシリアディス他の米国特許出願第０７／６１９８６８号（ Ｉ　ＢＭドケット番号ＥＮ９−９０−０３３）（８）１９９１年１月１５日出願 の発明の名称がｒｃｏｍｐｏｕｎｄｉｎｇ　Ｐｒｅｐｒｏｃｅｓｓｏｒ　ｆｏｒ 　ＣａｃｈｅＪで、発明者がツク−ソロミュー・ブレーナ（Ｂａｒｔｈｏｌｏｍ ｅｗ　Ｂｌａｎｅｒ）他の米国特許出願第０７／６４２０１１号（Ｉ　ＢＭドケ ット番号ＥＮ９−これらの同時係属の特許出願及び本出願は、同一の譲受人、す なわち米国ニューヨーク州アーモンクのインターナショナル・ビジネス・マシー ンズ・コーポレーション（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｂｕｓｉｎｅｓｓ　Ｍ ａｃｈｉｎｅｓ　Ｃｏｒｐｏｒａｔｉｏｎ）力（所有する。

これら同時係属の特許出願に記述された記載を、引用により本明細書に合体する 。

これら関連ケースを再検討すると、第１図及び第２図は１９９０年５月４日出願 の米国特許出願第０７１５１９３８４号に図示され、第３図は、１９９０年６月 ２６日出願の米国特許出願第０７１５４３４５８号に記載され、第４Ｂ図は、１ ９９１年１月１５日出願の米国特許出願第０７／６４２０１１号に一般的に記載 され、第５図〜第７図は、１９９０年５月４日出願の米国特許出願第０７１５１ ９３８２号に図示されていることがわかる。

［技術分野］ 本発明は、デジタル・コンピュータ及びデジタル・データ・プロセッサに関する ものであり、特に、２つ以上の命令を並列に実行することができるデジタル・コ ンピュータ及びデジタル・データ・プロセッサに関し、複合命令の途中で分岐す るための機構を提供するものである。また、特に、このようにして提供されるシ ステムは、組み合わせて複合命令にすることのできる命令セットを静的に決定し 、複合命令の途中での分岐を含む実行されるプログラムの命令に制御情報を付加 することができる。

［背景技術］ 命令のシーケンスを受け取り、１回に１命令ずつそのシーケンスを実行する従来 型コンピュータは公知であり、「スカラ一式」コンピュータと称される。計算機 の新しい世代ごとに、従来型のスカラ一式計算機用の新しい加速機構を発見しな ければならない。計算速度を加速するための最近の機構は、限られた非常に単純 な命令セットを使用して高速で実行される縮小命令セット（ＲＩＳＣ）アーキテ クチャに見られる。

またもう１つの加速機構は、このアーキテクチャにより複雑な命令を追加して、 １命令当たりの計算機能を増加させ、プログラムの命令数を減少させるものであ ろう。これらのどちらかの手法を既存のスカラ一式コンピュータに適用するには 、計算機の命令セットとアーキテクチャを根本的に変更する必要がある。このよ うな広範囲に及ぶ変更は、出費と停止時間を伴い、当初は計算機の信頼性と可用 性が低下する恐れがある。

最近、計算速度をさらに加速する「スーパースカラー」コンピュータが開発され た。これらの計算機は、基本的にはスカラ一式計算機であるが、単一スカラー命 令のシーケンスを含む命令ストリームから複数の命令を同時に実行するよう適合 させることによって、その性能を向上させたものである。

通常、これらの計算機は、スカラー命令のシーケンス中の２つ以上の命令を並列 に実行できるか否かを、命令実行時に判断する。この判断は、その命令の命令コ ードと、命令間に存在するデータ依存性に基づいて行われる。命令コードは、あ る命令に必要な計算ハードウェアを示唆する。一般に、同一のハードウェア（ハ ードウェア依存性）または同一のオペランド（データ依存性）を使用する２つ以 上の命令を同時に実行することはできない。このハードウェア依存性とデータ依 存性のため、ある種の命令の組合せの並列実行が妨げられる。

この場合、影響を受ける命令は、逐次実行される。そのため、もちろん、スーパ ースカラー計算機の性能は低下する。

スーパースカラー計算機にはいくつかの短所があり、それらを最小限に抑えるこ とが望ましい。どの命令が並列に実行できるかを命令実行時に判断する際に、一 定量の時間が消費される。この時間は、他の計算機動作とオーバーラツプさせる ことによって容易に解消できない。この欠点は、命令セット・アーキテクチャの 複雑さが増加するにつれて顕著になる。

また、同一の命令を実行しようとするたびに並列実行の判断を繰り返さなければ ならない。

既存のスカラ一式計算機の耐用寿命を伸ばすには、実行を加速するためのあらゆ る手段が重要である。しかし、縮小命令セット・アーキテクチャ、複合命令セッ ト・アーキテクチャ、またはスーパースカラー技法による加速は、既存のスカラ ー計算機用としては、潜在的にコストが高すぎるか、不利益が多すぎる。

このような計算機の実行速度は、命令セットの変更や、計算機アーキテクチャの 変更や、命令実行に必要な時間の延長を必要とせず、既存の命令セット中の命令 を並列にまたは同時に実行することによって加速することが好ましい。

［発明の概要］ 本明細書に記載の諸発明は、元のプログラムを、命令レベルの並列処理が可能な 計算機によって実行できるように実施された元のプログラム機能に適合する並列 の単一命令群として処理できるシステムによってこの目的を達成する。本発明者 等は、既存の高水準言語で記述された既存のプログラムまたは既存のアセンブリ 言語プログラムを、ブリプロセッサによって処理する方法を提供した。このブリ プロセッサは、複合命令を実行できるように設計されたコンピュータ内で、単一 の複合命令として実行できる命令シーケンスを識別することができる。

この命令プロセッサ・システムは、スカラー計算機の一連の基本命令に対する複 合化復号を実行し、一連の複合命令を生成し、複合命令の取出しと、取り出され た複合命令及び必要な単一命令の復号を実行し、複合命令を含むプログラムがシ ステム上で実行される時にスカラー計算機の基本命令のスカラー実行を元のまま に保つ複合命令プログラムを提供する。

このシステムは、複合命令の途中で分岐するための機構も提供する。複合命令の 途中で分岐する場合、制御ビットが付加されているかどうか複合命令を検査する 。この制御ビットに応答して、分岐先または後続の複合命令の実行が正しくない プログラム挙動を引き起こす場合に、それらの複合命令のメンバ単位の実行を無 効にする無効化機構が提供される。

本明細書に記載する諸発明の命令プロセッサ・システムは、スカラー計算機の一 連の基本命令から生成された複合命令の復号を行い、前記命令プロセッサは、シ ステム内に設けられた複合化ファシリティを用いた、前記命令プロセッサ内での 複合命令の実行を可能にする、制御ビットが命令テキストに付加された、一連の 複合命令を生成する。このシステムは、命令プロセッサの機能的命令ユニットに よって複合命令及び単一命令として実行できる複合命令を取り出して復号し、元 々記憶装置内にあったスカラー計算機の基本命令のスカラー実行は、元のままに 保持する。その結果得られる一連の複合化された命令は、実行される複合化され た命令ストリームが並列の性質をもつため、通常は元のフォーマットよりも高速 に実行される。

上記及びその他の改良は、以下の詳細な説明に詳述されている。本発明及びその 利点と特徴とをよりよ（理解するため、詳細な背景について、関連特許を参照さ れたい。さらに、特に本明細書に記載の改良については、以下の説明及び添付の 図面を参照されたい。

Ｃ図面の簡単な説明コ 第１図は、同時実行のためスカラー命令のシーケンス内の命令を複合化すること のできる高水準計算機システムの概略図である。

第２図は、複合命令ストリーム内で選択的にグループ化された命令群の並列実行 を示す単一プロセッサの動作タイミング図である。

第３図は、動作環境の好ましい他の実施例として示されたインメモリ処理を有す るスケーラプル複合命令セット計算機の階層的メモリ機構のブロック図である。

第４Ａ図は、複合命令を実行するように設計されたコンピュータ内で単一の複合 命令として実行されることができる命令のシーケンスを識別するために既存プロ グラムを処理する手段を提供する高水準処理の概略図である。

第４Ｂ図は、本発明の好ましい動作環境と、その環境内での本発明の位置を示す 図である。

第５図は、元のプログラム・コードから実際の実行までにプログラムが取る経路 を示す図である。

第６図は、アセンブリ言語プログラムからの複合命令セット・プログラムの生成 を示す流れ図である。

第７図は、複合命令セットの実行を示す流れ図である。

第８図は、分岐先が複合命令の先頭または途中にある状況を示す図である。

［好ましい実施例の詳細な説明］ 背景 同時係属の米国特許出願第０７１５１９３８２号（ＩＢＭドケット番号ＥＮ９− ９０−０２０）では、スケーラプル複合命令セット計算機（ＳＣＩＳＭ）アーキ テクチャ方法が提案されている。この方法では、命令実行の前にスカラー命令の シーケンスを静的に解析して、隣接する命令をグループ化して並列に実行できる シーケンスにすることによって形成される複合命令を生成することにより、命令 レベルの並列性が達成される。このシステムも、本明細書で開示する。ある複合 命令がどこで始まるか及びある複合命令に組み込まれた命令数を示す関連制御情 報は、複合化タグの形で命令ストリームに加えられる。これに関連して、本明細 書では、「複合化」という用語は、グループ化された命令を同時または並列に実 行することを目的として、命令の１シーケンスに含まれる命令群をグループ化す ることを指す。複合化は、最低限、同時に実行すべき２つの命令を「対にする」 ことによって満足される。複合化された命令は、スカラー実行のために提示され る時の形から変更されていないことが好ましい。

複数の命令を並列に実行する手段を含むデジタル・コンピュータ・システムでは 、本発明の特に有利な実施例は、命令を発行し実行する前にその複合化を行うメ モリ・アーキテクチャに基づくものである。このメモリ構造が、コンピュータの ＣＰＵ　（中央演算処理装置）に命令を供給する。通常、階層的メモリ構造は、 現在アクセスされている命令を格納する高速のキャッシュ記憶装置、キャッシュ に接続された中速の主記憶装置、及び低速大容量の補助記憶装置を含んでいる。

通常、キャッシュと主記憶装置（これらをまとめて「実記憶装置」と称する）は 、命令を格納しており、これらは実行のために直接参照することができる。補助 記憶装置内の命令に対するアクセスは、主記憶装置と補助記憶装置間に接続され た入出力アダプタを介して行われる。

同時係属の米国特許出願筒０７１５４３４６４号（ＩＢＭドケット番号ＥＮ９− ９０−０１８）では、実記憶装置内の命令複合化機構がスカラー命令のシーケン スに対する複合化タグ情報を生成するＳＣｌ５Ｍアーキテクチャ用のインメモリ ・プリプロセッサが提案されている。この複合化タグ情報は、並列に実行される シーケンスの命令を示す。命令ページが予め取出しされ、主記憶装置に記憶され る時、命令複合化ユニットは複合化タグ情報を生成する。上記特許出願の具体的 な実施例は、２つまでの命令の複合化を教示しているが、スカラー・コンピュー タでの同時実行のために最大Ｎ個までの命令を複合化できることが企図されてい る。

米国特許出願第０７１５２２２１９号（ＩＢＭドケット番号ＥＮ９−９０−０１ ２）では、命令複合化ユニットが階層記憶機構の主記憶装置とキャッシュ間にあ る階層メモリ内のキャッシュ用の複合化プリプロセッサが開示されている。命令 複合化ユニットは、主記憶装置からキャッシュに取り出されつつある命令性の命 令に関する複合化タグ情報を生成する。

これらの特許出願では、キャッシュ内の命令が複合化タグを伴っており、この複 合化タグに応答して、複数の並列実行ユニットは、最大Ｎ個までの命令グループ 中の１つまたは複数の命令を並列に実行する。１９９０年６月２６日出願の発明 の名称がｒＭｅｍｏｒｙ　Ｍａｎａｇｅｍｅｎｔ　ｆｏｒ　５ｃａｌａｂｌｅ　 ＣｏｍｐｏｕｎｄＩｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ｍａｃｈｉｎｅｓ　Ｗｉｔ ｈ　Ｉｎ−Ｍｅｍｏｒｙ　ＣｏｍｐｏｕｎｄｉｎｇＪで、発明者がリチャード・ Ｊ・アイケマイヤー他の米国特許出願第０７１５４３４５８号を含むこれら関連 システムでは、スカラー命令のシーケンス中の最大Ｎ個までの命令を同時に実行 できるコンピュータ・システムの環境中で、順序通り並べられたスカラー命令セ ットに付随し、活動化されると、同時に実行される命令を示す複合化タグを含む シーケンスが提案されている。コンピュータ・システムの実記憶装置内に記憶さ れたスカラー命令の複合化タグを管理するための機構があり、この機構は、実記 憶装置からの修正済み命令を実記憶装置内の未修正の命令と組み合わせるための 、実記憶装置に接続された組合せユニットを含んでいる。組合せユニットと実記 憶装置に接続されたタグ短縮ユニットが、修正済み命令、及び修正済み命令と複 合化することのできる実記憶装置内のＮ−１個の命令の複合化タグを非活動化す る。

しかしながら、これらの開発のすべてには満たされていない要件がある。それは 、コンビ二一タによって実行される命令セットまたはプログラムを処理する際に 、どの命令が組み合わせて複合命令にすることができるか、及びどのようにして 実行されるプログラム内の命令に制御情報を付加するかを正確に決定することで ある。米国特許出願第０７１５２２２１９号（Ｉ　ＢＭドケット番号ＥＮ９−９ ０−０１２）と第０７／６４２０１１号（ＩＢＭドケット番号ＥＮ９−９０−０ ４９）の開示は、この要件を対象としている。

概要 第１図を参照すると、本発明に従って構成されたデジタル・データ処理システム 用のデジタル・コンピュータ・システムの一部分の代表的な実施例が示されてい る。このコンピュータ・システムは、２個以上の命令を並列に実行することがで きる。２個以上の命令からなるグループの同時実行をサポートするため、このコ ンピュータ・システムは、同時に並列に動作し、それぞれが独自に１つまたは複 数のタイプの機械レベル命令を処理することができる複数の機能ユニットを含む 。このシステムは、並列または同時に実行するために命令を複合化する能力を備 えている。これに関連して、「複合化」とは、スカラー命令のシーケンス中の複 数の命令をグループ化することを指し、このグループ化のサイズは、１からＮま でスケーラプルである。例えば、このスカラー命令のシーケンスは、ＩＢＭシス テム／３７０製品で使用されるものなどの既存の１組のスカラー命令から引き出 すことができる。（。

かじながら、複合化は、サイクルごとに複数の命令を処理できるように適合させ ることのできるすべてのコンピュータ・アーキテクチャで、命令の並列の発行及 び実行を容易にするように意図されていることを理解されたい。

命令ストリームが複合化される時、隣接するスカラー命令は、同時または並列に 実行できるように選択的にグループ化される。互換性のある命令のシーケンスが 見つかった時、複合命令が生成される。

複合化技法は、他の特許出願で論じられている。複合化を一般的に理解するには 、１９９０年５月４日出願の米国特許出願第０７１５１９３８４号（Ｉ　ＢＭド ケット番号ＥＮ９−９０−０２０）及び１９９０年５月４日出願の発明の名称が ｒＧＥＮＥＲＡＬ　ＰＵＲＰＯ５Ｅ　ＣＯＭＰＯＵＮＤＴＮＧ　ＴＥＣＨＮ丁Ｑ ＵＥ　ＦＯＲＩＮＳＴＲＵＣＴＩＯＮ−ＬＥＶＥＬ　ＰＡＲＡＬＬＥＬ　ＰＲＯ ＣＥＳＳＯＲＳＪである米国特許出願第０７１５１９３８２号（ＩＢＭドケット 番号ＥＮ９−９０−０１９）を参照されたい。１対ずつの複合化用の命令複合化 ユニットの例は、１９９０年６月２６日出願の米国特許出願第０７１５４３４６ ４号（Ｉ　ＢＭドケット番号ＥＮ９−９０−０１８）に示されている。

命令の複合化と実行 一般に第１図に示すように、命令複合化ユニット２０は、２進スカラー命令のス トリーム２１を受け取り、隣接するスカラー命令の一部を選択的にグループ化し て、コード化された複合命令を形成する。したがって、その結果得られる複合化 された命令ストリーム２２は、単独で実行されるスカラー命令、または並列に実 行されるスカラー命令のグループによって形成される複合命令を供給する。スカ ラー命令が命令処理ユニット２４に提示される時、それが複数の実行ユニットの うちの適当な１つに経路指定されて、逐次実行される。複合命令が命令処理ユニ ット２４に提示される時は、そのスカラー構成要素が、それぞれ適当な実行ユニ ットに経路指定されて、同時に並列に実行される。典型的な機能ユニットには、 演算論理装置（ＡＬＵ）２６及び２８、浮動小数点演算装置（ＦＰ）３０、及び メモリ・アドレス生成装置（ＡＵ）３２が含まれるが、それだけに限られるもの ではない。

第２図を参照すると、複合化は、各機能ユニットがスカラー命令（Ｓ）または複 合命令（Ｃ３）を実行する単一プロセッサ環境で実施することができる。図に示 すように、スカラー命令と複合化スカラー命令のシーケンスを含む命令ストリー ム３３は、各複合命令に関連する制御ビットまたはタグ（Ｔ）を有する。したが って、第１のスカラー命令３４は、サイクル１で機能ユニットＡによって単独に 実行でき、タグＴ３で識別される３つ組の複合命令３６は、サイクル２で機能ユ ニットＡ、Ｃ及びＤによってその３つの複合化スカラー命令が並列に実行でき、 タグＴ２で識別されるもう１つの複合命令３８は、サイクル３で機能ユニットＡ 及びＢによってその２つの複合化スカラー命令が並列に実行でき、第２のスカラ ー命令４０は、サイクル４で機能ユニットＣによって単独に実行でき、大きなグ ループの複合命令４２は、サイクル５で機能ユニットＡないしＤによってその４ つの複合化スカラー命令が並列に実行でき、第３のスカラー命令４４は、サイク ル６で機能ユニットＡによって単独に実行できる。

複合命令を処理するために適合させることのできるコンピュータ・アーキテクチ ャの１例は、ＩＢＭ　システム／３７０命令レベル・アーキテクチャである。こ のアーキテクチャでは、図２に従って、各マシン・サイクル内で複数のスカラー 命令を発行して、実行させることができる。これに関連して、マシン・サイクル とは、１スカラー命令を実行するのに必要な単一のパイプライン段を指す。

一般に、命令発行前のある時点で複合化を行って、何回も実行される１つまたは 複数の命令に対してこの処理が１回で済むようにすることが有用である。コンパ イルの後、命令発行の前にハードウェアでの複合化を実施するために、コンピュ ータ・システムの実記憶域内に命令複合化機能を置くことが提案されている。こ のような複合化は、本明細書に記載の他の代替案よりも対する好ましい代替案と 考えられ、これを「インメモリ複合化」と称する。これは、１９９０年５月１０ 日出願の米国特許出願第０７１５２２２１９号（Ｉ　ＢＭドケット番号ＥＮ９− ９０−０１２）　と、１９９０年６月２６日出願の米国特許出願第０７１５４３ ４６４号（ＩＢＭドケット番号ＥＮ９−９０−０１８）及びその第３図に示され ている。また、背景どして本明細書に記載するメモリ管理は、１９９０年６月２ ６日出願の発明の名称がｒＭＥＭＯＲＹＭＡＮＡＧＥＭＥＮＴ　ＦＯＲ，５ＣＡ ＬＡＢＬＥ　ＣＯＭＰＯＵＮＤ　ｌＮ５ＴＲＵＣＴＩＯＮ　ＳＥＴＭＡＣＨｒＮ ＥＳ　ＷＩＴＨＩＮ　ＭＥＭＯＲＹ　ＣＯＭＰＯＵＮＤＩＮＧＪである米国特許 出願筒０７１５４３４５８号（ＩＢＭド’７ツト番号ＥＮ９−９０−０４２）に も記載されている。

インメモリ複合化は、第３図に全体的に示されている。第３図で、階層的メモリ 機構は、補助記憶装置及びコンピュータの実メモリとインターフェースする入出 力アダプタ４０を含んでいる。この機構の実メモリには、中速で比較的大容量の 主記憶装置４６と、高速で比較的小容量の命令キャッシュ４８が含まれる。（本 明細書では、主記憶装置とキャッシュを総称して、「実メモリ」、「実記憶域」 または単に「メモリ」と称する。）命令のストリームは、補助記憶装置から入出 力アダプタ４０によって取り込まれ、主記憶装置４６内の「ページ」と称するブ ロックに記憶される。「行」と称する隣接した１組の命令が、主記憶装置４６か ら命令キャッシュ４８に移動され、そこで命令取出し／発行ユニット５０による 処理のため高速参照に使用できる。キャッシュから取り出された命令は、発行さ れ、５２で復号された後に、実行のため機能ユニット５６．５８１６０１．６０ に渡される。

実行中、プログラム内にある命令に対する参照が行われる時、その命令のアドレ スがキャッシュ管理ユニット６２に供給される。キャッシュ管理ユニット６２は 、このアドレスを使って、アドレスされた命令を含む１つまたは複数の命令を命 令キャッシュ４８から取り出してユニット５ｏ内の待ち行列に入れる。アドレス された命令がキャッシュ内にある場合は、キャッシュ「ヒツト」が発生する。そ うでない場合は、キャッシュ「ミス」が発生する。キャッシュ・ミスの場合、キ ャッシュ管理ユニット６２は、要求された命令の行アドレスを記憶管理機能群６ ４に送る。この記憶管理機能群６４には、例えば、キャッシュ管理ユニット６２ の供給する行アドレスを使って、アドレスされた行を含むページが主記憶装置４ ６内にあるか否かを判定する、実記憶管理機能を含めることができる。そのペー ジが実メモリ内にある場合、実記憶管理機能は、その行アドレスを使って、キャ ッシュ・ミスになっている命令を含む行を、主記憶装置４６から命令キャッシュ ４８に転送する。要求された命令を含む行が主記憶装置内にない場合は、オペレ ーティング・システムが別の記憶管理機能を活動化し、必要な行を含むページの 識別をそれに供給する。上記の記憶管理機能は、その行を含むページを識別する アドレスを入出力アダプタ４０に送る。入出力アダプタ４０は、補助記憶装置か らそのページを取り込み、それを主記憶装置４６に供給する。取り出されたペー ジ用の場所をあけるだめに、記憶管理機能は、取り出されたページで置換すべき 主記憶装置４６内のページを選択する。８０１８Ｍアーキテクチャでは、置換さ れたページは、タグ情報を複合化せずに入出力アダプタを介して補助記憶装置に 返すことが企図されている。このようにして、ある命令シーケンスの実行中に即 座に必要になる可能性の最も高い命令群が、命令キャッシュ４８内の機能ユニッ トに隣接する位置にくる。この階層的メモリ機構は、必要とされるがキャッシュ 内にない命令を高速に検索する能力を提供する。

ＳＣｌ５Ｍアーキテクチャの環境では、インメモリ命令複合化は、命令複合化ユ ニット７ｏによって提供されることができる。この命令複合化ユニット７ｏは、 機能的に入出力アダプタ４０と主記憶装置４６間にあり、従って、スカラー命令 ストリームの複合化を、主記憶装置４６への入力または主記憶装置４６内で行う ことができる。この記憶位置では、ページ取出し進行中に命令は複合化されるこ とができる。

代りに、命令複合化ユニットは、主記憶装置４６と命令キャッシュ４８間の位置 ７２を占有することができ、複合命令は、命令キャッシュ４８から取り出される 際に、行ごとに形成される。これは、好ましい実施例と見なせる。

複合化の例 どんな複合化の技法を使用するかは、設計上の選択の問題である。しかし、例示 のため、隣接するスカラー命令から形成される複合命令を生成する１つの技法に ついて説明する。

これは、前記の米国特許出願第０７１５４３４５８号に示されたものである。例 えば、命令は、テキストの６バイト（３ハーフワード）、４バイト（２ハーフワ ード）または２バイト（１ハーフワード）を占めることができる。この例では、 可変長命令を含む命令セットを複合化するための規則が、長さ２バイトまたは４ バイトのすべての命令が、互いに複合化可能であると規定している。すなわち、 ２バイト命令は、この特定の例では、別の２バイト命令または別の４バイト命令 と並列に実行することができ、４バイト命令は、別の２バイト命令または別の４ バイト命令と並列に実行することができる。この規則はさらに、６バイト長の命 令は、すべて複合化できないと規定している。したがって、６バイト命令は、単 独でしか実行できない。もちろん、複合化は、この規則の例に制限されるもので はなく、所定のコンピュータ・アーキテクチャ用の特定の構成内に存在する命令 を並列に実行するための判定基準を規定する複数の規則を含むことができる。

この例で使用する命令セットは、システム／３７ｏアーキテクチヤから採ったも のである。各命令の命令コードを検査することによって、その命令コード内の命 令長コード（ＩＬＣ）から、各命令の長さを決定することができる。さらに、命 令のタイプは、他の命令コード・ビット内に規定されている。命令のタイプと長 さが決定されると、特定の命令が並列実行のために他の１つまたは複数の命令と 複合化されるか、それとも単独で実行されるかを示すためにその特定の命令用の タグ・ビットを含む複合化タグが生成される。

この例（限定されていない）のタグ・フォーマットでは、２つの隣接する命令が 複合化できる場合、メモリ内で生成されるタグ・ビットは、複合化された最初の 命令では＋＋１＃、複合化された第２の命令ではＵＯＵとなる。しかし、、第１ 及び第２の命令が複合化できない場合は、この第１のタグ・フォーマットでは、 最初の命令のタグ・ビットがＵＯＵになり、その後に第２及び第３の命令が、複 合化できるかどうか検討される。選択された複合化技法に従って命令バイト・ス トリームが処理され、様々なスカラー命令に対する複合化ビットがコード化され た後、命令のより大きなグループを見るためのより大きなウィンドウを使用し、 複合化に最善のＮ個の命令の組合せを取り上げることによって、並列実行を達成 するためにより最適な結果を得ることができる。

プログラムの複合化 しかしながら、本明細書で解決される問題の例として上記の例を取り上げると、 一般に、第４Ａ図に全体的に示したシステム及び処理を提供する必要があると考 えられる。第５図に関して述べる既存の高水準言語で記述された既存のプログラ ム、または第６図に関して説明されたように処理すべき既存のアセンブリ言語プ ログラムを処理する必要がある。そこで本発明者等は、複合命令を実行できるよ うに設計されたコンピュータ内で単一の複合命令として実行できる命令のシーケ ンスを識別する能力を有するシステムを提供した。

第４Ａ図に移ると、システムとハードウェア・アーキテクチャの両方に反映する １組の規則に基づいて複合命令プログラムを作成する複合化ファシリティに、プ ｒ−］／ｆラムが入力として供給されるシーケンスが図示されている。好ましい 複合化ファシリティは、１９９１年１月１５日出願の米国特許出願第０７／６４ ２０１１号（ＩＢＭドケット番号ＥＮ９−９０−〇４９）に示されている。これ らの規則を、以下では複合化規則と称する。複合化ファシリティによって作成さ れたプログラムは、その後、第７図に全体的に示す複合命令実行エンジンによっ て直接実行されることができる。

しかしながら、第５図は、あるプログラムがたどる高水準ソース・コードから実 際の実行までの典型的な経路を示しており、第４図で示唆される可能な機構の１ つと見なすことができる。アセンブリ水準プログラムに関する他の例については 、第６図に関して説明する。

第５図を参照すると、コンピュータ・システム内には、ソフトウェアとハードウ ェアの両方で、複合化が発生できる位置が多数あり得ることが理解されよう。そ のそれぞれに独自の長所と短所がある。第５図に示すように、プログラムがソー ス・コードから実際の実行までに典型的にたどる様々な段階がある。コンパイル 段階の間に、ソース・プログラムが機械コードに変換され、ディスク４６に記憶 される。実行段階の間に、そのプログラムがディスク４６から読み出され、特定 のコンピュータ・システム構成５０の主記憶装置４８にコードされる。コンピュ ータ・システム構成５０内では、適当な命令処理ユニット５２．５４．５６によ って命令が実行される。複合化は、この経路上のどこでも行うことができる。

一般に、複合化ファシリティの位置が命令処理ユニット（ＩＰ’Ｕ）に近ければ 近いほど、時間の制約が厳しくなる。複合化ファシリティの位置がＩＰＵから遠 ければ、それだけ多くの命令を大きなサイズの命令ストリーム・ウィンドウ内で 検査して、複合化のための最善のグループ化を決定し、実行性能を向上させるこ とができる。

アセンブリ言語プログラムの複合化 第６図の流れ図は、システムとハードウェア・アーキテクチャの両方に反映する １組のカストマイズされた複合化規則５８に従ってアセンブリ言語プログラムか ら複合命令セット・プログラムの生成を示す図である。このアセンブリ言語プロ グラムは、ソフトウェア複合化ファシリティ５９への入力として供給される。複 合化ファシリティＳ９は、ｍ工。

ｍ２．　＋＋＋ｒｎＴｌ命令ブロック（ｍ＝　１　、２　、　、、、）中のプロ グラムを解析し、複合命令プログラムを作成する連続した命令ブロックが、複合 化ファシリティ５９によって分析される。ブロックには、１からｎまでの番号が 付けられる。ブロックｎのメンバ命令は、■□で示される。ただし、ｍの範囲は 、１からそのブロック内の命令の数までである。複合化できるかどうか一緒に考 慮される命令群を含むバイト・ストリーム内の各ブロック６０．６２．６４の命 令の数は、複合化ファシリティの設計に応じて変わり、ブロックごとに変わるこ とがある。

第６図に示されるように、この特定の複合化ファシリティは、各ブロック内の“ ｍ　”個の命令について２元複合化を考慮するように設計されている。第１ステ ツプは、第１及び第２の命令が複合化可能な対をなすか否かを検討し、次に第２ 及び第３の命令が複合化可能な対をなすか否かを検討し、次に第３及び第４の命 令が複合化可能な対をなすか否かを検討し、そのブロックの終りまでこれを繰り 返すことである。様々な可能な複合化可能対Ｃ１〜Ｃ５が識別された後、複合化 ファシリティは、複合化された命令の好ましいグループ化を選択し、フラグまた は識別子ビットを使って、複合命令の最適のグループ化を識別することができる 。

最適のグループ化が存在しない場合は、複合化可能な隣接するスカラー命令のす べてを識別して、様々な複合命令の間に位置する目標への分岐で、遭遇する複合 化されたどの対をも活用できるようにすることができる。複数の複合化ユニット が利用できる場合、命令ストリーム内の複数の連続したブロックを同時に複合化 することができる。

複合化されたプログラムの実行 第７図の流れ図は、ハードウェア・プリプロセッサ６６またはソフトウェア・プ リプロセッサ６７によって生成された複合命令セット・プログラムの実行を示す 図である。複合命令を有するバイト・ストリームは、複合命令（ＣＩ）キャッシ ュ６８に流れ込む。このキャッシュ６８は、記憶バッファとして役立つ複合命令 に対する高速アクセスを実現するＣＩ発行論理回路６９が、ＣＩキャッシュから 複合命令を取り出し、個々の複合化された命令を適当な機能ユニットに発行して 、並列に実行させる。

複合命令コンピュータ・システム内のＡＬＵ群などの命令実行ユニット（ＣＩ　 ＥＵ）７１は、スカラー命令を単独で１回に１つ実行するか、または複合化され たスカラー命令を他の複合化されたスカラー命令と並列に実行する能力を有する ことを強調する必要がある。また、上記の並列実行は、コンピュータのアーキテ クチャ及び特定のコンピュータ・システム構成に応じて、ＡＬＵ、浮動小数点（ 、ＦＰ）ユニット７３、記憶アドレス生成ユニット（ＡＵ）７５などの異なるタ イプの実行ユニット内で、または複数の同一タイプのユニット（ＦＰＩ、ＦＰ２ など）内で行うことができる。

複合化における制御情報 前記の例で説明された第１のタグ・フォーマットでは、複合化情報が、テキスト の２バイト（命令とデータ）ごとに１ビツトとして、命令ストリームに付加され る。

一般に、制御情報を含むタグは、複合化されたバイト・ストリーム内の各命令に 、すなわち複合化されないスカラー命令、ならびに対、３つ組、またはそれより 大きな複合化されたグループとして含まれる複合化された各スカラー命令に付加 されることができる。本明細書では、識別子ビットとは。

複合化されたグループを形成する複合化されたスカラー命令を識別し、複合化命 令プログラム内に残っており、取り出されると単独で実行される、複合化されて いないスカラー命令からそれを区別するのに特に使用されるタグの部分を指す。

３個以上のスカラー命令をグループ化して複合命令を形成できる場合、追加の識 別子ビットが有利となることがある。

実際に複合化された特定のスカラー命令数を示すのに必要な識別子ビットの最小 数は、グループ化して複合命令を形成することのできるスカラー命令の最大数の ２を底とする対数（を最も近い整数に切り上げた値）である。例えば、最大値が ２であれば、各複合命令ごとに１つの識別子ビットが必要である。最大値が３ま たは４であれば、各複合命令ごとに２つの識別子ビットが必要である。最大値が ５．６．７または８であれば、各複合命令ごとに３つの識別子ビットが必要であ る。

このコード化方式を実施した第２のタグ・フォーマットを、下記の表１に示す。

表１ 識別子　複合化され ビット　コード化された意味　る命令の数ＯＯこの命令は次の命令と複合化さ　 なしれない ０１　この命令は次の１つの命令と複　２合化される １０　この命令は次の２つの命令と複　３合化される １１　この命令は次の３つの命令と複　４合化される テキストの各ハーフワードごとにタグが必要になるような命令の整列を仮定する と、命令ストリームが実行するために取り出される時に、ＩＰＵが最初の命令の タグ以外のすべてのタグを無視することが理解できる。言い換えると、取り出さ れたテキストのうちの１ハーフワードを検査し、その識別子ビットのチェックに よってそれが複合命令の先頭であるか否かを判定する。表１に従って、それが複 合命令の先頭でない場合、その識別子ビットはＯである。そのハーフワードが２ つのスカラー命令を含む複合命令の先頭である場合、第１の命令の識別子ビット は”Ｉ　ＩＴであり、第２の命令の識別子ビットはＩＴ　Ｏ”である。そのハー フワードが３つのスカラー命令を含む複合命令の先頭である場合、第１の命令の 識別子ビットはｎ２″であり、第２の命令の識別子ビットはＮ１＋ｊであり、第 ３の命令の識別子ビットは”ＯＩｔである。

言いかえれば、各ハーフワードの識別子ビットは、この特定のハーフワードが複 合命令の先頭であるか否かを識別すると同時に、その複合化されたグループを構 成する命令数を示す。

この複合命令をコード化する方法は、３つの命令を複合化して３つ組のグループ を形成する場合、第２及び第３の命令も複合化されて対のグループを形成するこ とを前提としている。言いかえると、３つ組のグループの第２の命令への分岐が 発生する場合、第２の命令の識別子ビット”１”は、その３つ組のグループの第 １の命令が実行されなかった場合でも、第２及び第３の命令が複合化された対と して並列に実行されることを示している。

本発明では、特定のコンピュータ・システム構成について１回だけ命令ストリー ムを複合化すればよく、その後、複合化された命令が取り出されると、それに関 連する識別子ビットも取り出されることは、当業者にとって明白であろう。これ によって、いわゆるスーパースカラー計算機で実行のために同一のまたは異なる 命令が取り出されるごとに、並列実行のために最後の瞬間に特定のスカラー命令 の非効率な判定と選択を繰り返し行うことが不要になる。

命令間に参照点がない場合の複合化 命令ストリームからの複合命令の生成は、命令がどこで始まるかを示すｅ照点が わかっている場合には簡単である。本明細書では、参照点とは、命令またはデー タあるいはその両方を含むテキストのどのバイトが命令の第１バイトであるかに ついての知識を意味する。この知識は、命令境界の位置に関する情報を提供する 何らかのマーキング・フィールドまたは他の標識によって得ることができる。多 くのコンピュータ・システムでは、このような参照点は、コンパイル時にコンパ イラによって、また命令の取出し時にＣＰＵによってだけ明示的に知られる。コ ンパイルの後に複合化が完了した時に、コンパイラは、タグを用いて、どのバイ トが命令の第１バイトを含み、どの命令がデータを含んでいるかを示すことがで きる。正確な命令位置が既知であるので、この余分の情報により複合化ファシリ ティはより効率的になる。もちろん、コンパイラは、命令境界を示す特定の情報 を複合化ファシリティに提供するために、他の方法で命令とデータを区別する。

４バイト命令がすべてバイト境界上で整列されるシステムでは、テキストの４バ イトごとに１つのタグが関連付けられる。同様に、命令が任意に整列されること ができる場合には、テキストの１バイトごとにタグが必要である。ただし、一部 のコンピュータ・アーキテクチャでは、可変長命令が可能であり、さらにデータ と命令が混在することが許されることもあり、したがって、複合化処理が複雑に なる。もちろん、実行時には、適切な実行を可能にするために命令境界がわかっ ていなければならない。しかし、複合化は、命令実行よりも十分に前の時点で行 うことが好ましいので、命令がどこから始まるかの知識もどのバイトがデータで あるかの知識もない状態で命令を複合化する技法が必要である。この技法は、命 令が通常は固定長でありデータと混在しないＲＩＳＣ（縮小命令セット・コンピ ュータ）アーキテクチャを含めて、広く受け入れられているタイプのすべてのア ーキテクチャに適用できることが必要である。本発明に関連して、第４Ａ図に関 して全般的に述べる諸タスクの実行は、１９９０年５月４日出願の米国特許出願 第０７１５１９３８２号に全般的に記載されている種類の複合命令実行エンジン の助けを得て、他の環境で実施される。

複合化ファシリティを備えた好ましいシステムの編成一般に、好ましい動作環境 は、第４Ｂ図に示した動作環境で代表される。複合化ファシリティは、ソフトウ ェア・エンティティでもよいが、１９９１年１月１６日出願の米国特許出願第０ ７／６４２０１１号に詳細に記載された命令複合化ユニットによって複合化ファ シリティのこの実施例を実施することもできる。第４Ｂ図を参照すると、本発明 に従って構成された、キャッシュ管理ユニット１４４を有するデジタル°コンピ ュータ・システムまたはデジタル・データ処理システムの一部分の代表的な実施 例が示されている。このコンピュータ・システムは、２つまたはそれ以上の命令 を並列に処理する能力を有する。このコンピュータ・システムは、処理すべきで ある命令及びデータを、スカラー計算機用の１連の基本命令の形で記憶するため の第１の記憶機構を含んでいる。

この記憶機構は、高水準記憶装置１３６として識別される。

この記憶装置（ｒ主記憶装置」でもある）は、大容量で低速の記憶機構であり、 例えば、大容量システム記憶装置、または包括的な階層的記憶システムの下位部 分とすることができる。

第４Ｂ図のコンピュータ・システムはまた、高水準記憶装置１３６から命令を受 け取り、かつこれらの命令に、これらの命令のうちのどれが互いに並列に実行で きるかを示すタグの形の複合情報を関連づける命令複合化ファシリティまたは機 構も含んでいる。適当な命令複合化ユニットは、命令複合化ユニット１３７によ って表される。この命令複合化ユニット１３７は、入ってくる命令を解析して、 そのどれが並列に処理できるかを判定する。さらに、命令複合化ユニット１３７ は、これらの解析された命令に対して、どの命令が互いに並列に処理でき、どの 命令が互いに並列に処理できず単独で処理しなければならないかを示す、タグ・ ビットを生成する。

第４Ｂ図のシステムはさらに、命令複合化ユニツト１３７に結合され、解析され た命令とそれらに関連するタグ・フィールドを受け取り、かつこれらの記憶され た複合化された命令が取り出せるようにそれらのタグ・フィールドを記憶するた めの第２の記憶機構を含んでいる。この第２または第３以降の記憶機構は、複合 命令キャッシュ１３８で代表される。

複合命令キャッシュ１３８は、低速の記憶機構１３６にアクセスする頻度を低下 させてコンピュータ・システムの性能を改良するのに一般的に使用される種類の 小容量で、高速の記憶機構である。゛ 第４Ｂ図のシステムはさらに、互いに並列に動作する複数の命令処理機能ユニッ ト１３９．１４０．１４１などを含んでいる。これらの命令処理機能ユニット１ ３９ないし１４１は、互いに並列に同時に動作し、それぞれが、それ自体で１つ または複数のタイプの機械レベル命令を処理する能力を有する。使用される機能 ユニットの例には、汎用演算論理装置（ＡＬＵ）　、アドレス生成型ＡＬＵ、デ ータ依存性縮小式％式％ 日出願の同時継続の米国特許出願第０７１５０４９１０号に開示されている好ま しいタイプのもの）、分岐命令処理ユニット、データ・シフタ・ユニット、浮動 小数点処理ユニットなどがある。所定のコンピュータ・システムは、可能な機能 ユニットのいくつかを含むことができる。例えば、所定のコンピュータ・システ ムは、汎用ＡＬＵを２個以上含むことができる。また、所定のコンピュータ・シ ステムは、これら異なるタイプの機能ユニットのすべてを含む必要はない。どん な構成をとるかは、検討中の特定のコンピュータ・システムの性質によって決ま る。

第４Ｂ図のコンピュータ・システムはまた、複合命令キャッシュ１３８に結合さ れ、そこに記憶された隣接する命令が並列に処理できることを命令タグ・ビット が指示する時、命令処理機能ユニット１３９〜１４１のうちの異なるユニットに それらの命令を供給する命令取出し／発行機構も含んでいる。この機構はまた、 並列実行が不可能であり、命令を単独で処理しなければならないことをタグ・ビ ットが指示する時は、単一の命令を個々の機能ユニットに供給する。この機構は 、命令取出し／発行ユニット１４２で代表される。命令取出し／発行ユニット１ ４２は、複合命令キャッシュ１３８から命令を取り出し、タグ・ビットと命令コ ード・フィールドを検査すると同時に復号機能を実行し、このような検査ならび に関連する他のパイプライン制御信号に基づいて、検討中の命令を機能ユニット １３９〜１４１のうちの適当なユニットに送る。

ＳＣｌ５Ｍアーキテクチャの環境では、命令複合化ユニット１３７によってイン キャッシュ命令複合化を行い、その結果、各キャッシュ行の複合化が、複合命令 キャッシュ１３８の入力部で行えるようになる。すなわち、各キャッシュ行が主 記憶装置１３６から取り出されてキャッシュ１３８に入れられる時、その行は、 ユニット１３７内で複合化できるかどうか解析され、複合化情報タグ・ビットと 共に渡されて、複合命令キャッシュ１３８に記憶される。

キャッシュ化の前に、行は、命令複合化ユニット１３７内で複合化される。この ユニット】３７はタグ・ビット・セットを生成する。これらのタグ・ビットは、 それらと関連する命令に直接付加できる。また、それらの今全自遠と並列にタグ ・ビットを供給することもできる。いずれの場合でも、これらのビットは、その 命令の行と共にキャッシュ１３８に記憶するために供給される。必要に応じて、 キャッシュ１３８の複合化された命令は、命令取出し／発行ユニット１４２によ って、そのタグ・ビット情報と共に取り出される。命令取出し／発行ユニット１ ４２及び複合命令キャッシュ１３８は、最大の長さの複合命令（システムの定義 による）が、複合命令キャッシュ１３８から取り出され、機能ユニット１３９． １４０．１４１などに発行されるように設計されている。命令取出し／発行ユニ ット１４２は、命令を受け取ると、それらのタグ・ビットを検査して、復号検査 によってそれらが並列に処理できるか否かを判定し、命令コード・フィールドを 検査して、使用可能な機能ユニットのうちのどれがそれらの処理に最も適してい るかを決定する。２つ以上の命令が並列処理に適しているとタグ・ビットが示す 場合には、それらの命令は、その命令コード・フィールドのニード化に応じて、 機能ユニットのうちの適当なユニットに送られる。その後、これらの命令は、そ れぞれの機能ユニットによって互いに並列に処理される。

並列処理に適さない命令に遭遇した時には、その命令コードによって決定される 適当な機能ユニットにその命令を送り、その後、この命令は、選択された機能ユ ニット内で単独に処理される。

複数の命令が常に並列に処理される理想的なケースでは、このコンピュータ・シ ステムの命令実行率が、１回に１命令が実行される場合のＮ倍になるはずである 。ただし、Ｎは、並列に処理されるグループの命令数である。

複合化におけるさらに別の制御情報（タグ）前述したように、制御フィールドま たはタグは、複合命令の境界を定める情報を含むが、特定の実施態様に有効と考 えられるだけの追加情報を含むことができる。

例えば、第３のタグ・フォーマットでは、制御フィールド（タグ）を、８ビツト ・フィールドとして、次のように規定される。

１０１１　℃２　℃３　ｔ４　ｔ５　℃６　ｔ７ビツト　機能 ｔｏ　１ならば、この命令は、複合命令の先頭にマークを付ける。

ｔｌ　１ならば、２つの複合命令を並列に実行する。

ｔ２　１ならば、この複合命令は、複数の実行サイクルを有する。

し、　１ならば、パイプライン化を中断する。

ｔ４　命令が分岐でこのビットが１ならば、分岐を取ると予測される。

し５　１ならば、この命令は、前の複合命令からの記憶インターロックを有する 。

ｔ６　１ならば、動的命令発行をイネーブルする。

ｔ７　１ならば、この命令はＡＬＵを使用する。

複合化のための命令の分類 一般に、複合化ファシリティは、並列に実行される命令のクラスを捜し、ハード ウェアによって処理されることができない複合命令のメンバ間のインターロック が存在しないことを確認する。互換性のある命令のシーケンスが見つかった時、 複合命令が生成される。例えば、システム／３７０アーキテクチヤは、下記のク ラスに分割できる。

１、ＲＲ−フォーマット　ロード、論理演算、算術演算、比較 ・Ｌ　ＣＲ−−Ｌｏａｄ　Ｃｏｍｐｌｅｍｅｎｔ　（補数ロード）−Ｌ　Ｐ　Ｒ −−Ｌｏａｄ　Ｐｏ５ｉｔｉｖｅ　（正数ロード）・Ｌ　Ｎ　Ｒ−−Ｌｏａｄ　 Ｎｅｇａｔｉｖｅ　（負数ロード）−Ｌ　Ｒ−−Ｌｏａｄ　Ｒｅｇｉｓｔｅｒ　 （レジスタ・ロード）・ＬＴＲ−−Ｌｏａｄ　ａｎｄ　Ｔｅ５ｔ　（ロード及び テスト）・ＮＲ−−ＡＮＤ（論理積） ・ＯＲ＝−ＱＲ（論理和） ・ＸＲ−−ＥｘシＬｕ５ｉｖｅＯＲ（排他的論理和）・ＡＲ−−Ａｄｄ（加算） ・ＳＲ−−５ｕｂｔｒａｃｔ　（減算）・Ａ　Ｌ　Ｒ−−Ａｄｄ　Ｌｏｇｉｃａ ｌ　（論理加算）・Ｓ　Ｌ　Ｒ−−５ｕｂｔｒａｃｔ　Ｌｏｇｉｃａｌ　（論理 減算）・ＣＬＲ−−Ｃｏｍｐａｒｅ　Ｌｏｇｉｃａｌ　（論理比較）−ＣＲ−− Ｃｏｍｐａｒｅ（比較） ２、Ｒ３−フォーマット　シフト（記憶アクセスなし）・Ｓ　ＲＬ　−−５ｈｉ ｆｔ　Ｒｉｇｈｔ　Ｌｏｇｉｃａｌ　（論理右シフト）・Ｓ　Ｌ　Ｌ　−−５ｈ ｉｆｔ　Ｌｅｆｔ　Ｌｏｇｉｃａｌ　（論理左シフト）−Ｓ　ＲＡ　−−５ｈｉ ｆｔ　Ｒｉｇｈｔ　Ａｒｉｔｈｍｅｔｉｃ（算術右シフト） ・Ｓ　Ｌ　Ａ　−−５ｈｉｆｔ　Ｌｅｆｔ　Ａｒｉｔｈｍｅｔｉｃ（算術左シフ ト） ・Ｓ　ＲＤ　Ｌ　−−５ｈｉｆｔ　Ｒｉｇｈｔ　Ｌｏｇｉｃａｌ　（論理右シフ ト）・Ｓ　Ｌ　Ｄ　Ｌ　−−５ｈｉｆｔ　Ｌｅｆｔ　Ｌｏｇｉｃａｌ　（論理左 シフト）・Ｓ　ＲＤ　Ａ　−−５ｈｉｆｔ　Ｒｉｇｈｔ　Ａｒｉｔｈｍｅｔｉｃ （算術右シフト） ・５ＬＤＡ　−−ＳｈｉｆｔＬｅｆｔＡｒｉｔｈｍｅｔｉｃ（算術左シフト） ３、分岐　−一　カウント及びインデックスによる分岐０Ｂ　ＣＴ　−−Ｂｒａ ｎｃｈ　ｏｎ　Ｃｏｕｎｔ（カウント分岐、ＲＸフォーマット） −ＢＣＴＲ−−Ｂｒａｎｃｈ　ｏｎ　Ｃｏｕｎｔ（カウント分岐、ＲＲフォーマ ヅト） ・Ｂ　Ｘ　Ｈ−−Ｂｒａｎｃｈ　ｏｎ　Ｉｎｄｅｘ　Ｈｉｇｈ（高位インデック ス分岐、ＲＳフォーマット）・Ｂ　Ｘ　Ｌ　Ｅ　−−Ｂｒａｎｃｈ　ｏｎ　Ｉｎ ｄｅｘ　Ｌｏｗ（低位インデックス分岐、ＲＳフォーマット）４、分岐　−一　 条件分岐 ・Ｂ　Ｃ−−Ｂｒａｎｃｈ　ｏｎ　Ｃｏｎｄｉｔｉｏｎ（条件分岐、ＲＸフォー マット） ・Ｂ　ＣＲ−−Ｂｒａｎｃｈ　ｏｎ　Ｃｏｎｄｉｔｉｏｎ（条件分岐、ＲＲフォ ーマット） ５、分岐−分岐及びリンク ・Ｂ　Ａ　Ｌ　−−Ｂｒａｎｃｈ　ａｎｄ　Ｌｉｎｋ（分岐及びリンク、ＲＸフ ォーマット）・Ｂ　Ａ　Ｌ　Ｒ−−Ｂｒａｎｃｈ　ａｎｄ　Ｌｉｎｋ（分岐及び リンク、ＲＲフォーマット）°Ｂ　Ａ　Ｓ　−−Ｂｒａｎｃｈ　ａｎｄ　５ａｖ ｅ（分岐及びセーブ、ＲＸフォーマット）°Ｂ　Ａ　Ｓ　Ｒ−−Ｂｒａｎｃｈ　 ａｎｄ　５ａｖｅ（分岐及びセーブ、ＲＲフォーマット）６、記憶 ＠Ｓ　Ｔ　ＣＭ　−−５ｔｏｒｅ　Ｃｈａｒａｃｔｅｒｓ　Ｕｎｄｅｒ　Ｍａｓ ｋ（マスク下文字記憶、Ｏ−４バイト記憶、ＲＳフォーマット） ・ＭＶＩ　−−ＭｏｖｅＩｍｍｅｄｉａｔｅ（即値移動、１バイト、 ＳＩフォーマット） ・ＳＴ　−−５ｔｏｒｅ（記憶、４バイト）−Ｓ　Ｔ　Ｃ−−５ｔｏｒｅ　Ｃｈ ａｒａｃｔｅｒ（文字記憶、１バイト） ・ＳＴＨ−−５ｔｏｒｅ　Ｈａｌｆ （ハーフ記憶、２バイト） ７、ロード −ＬＨ−−Ｌｏａｄ　Ｈａｌｆ　（ハーフ・ロード、２バイト）”Ｌ　−Ｌｏａ ｄ（ロード、４バイト）８　、ＬＡ　−−Ｌｏａｄ　Ａｄｄｒｅｓｓ　（アドレ ス・ロード）９、ＲＸフォーマット　算術演算、論理演算、挿入、比較・Ａ　− −Ａｄｄ（加算） ・ＡＨ−−ＡｄｄＨａｌｆ（半加算） −ＡＬ　−−ＡｄｄＬｏｇｉｃａｌ（論理加算）・Ｎ−−ＡＮＤ（論理積） −Ｏ−−ＯＲ（論理和） ・Ｓ　−−５ｕｂｔｒａｃｔ　（減算）−Ｓ　Ｈ−−５ｕｂｔｒａｃｔ　Ｈａｌ ｆ　（半減界）・Ｓ　Ｌ　−−５ｕｂｔｒａｃｔ　Ｌｏｇｉｃａｌ　（論理減算 ）・Ｘ　−−Ｅｘｃｌｕｓｉｖｅ　ＯＲ（排他的論理和）−Ｉ　Ｃ−−Ｉｎ５ｅ ｒｔ　Ｃｈａｒａｃｔｅｒ　（文字挿入）−Ｉ　ＣＭ　−−Ｉｎ５ｅｒｔ　Ｃｈ ａｒａｃｔｅｒ　Ｕｎｄｅｒ　Ｍａｓｋ（マスク下の文字挿入、 ０−４バイト取出し） −Ｃ，−−Ｃｏｍｐａｒｅ　（比較） ・ＣＨ−−Ｃｏｍｐａｒｅ　Ｈａｌｆ　（半比較）・ＣＬ　−−Ｃｏｍｐａｒｅ 　Ｌｏｇｉｃａｌ　（論理比較）−ＣＬ　Ｉ　−−Ｃｏｍｐａｒｅ　Ｌｏｇｉｃ ａｌ　Ｉｍｍｅｄｉａｔｅ（即値論理比較） ・ＣＬＭ　−−Ｃｏｍｐａｒｅ　Ｌｏｇｉｃａｌ　Ｃｈａｒａｃｔｅｒ　Ｕｎｄ ｅｒ　Ｍａｓｋ（マスク下文字論理比較） １０、　ＴＭ　−−Ｔｅ５ｔ　Ｕｎｄｅｒ　Ｍａｓｋ　（マスク下のテスト）シ ステム／３７０命令の残りの命令は、本発明では、実行のために複合化されるも のとは見なされない。これによって、これらの命令が、将来の複合命令実行エン ジン上で複合化されることが排除されるわけではない。

プログラムでの最も一般的なシーケンスの１つは、ＴＭまたはＲＸフォーマット の比較クラスの命令を実行することである。その結果は、その直後に続く条件分 岐型命令の実行を制御するのに使用される。ＣＯＭＰＡＲＥ命令及びＢＲＡＮＣ Ｈ命令を並列に実行することによって性能が改善でき、これは、高性能命令プロ セッサでは時として動的に行われる。典型的なアーキテクチャでは、ＣＯＭＰＡ ＲＥクラスの命令の様々なメンバのすべてとＢＲＡＮＣＨクラスの命令のメンバ のすべてを命令復号処理中にすばやく識別することには、多少の困難が伴う。こ の困難は、本発明によって回避される。というのは、諸クラスの全メンバの解析 が前もって行われ、動作することが保証された複合命令が生成されるためである 。

ハードウェアの設計に応じて、多くのクラスの命令を並列に実行することができ る。上述のＣＯＭＰＡＲＥとＢＲＡＮＣＨの複合命令に加えて、ＬＯＡＤ命令と ＲＲフォーマット命令、ＢＲＡＮＣＨ命令とＬＯＡＤ　ＡＤＤＲＥＳＳ命令など 、他の複合命令が考えられる。プロセッサが必要な実行ユニットを有する場合に は、複合命令に、例えばＲＲフォーマットの算術演算など、同一クラスの複数の 命令を含めることもできる。

命令複合化の最適化 実現可能な、どの命令プロセッサにも、複合命令を構成できる命令数に上限が存 在する。複合命令を生成することによって実行可能命令を生成しつつある複合化 ファシリティに対してこの上限ｍを指定して、複合化ファシリティの生成する複 合命令が、基礎となるハードウェアの最大能力を超えないようにしなければなら ない。厳密にいえば、ｍは、ハードウェア実施態様の結果であることに留意され たい。これは、ソフトウェアによって所定のコード・シーケンス中で複合化する ために解析される命令の範囲を制限するものではない。一般に、解析の範囲が広 いほど、複合化ファシリティによってより有利な複合化が認識されるので、それ だけ大きな並列性が得られる。例として、以下のシーケンスを検討する。

Ｘに何らかの複合化可卯な命令 Ｘ２；何らかの複合化可能な命令 ＬＯＡＤ　Ｒ１，（Ｘ）　；Ｒ１をメモリ位置ＸからロードするＡＤＤ　Ｒ３， Ｒ１；Ｒ３＝　Ｒ３＋　ＲＩＳＵＢ　ＲＬ、Ｒ２、Ｒ１＝Ｒ１−Ｒ２ＣＯＭＰ　 Ｒ１，Ｒ３、Ｒ１とＲ３とを比較するＸ３；何らかの複合化可能な命令 Ｘ４　、何らかの複合化可能な命令 ハードウェアによって課される複合化の上限がｍ＝２である場合、複合化ファシ リティの有効範囲に応じて、この命令のシーケンスを複合化する方法がいくつか 存在する。この有効範囲が４に等しい場合、複合化ファシリティは、＜−Ｘｌ〉 ＜Ｘ２　ＬＯＡＤ＞　＜ＡＤＤ　ＳＵＢ＞　＜ＣＯＭＰ　Ｘ３＞　＜Ｘ４−＞　 トイう対を作成して、ＬＯＡＤとＡＤＤの間及びＳＵＢとＣＯＭＰの間の障害を 完全に取り除く。一方、ｍ＝２のスーパースカラー計算機は、その命令発行論理 回路内で、厳密に先入れ先出し方式で命令を対にするので、＜Ｘｉ　Ｘ２＞　＜ ＬＯＡＤ　ＡＤＤ＞　＜ＳＵＢ　ＣＯＭＰ＞　＜Ｘ３　Ｘ４＞という対を作成す るはずであり、インターロックを発生させる命令の不利益を完全にこうむる。残 念ながらＡＤＤにはＬＯＡＤの結果が必要なので、このＬＯＡＤとＡＤＤを並列 に実行することはできない。同様に、ＳＵＢとＧＯＭＰを並列に実行することも できない。したがって、性能向上が得られない。

分岐と複合命令 前述のシステムは、複合命令プログラムを生成する方法を提供し、さらに、複合 化情報（タグ）と命令テキストの関連を、比較的永久的な形で維持するための様 々な方法を提案する。しかし、複合命令の途中への分岐が存在しな（＼とし＼う 保証はあり得ないので、どのようにすればこの複合化情報が維持できるか、さら に、より重要なことであるが、任意の位置への分岐が存在する状態で、どのよう にすれば正しいプログラムの挙動を維持することができるかは、これまでに明ら 力１になっていない。この問題は、後述するように、実際（二（よ第４Ｂ図の命 令取出し／発行ユニット１４２によって解決される。まず、複合化タグＴの第４ の定義を仮定する。関連する命令が、複合化命令の先頭であるか、あるし１は単 独（二実行される命令である場合には、Ｔ＝１である。さらに、複合命令の先頭 以外のメンバ命令では、Ｔ＝Ｏである。次に、命令取出し／発行ユニット１４２ が、（上述のような）最大長の複合命令を取り出すことができると仮定すると、 命令取出し／発行ユニット１４２は、分岐を取ったことに応答して命令を取り出 す時、必ず正確に分岐目標アドレスから始まる最大長の複合命令に等しいテキス トのブロックを取り出し、その後、取り出されたテキストで、次の複合命令の先 頭を示すＴ＝１の命令に出会うまで、取り出されたＴ＝○の全ての命令を複合命 令として実行する。分岐目標のＴビットが１である場合には、これは複合命令の 先頭であり、直接実行できる。第８図はこの状況を示す図である。第８図に使用 した表記法は、■ｎ、、ｌである。ただし、ｎは複合命令の番号、ｍは複合命令 ｎ中のその命令の番号である。ｍの許容範囲は、１から複合命令の最大長までで あり、この例では、複合命令の最大長は３と仮定されている。複合命令１の命令 ２は、分岐命令であり、この例では、２つの可能な目標経路ｕａＩ＋及びｌ１ｂ ｌ’ｌを有する。経路”　ａ”は、複合命令ｊの途中（工、）に分岐し、経路７ ７ｂ７１は、複合命令ｊの先頭の命令に分岐する。この分岐が経路”ａ”に従う 場合、ハードウェアは、最大長の複合命令、すなわち３個の命令を取り出し、そ の後、工ｊ２と工ｊ３を複合命令として実行する。取出しの残りすなわち工に１ は、（Ｔ＝１であることから）次の複合命令の先頭または単一の命令であると認 められ、続いて実行するためにテキストの次のブロックが取り出される間、保持 される。この分岐命令がＴＴ　ｂ″経路取って複合命令ｊの先頭の命令に達した 場合、ハードウェアは、やはり最大長の複合命令に等しいテキストのブロックを 取り出す。このブロックは、この場合は完全な複合命令、すなわち、Ｉｊｌ、工 １□及びＩＪ３をもたらす。この複合命令の実行は直接に進行する。

、この技法は、上述の第２のタグ・フォーマットなど、他のタグ・フォーマット にも同様に適用可能である。

第８図では、分岐命令Ｂ１□が、その次の命令と複合化されているが、分岐が取 られるので、この分岐命令の次の予め取出された命令は、それがその分岐を含む 複合命令のメンバ単位から構成されようが、次の単一命令または複合命令であろ うが、（データと命令が混在できるシステムでは）実際にはデータであろうが、 いずれの場合でも、正しいプログラムの挙動を維持しようとするならば、次の命 令によって機械状態が更新されてはならない。さらに、分岐命令の目標が取り出 された結果、第２の分岐を含む複合命令が取り出されることがあり、この第２の 分岐の後にもテキストが続くことがあるが、第２の分岐を取る場合には、このテ キストによって機械状態が更新されてはならない。この分岐命令への分岐のシー ケンスは、無限に繰り返す可能性がある。いずれの場合でも、正しいプログラム 挙動を維持するための解決策は、実行済みになってはならない命令が機械状態を 更新しないようにすることである。すなわち、取られた分岐の後に逐次的に続く 予め取出されたテキストの実行の結果を、無効にしなければならない。これは、 アルゴリズムでは次のように記述できる。

１、複合命令のすべての分岐を含む複合命令の実行を開始する。

２、複合命令が実際に分岐命令を含む場合には、その分岐命令と同一の複合命令 であろうと、後続の複合命令または単一命令にあろうと、その分岐の後に続くど の命令もマシン・ステートを更新しないようにする。

３、分岐が取られる場合、その分岐の後に逐次的に続く全ての命令の実行の結果 を無効にする。しかしながら、分岐目標の実行は無効にしてはならない。

本発明を好ましい実施例及び他の実施例に関して説明してきたが、ここに開示し た発明を理解すれば当業者に理解されるように、現在及び将来に様々な変更を行 うことができる。

上記の修正及び将来の改良は、本発明を最初に発明した本発明者等の権利を保護 するものと解釈すべき特許請求の範囲に含まれるものであることを理解されたい 。

ＦＩＧ、４Ａ ９　「−一一一一−−一−−−−コ ＦＩＧ、７ 記憶 ＦＩＧ、８ 命令並列プロセッサのための命令を準備するシステム及び複合命令の途中で分岐 するための機構を有するシステム開示の要約 スカラー計算機の一連の基本命令から生成された複合命令を復号するための命令 プロセッサ・システムが開示される。

このプロセッサは、複合化ファシリティにより、前記命令プロセッサで複合化命 令フォーマットの実行を可能にする制御ビットが複合命令フォーマット・テキス トに付加された、命令フォーマット・テキストを有する一連の複合命令を生成す る。このシステムは、命令プロセッサの演算論理装置によって複合命令または単 一命令として実行できる命令を取り出して復号し、元々記憶装置にあったスカラ ー計算機の基本命令のスカラー実行は、元のままに保持する。分岐など、複合命 令のメンバ単位と他の命令との相互関係に基づいたメンバ命令単位部分の実行の 記録結果の正しさに影響を及ぼす可能性のある状態が発生すると、このシステム は、複合命令のメンバ命令単位の実行をすべて無効にする。その結果得られる一 連の複合化された命令は、通常は、実行される複合化された命令ストリームが並 列の性質をもつために、保持された元のフォーマットよりも高速で実行される。

国際調査報告 に＋ｅｎｖ＋、、＋＾、。、軸ｓ、　ＰＣＴ／ＵＳ９１．１０２０３７ＰＣＴ／ ＵＳ９１１０２０：１７ ＰＣ’ｒ／ＵＳ９１１０２０：ｌフ

Claims (20)

【特許請求の範囲】
1. １．スカラー計算機の一連の基本命令を復号し、命令プロセッサで複合命令フォ ーマット・テキストの実行を可能にする命令フォーマット・テキストに付加され た制御ビットを有する命令フォーマット・テキストで一連の複合命令を生成する ための複合化復号手段と、 前記複合命令を取り出すための取出し手段と、取り出された複合命令及び単一命 令を復号するための復号手段と、 複合化命令及び単一命令を実行するための実行手段とを備え、 スカラー計算機の前記基本命令のスカラー実行を元のままに保持する複合命令プ ログラムを前記実行手段に提供することを特徴とする命令プロセッサで命令を処 理するためのシステム。
2. ２．前記基本命令は、前記命令プロセッサとは異なるが、前記複合命令プログラ ムをコンパイルまたはアセンプルすることによって、前記命令プロセッサで実行 されるスカラー計算機のために元来構成されたプログラム命令であることを特徴 とする請求項１記載の命令プロセッサで命令を処理するためのシステム。
3. ３．元の基本命令は可変長であり、メンバ命令単位の長さがｎの複合命令を前記 命令プロセッサで実行可能にする複数のｎ個の複合可能ユニットを有する複合化 ファシリティが設けられ、各複合命令に、前記複合命令の実行に関する制御フィ ールドがあることを特徴とする請求項１記載の命令プロセッサで命令を処理する ためのシステム。
4. ４．前記制御フィールドは、複合命令の先頭またはスカラー命令の先頭を示す機 能ビット情報を有する機能情報を含むことを特徴とする請求項３記載の命令プロ セッサで命令を処理するためのシステム。
5. ５．複合命令は、一方の状態にセットされたとき複合命令を区切る区切りビット 情報を含み、かつ複合命令の最初のメンバ単位とそれ以外のメンバ単位をリンク するフィールド情報を含むことを特徴とする請求項３記載の命令プロセッサで命 令を処理するためのシステム。
6. ６．前記複合命令プログラムに複合命令とスカラー命令が混在し、前記区切りビ ット情報は、複合化されたフォーマット・テキストのメンバ命令単位が前に開始 された複合命令に属するのか、それとも複合化された命令プログラムの実行で、 複合化された命令またはスカラー命令である複合化されたフォーマット・テキス トの他の命令の先頭の開始メンバ単位であるのかを示すことを特徴とする請求項 ５記載の命令プロセッサで命令を処理するためのシステム。
7. ７．プログラムは、次にくる複合化された命令プログラムの他の命令メンバ単位 に関連する結果を生じる比較クラスまたは分岐クラスの命令を含み、比較クラス の様々なメンバ及び分岐クラスのすべてのメンバの実行前解析は、前記複合化復 号手段によって実行前の命令復号中に識別されることを特徴とする実行前複合化 ファシリティを含む請求項１記載の命令プロセッサで命令を処理するためのシス テム。
8. ８．前記システムは、前記複合命令プログラムの実行のために識別される命令プ ロセッサのアーキテクチャ情報に基づくアーキテクチャ複合化規則手段を備え、 前記複合化規則手段は、複合命令のメンバ命令単位の間に、命令プロセッサで処 理できないインターロックが存在しないことを保証するチェックを与えることを 特徴とする請求項１記載の命令プロセッサで命令を処理するためのシステム。
9. ９．前記複合命令フォーマット・テキストは、複合命令のための制御フィールド 情報を含み、前記制御フィールド情報は、ａ）複合命令の先頭をマークする機能 と、ｂ）２つの複合命令を並列に実行させる機能と、ｃ）複合命令が複数の実行 サイクルを有することを示す機能と、 ｄ）パイプライン処理を中断する機能と、ｅ）命令が分岐命令であり、そのフィ ールドが分岐を取るようにセットされている場合に、予測された分岐を取らせる 機能と、 ｆ）その命令が、前の複合命令からの記憶インターロックを有するか否かを示す 機能と、 ｇ）動的命令発行を可能にする機能と、ｈ）命令が演算論理機構（ＡＬＵ）を使 用するか否かを示す機能 を有するフィールド情報からなるグループから選択されることを特徴とする請求 項１記載の命令プロセッサで命令を処理するためのシステム。
10. １０．複合命令の先頭をマークする制御フィールドは、実行のために複合化され ずスカラーのままである命令を含めて、命令の区切り文字として機能することを 特徴とする請求項９記載の命令プロセッサで命令を処理するためのシステム。
11. １１．前記複合命令プログラムは、基本命令を予め複合化することによって許容 される最大限までの複合命令の取出しを含み、分岐目標アドレスで実行を開始し 、前記命令が複合命令のメンバであることを先頭の制御フィールドが指示するす べての命令を実行することを含む処理よって実行されることを特徴とする請求項 １記載の命令プロセッサで命令を処理するためのシステム。
12. １２．さらに、命令フォーマット・テキストを複合命令プログラムとして実行す るため、命令プロセッサのアーキテクチャ情報に基づいて命令プロセッサ用の複 合化規則をチェックして、１複合命令のメンバ命令単位間に、その複合命令プロ グラムを実行すべき命令プロセッサによって実行できないインターロックが存在 しないことを保証する手段を含むことを特徴とする請求項１記載の命令プロセッ サで命令を処理するためのシステム。
13. １３．前記複合化命令プログラムは、元来は、前記複合命令プログラムを実行し ようとする前記命令プロセッサと異なる計算機に適用されるソース言語またはア センブリ言語による一連の基本命令から生じ、前記命令プロセッサによって実行 される時、複合化命令プログラムの性能が向上するように、前記複合命令プログ ラムが、機械コードに静的な最適化を適用されて前記命令プロセッサ用に再コン パイルまたは複合化されることを特徴とする請求項１記載の命令プロセッサで命 令を処理するためのシステム。
14. １４．取り出されたテキストに含まれ、メンバ単位から構成される複合命令を復 号して、前記複合命令の実行に関連する前記複合命令の命令フォーマットに付加 された制御ビットを検査するための復号手段と、 復号手段に少なくとも一部応答して、目標アドレスから前記複合命令の末尾まで のメンバ単位を発行し、前記複合命令の実行が開始された後の可能な実行のため にテキストの残りの部分を保持する発行手段とを備えたことを特徴とする複合命 令の途中に分岐を含む命令を計算機で処理するためのシステム機構。
15. １５．メンバ単位から構成される複合命令を復号して、前記複合命令の実行に関 連する前記複合命令の命令フォーマットに付加された制御ビットを検査するため の復号手段と、前記複合命令の前記メンバ単位の実行の結果の正しさ、または前 記複合命令のメンバ単位と複合命令プログラムとして結合された一連の複合命令 中の他の命令との関連する相互関係に基づく、前記の一連の複合命令の正しさに 影響を及ぼす可能性のある状態が発生した時に、前記複合命令のメンバ単位の実 行をすべて無効にするための無効化手段と、無効にされた実行が行われなかった かのように一連の命令の実行を継続する手段とを備えたことを特徴とする複合命 令の途中に分岐を含む命令を計算機内で処理するためのシステム機構。
16. １６．前記複合命令は、複数メンバの複合命令であり、前記複合命令の前記メン バ単位のうちの１つが、その後に少なくとも第２のメンバ単位が続く分岐であり 、実行中に分岐が取られた場合、第２のメンバ単位の結果が無効にされることを 特徴とする請求項１５記載の複合命令の途中に分岐を含む命令を処理するための システム機構。
17. １７．前記複合命令は、前記複合命令の他のメンバ単位と並列に実行できる分岐 命令であるメンバ単位を含み、分岐が取られた場合、その分岐に続くメンバ単位 を無効にして、後続の命令の影響を、前記の無効にされたメンバ単位が実行され なかったかのようにするための無効化手段が設けられることを特徴とする請求項 １４記載の複合命令の途中に分岐を含む命令を処理するためのシステム機構。
18. １８．分岐の後の複合命令の第２のメンバ単位が命令であるのが明らかで、かつ 前記第２メンバ単位が、命令であるかのようにその実行が開始できる場合に、無 効化手段は前記第２メンバ単位の実行を無効にすることを特徴とする請求項１５ 記載の複合命令の途中に分岐を含む命令を処理するためのシステム機構。
19. １９．最大限の複合命令を取り出すために取出し手段が設けられ、前記復号手段 は、複合命令の複合メンバ単位の実行を、前記複合命令の任意の位置で開始し、 前記複合命令の終りまで実行させるようにすることを特徴とする請求項１４記載 の複合命令の途中に分岐を含む命令を処理するためのシステム機構。
20. ２０．前記復号手段は、複合命令の終りを検出し、後で実行するために、発行手 段を命令テキストの残りの部分を維持させるようにすることを特徴とする請求項 １４記載の複合命令の途中に分岐を含む命令を処理するためのシステム機構。