JPH02283048A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［１１！要］ 半導体装置の製造方法に係り、特にスタンダードセル方
式によって設計されたＬＳＩ（大規模集積回路）を論理
変更により改版する際の半導体装置の製造方法に関し、 論理変更がある場合の開発期間の短縮化を実現し、コス
トを低減することができる半導体装置の製造方法を提供
することを目的とし、 スタンダードセル方式によって設計、される半導体装置
の製造方法において、レイアウト設計の際に、ユニット
セルと共に予め改版用のリザーブセルを配置しておき、
前記ユニットセル及び前記リザーブセルを形成した後、
論理変更に応じて、前記リザーブセルを用いてセル間配
線を行なうように構成する。

［産業上の利用分野］ 本発明は半導体装置の製造方法に係り、特にスタンダー
ドセル方式によって設計されたＬＳＩを論理変更により
改版する際の半導体装置の製造方法に関する。

［従来の技術］ ＬＳＩ、特にＡ　Ｓ　Ｉ　Ｃ（Ａｐｌｉｃａｔｉｏｎ　
ＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉ
ｔｓ　）の開発において、その高集積化と共に開発期間
を短縮することが要求されている。予め標準的な機能単
位にパターンを用意しておき、論理に従って自動配置及
び配線を行なうスタンダードセル方式ＬＳＩの場合、同
じＡｓＩＣのゲートアレイ方式と比較して、チップサイ
ズが小さく集積度が高いという利点を有している半面、
プロセス工程が多いために開発に長期間を要していた。

特に、ＬＳＩ開発後において論理設計に変更がある場合
、レイアウト設計から全てをやり直していたので、その
開発期間はさらに非常に長いものとなっていた。

第３図に、ゲートアレイ方式及びスタンダードセル方式
ＬＳＩの論理変更への対応のフローチャートを示す。

ゲートアレイ方式の場合、チップ上に規則的に配列され
たトランジスタを、予め不純物導入工程及びポリシリコ
ン層形成工程まで終了させておく。

そしてこうしたメタル配線前までの半製品を用い、既に
形成しているトランジスタの配線を行なうことにより、
ユーザが要求する論理を実現する。

すなわち、第３図（ａ）に示されるように、チップ上に
トランジスタが規則的に配列されていることを前提にし
て論理設計を行ない（ステップ４１）、その論理設計に
基づいてレイアウト設計を行ない（ステップ４２）、も
し論理変更がなければ（ステップ４３）、このレイアウ
ト設計に従ってプロセスで使用されるマスク作成を行な
う（ステップ４４）。

このとき、不純物導入やポリシリコン層形成に用いるマ
スクは不要であり、コンタクトホールやスルーホールを
開口し、メタル１層、メタル２層、機種によってはメタ
ル３層を形成するためのメタル配線に用いるマスクのみ
を作成する。

続いて、論理変更がなければ（ステップ４５）、ウェー
ハプロセスを行ない（ステップ４６）、メタル配線によ
って回路パターンを形成する。

続いて、論理変更がなければ（ステップ４７）、プロセ
スが終了したデバイスを個々のチップに切り出して、パ
ッケージに組み立てる（ステップ４８）。

そして、論理変更がなければ（ステップ４９）、スタン
ダードセル方式ＬＳＩとして完成され、この開発は終了
する。

ステップ４２のレイアウト設計以降に論理変更がある場
合には、それぞれステップ４３，４５゜４７．４９から
ステップ４２に戻ってレイアウト設計をやり直す。

しかし、ゲートアレイの場合、そもそも不純物導入工程
及びポリシリコン層形成工程が終了しているウェーハを
用いてレイアウト設計を行なうため、論理変更によりス
テップ４２のレイアウト設計に戻っても、配線パターン
を変えるレイアウト設計を行なうだけでよく、またそれ
に従ってメタル配線に用いるマスクを作成しくステップ
４４）、それらのマスクを用いたメタル配線層の形成を
行なうだけでよい、すなわち、論理変更後のプロセス（
ステップ４６）においても、メタル１層から以降の工程
を繰り返すことにより、改版することができる。

これに対してスタンダードセル方式の場合は、論理変更
の際の改変に関するＥ　Ｃ（ＥｎｇｉｎｅｅｒｉｎｇＣ
ｈａｎｇｅ　）については、殆ど何らの考慮もされてい
ない。

すなわち、第３図（ｂ）に示されるように、ユーザが要
求する論理に従って、まず論理設計を行ない（ステップ
５１）、それに基づいてレイアウト設計を行なう（ステ
ップ５２）。もし論理変更がなければ（ステップ５３）
、このレイアウト設計に従って、プロセスで使用される
マスク作成を行なう（ステップ５４）。

このマスク作成においては、メタル配線に用いるマスク
のみならず、不純物導入やポリシリコン層形成に用いる
マスクをも作成しなければならない。

続いて、論理変更がなければ（ステップ５５）、ウェー
ハプロセスを行なう（ステップ５６）が、ここでは、メ
タル配線のみならず、最初の工程から半導体基板に不純
物層を設けさらにゲート電極及びポリシリコン配線層を
形成する工程までを繰り返さなければならない。

その後、論理変更がなければ（ステップ５７）、個々の
チップに切り出して、パラゲージに組み立て（ステップ
５８）、さらに論理変更がなければ（ステップ５９）、
スタンダードセル方式ＬＳＩとして完成し、開発を終了
させる。

そしてステップ５２のレイアウト設計以降に論理変更が
ある場合には、それぞれステ・／プ５３４５．４７．４
９いずれかからステップ５２に戻り、レイアウト設計か
らやり直さなければならない。

スタンダードセル方式ＬＳＩの場合、論理変更によって
ステップ５２のレイアウト設計に戻ると、改めて初めか
らレイアウト設計を行なわなければならない、そしてこ
の新レイアウト設計に基づいて、改めて不純物導入、ポ
リシリコン層形成及びメタル配線に用いる全てのマスク
を作成しなければならない（ステップ５４）。

さらに論理変更後のステップ５４のプロセスにおいても
、不純物導入、ポリシリコン層形成及びメタル配線層の
形成の各プロセスを最初から行なわなければならない。

こうして、論理変更後におけるマスク作成及びプロセス
のいずれにおいても、不純物導入及びポリシリコン層形
成に係る各工程があるため、その分だけ余計な手間と時
間を要することになる。

［発明が解決しようとする課題１ このように、従来のスタンダードセル方式ＬＳＩにおい
ては、レイアウト設計以降において論理設計に変更があ
る場合、レイアウト設計から全てをやり直さなければな
らないため、その開発期間が非常に長いものとなるとい
う問題があった。

そこで本発明は、論理変更がある場合の開発期間の短縮
化を実現し、コストを低減することができる半導体装置
の製造方法を提供することを目的とする。

［課題を解決するための手段］ 上記課題は、スタンダードセル方式によって設計される
半導体装置の製造方法において、レイアウト設計の際に
、ユニットセルと共に予め改版用のリザーブセルを配置
しておき、前記ユニ・ノドセル及び前記リザーブセルを
形成した後、論理変更に応じて、前記リザーブセルを用
いてセル間配線を行なうことを特徴とする半導体装置の
製造方法によって達成される。

［作　用］ すなわち本発明は、予め改版用のリザーブセルを配置し
たレイアウト設計を行なっておき、論理変更がある場合
には、旧レイアウトを基にしてリザーブセルを論理上追
加した新しイアウト設計を行なうことにより、全く新た
にレイアウト設計をやり直すのに比べて遥かに容易であ
り、それに要する時間も短縮される。

また、レイアウト設計以降の工程においては、不純物導
入、ポリシリコン層形成に用いるマスクの作成及び不純
物導入、ポリシリコン層形成の各プロセスが不要となる
ため、これらの工程の減少に応じて、開発期間も短縮さ
れる。

［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説明
する。

第１図は、本発明の一実施例による半導体装置の製造方
法を説明するフローチャートである。

まず、要求される論理仕様に従い、論理設計を行なう（
ステップ１）、そしてこの論理設計に基づいてレイアウ
ト設計を行なう（ステップ２）。

このレイアウト設計については後で具体例を用いて詳し
く述べるが、この当初のレイアウト設計において、必要
とされる機能ブロック及びユニットセルを配置し配線す
ると共に、論理変更がある場合に備えて改版用のリザー
ブセルを予め配置しておくことに、本発明の特徴がある
。

このレイアウト設計の後、論理変更がなければ（ステッ
プ３）、このレイアウト設計に従って、プロセスで使用
されるマスク作成を行なう（スチラグ４）、このとき作
成されるマスクは、活性領域や各種の拡散層を形成する
ための不純物導入に用いるマスク、ゲート電極やポリシ
リコン配線層を形成するためのポリシリコン層形成に用
いるマスク、及びコンタクトホールやスルーホールを開
口し、メタル１層、メタル２１，８種によってはメタル
３層を形成するためのメタル配線に用いるマスク等であ
る。

続いて、論理変更がなければ（ステップ５）、これらの
マスクを使用して、ウェーハプロセスを行なう（ステッ
プ６）、すなわち、酸化、フォトリンクラフィ、エツチ
ング、不純物導入、薄膜形成等の基本技術を用いて、半
導体基板に不純物層を設け、ゲート電極及びポリシリコ
ン配線層を形成し、メタル配線を行なって、順に回路パ
ターンを形成していく。

続いて、論理変更がなければ（ステップ７）、ウェーハ
プロセスが終了したデバイスは、次の組立工程において
、個々のチップに切り出されてパッケージに組み立てら
れる（ステップ８）。

その後に、論理変更がなければ（ステップ９）、スタン
ダードセル方式ＬＳＩとして完成され、この開発は終了
する。

次いで、論理変更がある場合について述べる。

ステップ２のレイアウト設計以降において、例えば速度
を速くするためにバッファを強力なものとしたいとか、
新たなｍ能を付加したいとか、あるいは初期の仕様と異
なる等の理由によって、また組立後の試験によって誤動
作を生じることが明らかとなった場合にも、論理設計を
変更しなければならないことがある。

そしてレイアウト設計（ステップ２）後、マスク作成（
ステップ４）後、プロセス（ステップ６）後、組立（ス
テップ８）後のいずれにおいても、もし論理設計の変更
があれば（ステップ３，５゜７．９）、その都度、ステ
ップ１０に移って変更レイアウト設計を行なう。

この変更レイアウト設計（ステップ１０）においては、
旧レイアウトを基礎に利用して、リザーブセルを論理上
いかに追加してレイアウトすればよいかというやり方で
行なうことができるため、全く新たにレイアウト設計を
やり直すのに比較すると遥かに容易である。そしてそれ
に要する時間も短縮することができる。

続いて、この変更レイアウト設計に従って、マスク作成
を行なう（ステップ１１）、このとき作成されるマスク
は、メタル配線に用いるマスクだけであり、活性領域や
各種の拡散層を形成するための不純物導入に用いるマス
ク及びゲート電極やポリシリコン配線層を形成するため
のポリシリコン層形成に用いるマスクは既にステップ４
のマスク作成において作成されたものを用いればよい。

こうして、作成すべきマスクの数が少なくなった分だけ
、それに要する時間もコストも節約することができる。

続いて、ウェーハプロセスを行なう（ステップ１２）、
このとき、ステップ６のプロセスにおいて、半導体基板
に不純物層を設け、ゲート電極及びポリシリコン配線層
を形成した後、メタル配線を行なう前で中断して、別途
に保管しておいたウェーハを用いる。そうすれば、その
後のメタル配線に係るマスクを用いてメタル配線を行な
うだけで、このプロセスを終了させることができる。こ
うして、プロセスにおける不純物導入、ポリシリコン層
形成の各プロセスが不要となるため、これらの工程の数
が少なくなった分だけ、それに要する時間もコストも節
約することができる。

続いて、ステップ８と同様の組立を行ない（ステップ１
３）、スタンダードセル方式ＬＳＩを完成させ、開発を
終了させる。

なお、図示はしないが、ステップ１０の変更レイアウト
設計以降において、さらに論理設計の変更がある場合に
は、ステップ３，５．７．９の場合と同様にして、再び
変更レイアウト設計（ステップ１０）に戻ればよい。

次に、第２図を用いて、レイアウト設計についての具体
例を説明する。

第２図は、スタンダードセル方式ＬＳＩの階層設計にお
けるモジュールのレイアウトを示す図である。ここでモ
ジュールとは、チップレベルより任意階層下のレイアウ
ト階層を意味する。

まず、ステップ２のレイアウト設計におけるレイアウト
は、配置および配線の２つのフェーズで実行される。配
置は論理結線を評価し、例えばＲＡＭやＲＯＭ等の機能
ブロック２０及び２人力ＮＡＮＤやインバータやＦＦ（
フリップフロップ）等のユニットセル２２，２４を配置
する。これらのユニツｔ”セル２２．２４は、複数のセ
ル列２６に列状に配置されている。そしてこれら複数の
セル列２６間は、メタル配線を行なうための配線領域２
８となる。

また、セル列２６上にユニットセル２２．２４を配置す
る際、その配線の都合により、どうしてもユニットセル
２２，２４間に空白部分が生じる。

そしてこのユニットセル２２，２４が配置されていない
セル列２６の空白部分に、論理変更の場合の改版用リザ
ーブセル３０．３２を配置する。このことにより、リザ
ーブセル３０，３２の配置によってモジュールが大きく
なったり、あるいは配線類ｔａ２８が減少してメタル配
線に支障をきたしたりしないようにすることができる。

また、ユニットセル２２，２４及びリザーブセル３０．
３２には、ＮＡＮＤやインバータなどの幅の狭いユニッ
トセル２２及びリザーブセル３０とＦＦなとの幅の広い
ユニットセル２４及びリザーブセル３２とがある０幅の
狭いユニットセル２２及びリザーブセル３０はセル列２
６内に納まってしまうが、幅の広いユニットセル２４及
びリザーブセル３２はセル列２６から配線領域２８には
み出してしまう、そのため、幅の広いリザーブセル３２
は、その幅と同等かそれ以上の幅を有するユニットセル
２４によって両側を挟まれている領域にのみ配置するよ
うにする。こうして、幅の広いリザーブセル３２をセル
列２６の任意の空白部分に配置することにより、配線領
域２８において行なわれるメタル１層の配線に支障をき
たすことがないようにしている。

さらにまた、ユニットセル２２，２４のセル内配線にメ
タル２層を用いているときは、そのユニットセル２２．
２４上を跨ぐメタル２層によるフィードスルー配線を行
なうことができない場合があるが、リザーブセル３０，
３２については、全てその上を跨ぐフィードスルー配線
を行なうことができるようになっている。

このようにして、リザーブセル３０，３２の配置は、配
線領域２８におけるメタル１層による配線にも、セル列
２６を跨いでなされるメタル２層によるフィードスルー
配線にも、支障をきたすことがない。

次いで、ステップ１０の変更レイアウト設計について述
べる。

この変更レイアウトは、既に述べたように、ステップ２
において行なった旧レイアウトを利用し、リザーブセル
３０．３２を論理上追加してレイアウトすればよい、そ
してこのとき、ユニットセル２２．２４の端子が通常は
ポリシリコンから形成されているのに対して、リザーブ
セル３０，３２の端子は、メタル１層を用いて形成され
るようにする。これはポリシリコン層形成に用いるマス
ク作成及びポリシリコン層形成のプロセスを不要とする
ためである。

このように本実施例によれば、予め改版用のリザーブセ
ルを配置したレイアウト設計を行なっておき、論理変更
がある場合には、旧レイアウトを基にしてリザーブセル
を論理上追加した新レイアウト設計を行なうことにより
、全く新たにレイアウト設計をやり直すのに比べて遥か
に容易に行なうことができ、従ってそれに要する時間も
短縮づることができる。

そしてこの新レイアウト設計においては、ユニットセル
を配置する場合に、ユニットセルが配置されたセル列上
の空白部分を利用して行なうために、また幅の広いリザ
ーブセルは、その幅と同等かそれ以上の幅を有するユニ
ットセルに両側を挟まれている領域にのみ配置するため
に、リザーブセルの配置によってモジュールが大きくな
ったり、あるいは配線領域が減少してメタル配線に支障
をきたしたりすることはない。さらにまた、リザーブセ
ルの上を跨ぐフィードスルー配線も支障なく行なうこと
ができるようになっている。

また、論理変更した新しイアウト設計以降の工程におい
ては、不純物導入やポリシリコン層形成に用いるマスク
を不要とすることができるため、これらのマスク作成に
要するコストを低減し、時間も短縮することができる。

同様に、論理変更後の不純物導入やポリシリコン層形成
の各プロセスが不要となるため、これらの工程の減少に
応じて、コストを低減し、開発期間も短縮することがで
きる。

［発明の効果］ 以上のように本発明によれば、スタンダードセル方式に
よって設計された半導体装置の製造方法において、レイ
アウト設計の際に、予め改版用のリザーブセルを配置し
ておき、その後の論理変更に応じて、リザーブセルを用
いるセル間配線を行なうことにより、論理変更に係る新
たなレイアウト設計を容易にし、その新レイアウト設計
以降の改版において、不純物導入やポリシリコン層形成
に用いるマスクの作成及び不純物導入やポリシリコン層
形成の各プロセスを不要とすることができる。

これにより、論理変更がある場合の開発期間の短縮化を
実現し、コストを低減することができる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体装置の製造方法
を説明するためのフローチャート、第２図は本発明の一
実施例による半導体装置の製造方法を説明するためのレ
イアウト図、第３図はゲートアレイ方式及びスタンダー
ドセル方式ＬＳＩの論理変更への対応を示すフローチャ
ートである。 図において、 ２０・・・・・・機能ブロック、 ２２．２４・・・・・・ユニットセル、２６・・・・・
・セル列、 ２８・・・・・・配線領域、 ３０３２・・・・・・リザーブセル。 第　１　区 第３図

Claims (1)

1. 【特許請求の範囲】 スタンダードセル方式によつて設計される半導体装置の
   製造方法において、 レイアウト設計の際に、ユニットセルと共に予め改版用
   のリザーブセルを配置しておき、前記ユニットセル及び
   前記リザーブセルを形成した後、論理変更に応じて、前
   記リザーブセルを用いてセル間配線を行なうことを特徴
   とする半導体装置の製造方法。