JPH0242745A - 大規模集積回路 - Google Patents
大規模集積回路Info
- Publication number
- JPH0242745A JPH0242745A JP19310588A JP19310588A JPH0242745A JP H0242745 A JPH0242745 A JP H0242745A JP 19310588 A JP19310588 A JP 19310588A JP 19310588 A JP19310588 A JP 19310588A JP H0242745 A JPH0242745 A JP H0242745A
- Authority
- JP
- Japan
- Prior art keywords
- standard cell
- standard
- cell group
- dummy
- logic function
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体チップ上に形成されたスタンダード・セ
ル群のスタンダード・セル間を配線接続して特定の論理
機能を実現する大規模集積回路に関する。
ル群のスタンダード・セル間を配線接続して特定の論理
機能を実現する大規模集積回路に関する。
（従来の技術）
近時、集積回路化技術の発達が目覚ましく、大きぼな集
積回路を短期間に実現し得るゲートアレイ技術が注目さ
れている。このゲートアレイは、論理ゲートの最小単位
であるベーシック・セルタイルを半導体チップ上に敷き
詰めて形成しておき、これらのベーシック・セルタイル
間を配線することで種々の論理ゲートを実現し、更にこ
れらの論理ゲート間を配線することで特定の論理回路を
実現するものである。
積回路を短期間に実現し得るゲートアレイ技術が注目さ
れている。このゲートアレイは、論理ゲートの最小単位
であるベーシック・セルタイルを半導体チップ上に敷き
詰めて形成しておき、これらのベーシック・セルタイル
間を配線することで種々の論理ゲートを実現し、更にこ
れらの論理ゲート間を配線することで特定の論理回路を
実現するものである。
これに対して最近では、更に大きな回路集積を目的とし
てスタンダード・セル構造の大規模集積回路が開発され
ている。このスタンダード・セル構造の大規模集積回路
は、半導体チップ上に予め複数の論理ゲートをスタンダ
ード・セルとして形成しておき、これらのスタンダード
−セル（論理ゲート）間を配線することで特定の論理回
路を実現するものである。このようなスタンダード・セ
ル構造の大規模集積回路は上述したゲートアレイによる
大規模集積回路に比較して格段にその集積度を高め得る
と云う特徴を備えている。
てスタンダード・セル構造の大規模集積回路が開発され
ている。このスタンダード・セル構造の大規模集積回路
は、半導体チップ上に予め複数の論理ゲートをスタンダ
ード・セルとして形成しておき、これらのスタンダード
−セル（論理ゲート）間を配線することで特定の論理回
路を実現するものである。このようなスタンダード・セ
ル構造の大規模集積回路は上述したゲートアレイによる
大規模集積回路に比較して格段にその集積度を高め得る
と云う特徴を備えている。
ところがスタンダードΦセル間を配線して実現された特
定の論理回路の一部を修正（リファイン）する必要が生
じたとき、次のような不具合がある。
定の論理回路の一部を修正（リファイン）する必要が生
じたとき、次のような不具合がある。
即ち、前述したゲート・アレイによる大規模集積回路に
あっては、そのマスク設計工程と同様にしてベーシック
Φセルタイル間を結ぶ配線層のマスクを修正するだけで
論理機能の修正に対処し得るが、スタンダード・セル構
造の大規模集積回路にあっては、セル部および配線部の
全てのマスクを修正する必要が生じる。この結果、その
論理機能を修正するには、その回路設計に要する期間と
同程度の長い期間を必要とし、その作業労力が極めて多
大となることが否めなかった。
あっては、そのマスク設計工程と同様にしてベーシック
Φセルタイル間を結ぶ配線層のマスクを修正するだけで
論理機能の修正に対処し得るが、スタンダード・セル構
造の大規模集積回路にあっては、セル部および配線部の
全てのマスクを修正する必要が生じる。この結果、その
論理機能を修正するには、その回路設計に要する期間と
同程度の長い期間を必要とし、その作業労力が極めて多
大となることが否めなかった。
（発明が解決しようとする課題）
このように従来のスタンダード・セル構造の大規模集積
回路にあっては、そこに実現された論理機能の修正変更
を行なう作業が非常に大変であり、迅速に対処すること
ができないと云う問題があった。
回路にあっては、そこに実現された論理機能の修正変更
を行なう作業が非常に大変であり、迅速に対処すること
ができないと云う問題があった。
本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、スタンダード・セルを用いて実
現された論理回路に対する修正を簡易に、短期間に行な
い得る構造の大規模集積回路を提供することにある。
の目的とするところは、スタンダード・セルを用いて実
現された論理回路に対する修正を簡易に、短期間に行な
い得る構造の大規模集積回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
本発明は半導体チップ上に形成されたスタンダード・セ
ル群のスタンダード・セル間を配線接続して特定の論理
機能を実現する大規模集積回路に係わり、 特に上記スタンダード・セル群を形成した半導体チップ
上に、上記スタンダード・セル群とは別にダミー・スタ
ンダード・セル群を予め形成しておき、前記スタンダー
ド・セル群を用いて実現された論理機能を変更する際に
は上記ダミー・スタンダード・セル群を利用し、変更対
象とするスタンダード・セルとダミー・スタンダードφ
セルとを配線接続することによって上記論理機能の修正
に対処するようにしたことを特徴としたものである。
ル群のスタンダード・セル間を配線接続して特定の論理
機能を実現する大規模集積回路に係わり、 特に上記スタンダード・セル群を形成した半導体チップ
上に、上記スタンダード・セル群とは別にダミー・スタ
ンダード・セル群を予め形成しておき、前記スタンダー
ド・セル群を用いて実現された論理機能を変更する際に
は上記ダミー・スタンダード・セル群を利用し、変更対
象とするスタンダード・セルとダミー・スタンダードφ
セルとを配線接続することによって上記論理機能の修正
に対処するようにしたことを特徴としたものである。
つまりスタンダード・セル間を接続して所定の論理機能
を実現する配線部のマスク修正だけにより、上記論理機
能の修正に対処し得るようにしたことを特徴とするもの
である。
を実現する配線部のマスク修正だけにより、上記論理機
能の修正に対処し得るようにしたことを特徴とするもの
である。
（作用）
本発明によれば、スタンダード・セル群を形成した半導
体チップ上に予め形成されているダミー・スタンダード
・セル群を有効に用いることで、スタンダード・セル群
を実現するセル部のマスクを修正することなく、その配
線部のマスク修正を行なうことだけにより論理機能の修
正を可能とする。この結果、スタンダード・セル群を用
いて実現された論理機能を簡易に、且つ効率的に、しか
も短時間に修正することが可能となる。
体チップ上に予め形成されているダミー・スタンダード
・セル群を有効に用いることで、スタンダード・セル群
を実現するセル部のマスクを修正することなく、その配
線部のマスク修正を行なうことだけにより論理機能の修
正を可能とする。この結果、スタンダード・セル群を用
いて実現された論理機能を簡易に、且つ効率的に、しか
も短時間に修正することが可能となる。
（実施例）
以下、図面を参照して本発明の一実施例につき説明する
。
。
本発明に係る大規模集積回路が特徴とするところは、例
えば第１図に示すように特定の論理機能を実現するべく
半導体チップｌ上に形成された複数のスタンダード・セ
ルからなるスタンダード・セル群２に加えて、上記半導
体チップｌ上の空き領域に所定の論理回路を実現した複
数のスタンダードψセルからなるダミ一番スタンダード
・セル群３を形成しておき、前記スタンダード・セル群
２を用いて実現された特定の論理機能の修正変更時には
上記ダミー・スタンダード・セル群３を用い、修正対象
とするスタンダード・セルとダミー・スタンダード・セ
ルとを配線することで、上記論理機能の修正を行ない得
るようにしたことを特徴としている。
えば第１図に示すように特定の論理機能を実現するべく
半導体チップｌ上に形成された複数のスタンダード・セ
ルからなるスタンダード・セル群２に加えて、上記半導
体チップｌ上の空き領域に所定の論理回路を実現した複
数のスタンダードψセルからなるダミ一番スタンダード
・セル群３を形成しておき、前記スタンダード・セル群
２を用いて実現された特定の論理機能の修正変更時には
上記ダミー・スタンダード・セル群３を用い、修正対象
とするスタンダード・セルとダミー・スタンダード・セ
ルとを配線することで、上記論理機能の修正を行ない得
るようにしたことを特徴としている。
尚、上記ダミー〇スタンダード・セル群３は、スタンダ
ードやセル群２中の未使用のスタンダード・セルの集り
として実現されるものであっても良い。このダミー・ス
タンダード・セル群３中のスタンダード・セルは、通常
はその入力端を接地配線され、そのに入力レベルを“０
“に固定することでスイッチング動作による電力消費が
最小となるように設定されている。
ードやセル群２中の未使用のスタンダード・セルの集り
として実現されるものであっても良い。このダミー・ス
タンダード・セル群３中のスタンダード・セルは、通常
はその入力端を接地配線され、そのに入力レベルを“０
“に固定することでスイッチング動作による電力消費が
最小となるように設定されている。
しかして第１図においては、スタンダード・セル群２を
用いた特定の論理機能としては、ＮＡＮＤゲ−）１１．
Ｎ叶ゲート１２． ＡＮＤゲート１３の直列回路
。
用いた特定の論理機能としては、ＮＡＮＤゲ−）１１．
Ｎ叶ゲート１２． ＡＮＤゲート１３の直列回路
。
およびこれに並列なＮＡＮＤゲート１４を含む論理機能
回路として実現されている。またダミー・スタンダード
・セル群３としては２つの反転回路２１．２２と ＡＮ
Ｄゲート２３とが準備されている。
回路として実現されている。またダミー・スタンダード
・セル群３としては２つの反転回路２１．２２と ＡＮ
Ｄゲート２３とが準備されている。
このような構成の大規模集積回路は、スタンダード・セ
ル群２およびダミー・スタンダード・セル群３の各セル
部のマスクを設計し、更に上記セル群２，３中のスタン
ダード・セルを相互に接続して所定の論理機能を実現す
る配線部のマスクを設計することにより実現される。
ル群２およびダミー・スタンダード・セル群３の各セル
部のマスクを設計し、更に上記セル群２，３中のスタン
ダード・セルを相互に接続して所定の論理機能を実現す
る配線部のマスクを設計することにより実現される。
ところがこのようにして所定の論理機能を実現する大規
模集積回路が設計されたにも拘らず、例えば第１図中破
線で示す回路機能部分５の論理機能を第２図に示すよう
に変更する必要が生じた場合、この実施例に係る大規模
集積回路では前記ダミー・スタンダード・セル群３のス
タンダード・セル２１．２２．２３を用いて第３図に示
すようにその配線パターンを変更することで、上記論理
機能の修正に対処するものとなっている。この論理機能
の修正は、前述した配線部のマスクを変更修正すること
で実現される。
模集積回路が設計されたにも拘らず、例えば第１図中破
線で示す回路機能部分５の論理機能を第２図に示すよう
に変更する必要が生じた場合、この実施例に係る大規模
集積回路では前記ダミー・スタンダード・セル群３のス
タンダード・セル２１．２２．２３を用いて第３図に示
すようにその配線パターンを変更することで、上記論理
機能の修正に対処するものとなっている。この論理機能
の修正は、前述した配線部のマスクを変更修正すること
で実現される。
即ち、ＮＡＮＤゲート１１の出力段に反転回路２１を接
続することでその論理機能をＡＮＤに変更修正し、同様
にＮＯＡゲート１２の出力段に反転回路２２を接続する
ことでその論理機能をＯＲに変更修正している。そして
ＡＮＤゲート１３の回路機能の修正に関しては、 ＡＮ
Ｉ）ゲート２３を利用してＮＡＮＤゲート１４の出力を
追加入力することで、その機能修正に対処している。
続することでその論理機能をＡＮＤに変更修正し、同様
にＮＯＡゲート１２の出力段に反転回路２２を接続する
ことでその論理機能をＯＲに変更修正している。そして
ＡＮＤゲート１３の回路機能の修正に関しては、 ＡＮ
Ｉ）ゲート２３を利用してＮＡＮＤゲート１４の出力を
追加入力することで、その機能修正に対処している。
かくしてこのようなダミー・スタンダード・セル群３を
用いて論理機能を修正し得るように構成された実施例回
路によれば、スタンダード・セル群２等のセル部のマス
クを修正することなく、単にセル間を接続する為の配線
部のマスク修正を行なうだけで、その論理機能の修正を
簡易に行なうことが可能となる。
用いて論理機能を修正し得るように構成された実施例回
路によれば、スタンダード・セル群２等のセル部のマス
クを修正することなく、単にセル間を接続する為の配線
部のマスク修正を行なうだけで、その論理機能の修正を
簡易に行なうことが可能となる。
この結果、従来のスタンダード・セル構造の大規模集積
回路に比較して、その論理機能修正を行なうに際してセ
ル部のマスク修正が不要となるので、その修正変更に要
する期間を大幅に短縮することが可能となる。また配線
部のマスク修正については、例えばマニュアル的に行な
うことも可能であり、その修正を簡易に短時間に行なう
ことが＝’Ｊ能である。
回路に比較して、その論理機能修正を行なうに際してセ
ル部のマスク修正が不要となるので、その修正変更に要
する期間を大幅に短縮することが可能となる。また配線
部のマスク修正については、例えばマニュアル的に行な
うことも可能であり、その修正を簡易に短時間に行なう
ことが＝’Ｊ能である。
従って論理機能の修正に要する処理負担を大幅に軽減し
、低コストで短期間にスタンダード・セル構造の大規模
集積回路における論理機能の修正を行なうことが可能と
なる。
、低コストで短期間にスタンダード・セル構造の大規模
集積回路における論理機能の修正を行なうことが可能と
なる。
尚、本発明は上述した実施例に限定されるものではない
。ここではスタンダード・セルだけを持つ大規模集積回
路を例に説明したが、汎用マイクロプロセッサや周辺ペ
リフェラルなＬＳＩマスクと、スタンダード・セル回路
とを組合わせたスーパー・インテグレーション回路を実
現する場合にも同様に適用することが可能である。また
ダミーとして準備するセルの数やその論理機能について
は、その回路仕様に応じて定めておけば良いものである
。その他、本発明はその要旨を逸脱しない範囲で種々変
形して実施することができる。
。ここではスタンダード・セルだけを持つ大規模集積回
路を例に説明したが、汎用マイクロプロセッサや周辺ペ
リフェラルなＬＳＩマスクと、スタンダード・セル回路
とを組合わせたスーパー・インテグレーション回路を実
現する場合にも同様に適用することが可能である。また
ダミーとして準備するセルの数やその論理機能について
は、その回路仕様に応じて定めておけば良いものである
。その他、本発明はその要旨を逸脱しない範囲で種々変
形して実施することができる。
［発明の効果コ
以上説明したように本発明によれば、スタンダード・セ
ル構造として実現された大規模集積回路の論理機能修正
を、簡易に低コストで、しかも短期間で行なうことがで
き、その修正処理負担を大幅に軽減することができる等
の実用上多大なる効果が奏せられる。
ル構造として実現された大規模集積回路の論理機能修正
を、簡易に低コストで、しかも短期間で行なうことがで
き、その修正処理負担を大幅に軽減することができる等
の実用上多大なる効果が奏せられる。
第１図は本発明の一実施例に係るスタンダード・セル構
造の大規模集積回路の構成を模式的に示す図、第２図は
第１図に示す回路の論理機能に対する修正論理機能を示
す図、第３図はダミスタンダード・セル群を用いた論理
機能の修正形態を模式的に示す図である。 ■・・・大規模集積回路、２・・・スタンダード・セル
群、３・・・ダミー・スタンダード・セル群、５・・・
修正対象とする機能回路部分。
造の大規模集積回路の構成を模式的に示す図、第２図は
第１図に示す回路の論理機能に対する修正論理機能を示
す図、第３図はダミスタンダード・セル群を用いた論理
機能の修正形態を模式的に示す図である。 ■・・・大規模集積回路、２・・・スタンダード・セル
群、３・・・ダミー・スタンダード・セル群、５・・・
修正対象とする機能回路部分。
Claims (1)
- 半導体チップ上に形成されたスタンダード・セル群のス
タンダード・セル間を配線接続して特定の論理機能を実
現する大規模集積回路において、上記スタンダード・セ
ル群を形成した半導体チップ上に、上記スタンダード・
セル群とは別に形成されたダミー・スタンダード・セル
群を備え、前記スタンダード・セル群を用いて実現され
た論理機能の変更時には、変更対象とするスタンダード
・セルとダミー・スタンダード・セルとを配線接続する
手段を備えたことを特徴とする大規模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19310588A JPH0242745A (ja) | 1988-08-02 | 1988-08-02 | 大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19310588A JPH0242745A (ja) | 1988-08-02 | 1988-08-02 | 大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0242745A true JPH0242745A (ja) | 1990-02-13 |
Family
ID=16302326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19310588A Pending JPH0242745A (ja) | 1988-08-02 | 1988-08-02 | 大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0242745A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02283048A (ja) * | 1989-04-25 | 1990-11-20 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1988
- 1988-08-02 JP JP19310588A patent/JPH0242745A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02283048A (ja) * | 1989-04-25 | 1990-11-20 | Fujitsu Ltd | 半導体装置の製造方法 |
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