JPH02283117A - 増幅回路 - Google Patents
増幅回路Info
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- JPH02283117A JPH02283117A JP10340989A JP10340989A JPH02283117A JP H02283117 A JPH02283117 A JP H02283117A JP 10340989 A JP10340989 A JP 10340989A JP 10340989 A JP10340989 A JP 10340989A JP H02283117 A JPH02283117 A JP H02283117A
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- clock
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- operational amplifier
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- 239000003990 capacitor Substances 0.000 claims abstract description 36
- QHGVXILFMXYDRS-UHFFFAOYSA-N pyraclofos Chemical compound C1=C(OP(=O)(OCC)SCCC)C=NN1C1=CC=C(Cl)C=C1 QHGVXILFMXYDRS-UHFFFAOYSA-N 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- Filters That Use Time-Delay Elements (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は増幅回路、特に演算増幅器を用いた増幅回路に
関する。
関する。
増幅回路を用いた従来の増幅回路としては、第２図に示
すような回路が知られている（Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ ｔｈｅ ＩＥＥＥ ｖｏｌ、７１ Ｎｏ、８
（１９８３） ｐ９４１〜″Ｓｗｔｔｃｈｅｄ−Ｃａｐ
ａｃｉｔｏｒ Ｃ１ｒｃｕｉｔ Ｄｅｓｉｇｎ”）。
すような回路が知られている（Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ ｔｈｅ ＩＥＥＥ ｖｏｌ、７１ Ｎｏ、８
（１９８３） ｐ９４１〜″Ｓｗｔｔｃｈｅｄ−Ｃａｐ
ａｃｉｔｏｒ Ｃ１ｒｃｕｉｔ Ｄｅｓｉｇｎ”）。
この増幅回路は、演算増幅器５と、キャパシタＣ，，Ｃ
３と、スイッチＳ、、Ｓ、、Ｓ、とから構成されている
。スイッチＳ１の一端は増幅回路の入力端１に接続され
、演算増幅器５の出力端は増幅回路の出力端２に接続さ
れている。スイッチＳ６の一端は基準電圧源端３に接続
され、演算増幅器５の正転入力端は基準電圧源端４に接
続されている。
３と、スイッチＳ、、Ｓ、、Ｓ、とから構成されている
。スイッチＳ１の一端は増幅回路の入力端１に接続され
、演算増幅器５の出力端は増幅回路の出力端２に接続さ
れている。スイッチＳ６の一端は基準電圧源端３に接続
され、演算増幅器５の正転入力端は基準電圧源端４に接
続されている。
この増幅回路は、第３図に示すような重ならない２相の
クロックφ８．φ２で動作される。クロックφ１はスイ
ッチＳ、とＳ４を制御し、クロックφ、が“Ｈ１１でス
イッチＳ、、Ｓ、がオン、クロックφ１が“Ｌ”でスイ
ッチＳ、、Ｓ、がオフになる。
クロックφ８．φ２で動作される。クロックφ１はスイ
ッチＳ、とＳ４を制御し、クロックφ、が“Ｈ１１でス
イッチＳ、、Ｓ、がオン、クロックφ１が“Ｌ”でスイ
ッチＳ、、Ｓ、がオフになる。
クロックφ２はスイッチＳ６を制御し、クロックφ２が
°“Ｈ”で８６はオン、“Ｌ゛°でスイッチＳ６はオフ
になる。
°“Ｈ”で８６はオン、“Ｌ゛°でスイッチＳ６はオフ
になる。
今、簡単化のため基準電圧源端３，４の基準電圧をＯと
した場合（接地した場合）で考える。演算増幅器５の反
転入力端が接続されているサミング・ノード３点の電位
は、演算増幅器５の正転入力端が接地されているので仮
想接地となり、接地電位即ち０となっている。
した場合（接地した場合）で考える。演算増幅器５の反
転入力端が接続されているサミング・ノード３点の電位
は、演算増幅器５の正転入力端が接地されているので仮
想接地となり、接地電位即ち０となっている。
クロックφ１が“Ｈ”になっている期間Ｔ、では、スイ
ッチＳ１と３４が閉じているのでキャパシタＣ，の接点
ａ側には、 Ｑ、＝−Ｃ，Ｖｉ、、 ・・−（１）
の電荷が充電され（Ｖｉは入力電圧）、キャパシタＣ３
上には電荷は存在しない。
ッチＳ１と３４が閉じているのでキャパシタＣ，の接点
ａ側には、 Ｑ、＝−Ｃ，Ｖｉ、、 ・・−（１）
の電荷が充電され（Ｖｉは入力電圧）、キャパシタＣ３
上には電荷は存在しない。
次にスイッチＳ、とＳ、がオフになった後に期間Ｔ２で
スイッチＳ６がオンになる。このときキャパシタＣ１の
両端の電位差は０となるのでキャパシタＣ１上には電荷
は存在できない。ところが電荷保存則により期間Ｔ＋
と期間Ｔ２の間で節点ａ上の電荷は保存されるので、期
間Ｔ、の時にキャパシタＣ７上に存在した電荷はキャパ
シタＣ３上に移る。したがって期間Ｔ２での出力端２の
電位を■。１とすると、 Ｑ、＝−Ｃ３Ｖ。、 ・・・（２）（
１）式と（２）式から、 −Ｃ，Ｖｉ、＝−Ｃ，Ｖ、ｕＬ ・−−（
３）Ｃ１ したがって第２図の回路は入力電圧をＣ，／Ｃ。
スイッチＳ６がオンになる。このときキャパシタＣ１の
両端の電位差は０となるのでキャパシタＣ１上には電荷
は存在できない。ところが電荷保存則により期間Ｔ＋
と期間Ｔ２の間で節点ａ上の電荷は保存されるので、期
間Ｔ、の時にキャパシタＣ７上に存在した電荷はキャパ
シタＣ３上に移る。したがって期間Ｔ２での出力端２の
電位を■。１とすると、 Ｑ、＝−Ｃ３Ｖ。、 ・・・（２）（
１）式と（２）式から、 −Ｃ，Ｖｉ、＝−Ｃ，Ｖ、ｕＬ ・−−（
３）Ｃ１ したがって第２図の回路は入力電圧をＣ，／Ｃ。
倍する増幅回路である。
［発明が解決しようとする課題〕
従来の技術で説明したように、第２図の増幅回路は入力
電圧をＣ１／Ｃ３倍に増幅する回路である。ところが第
２図の増幅回路で用いている演算増幅器５にオフセット
電圧が存在すると、次のような問題が生じる。
電圧をＣ１／Ｃ３倍に増幅する回路である。ところが第
２図の増幅回路で用いている演算増幅器５にオフセット
電圧が存在すると、次のような問題が生じる。
演算増幅器にオフセント電圧■。、３が存在すると、反
転入力端の接続されているサミング・ノード３点の電位
が仮想接地の電位からオフセフ）電圧骨だけずれる。仮
想接地の電位はＯであるので、結局ａ点の電位はＶ。ｆ
ｓとなる。したがって従来の技術で説明した（１）式が
、次のように変わる。
転入力端の接続されているサミング・ノード３点の電位
が仮想接地の電位からオフセフ）電圧骨だけずれる。仮
想接地の電位はＯであるので、結局ａ点の電位はＶ。ｆ
ｓとなる。したがって従来の技術で説明した（１）式が
、次のように変わる。
Ｑ、＝−ＣＩ （ｖｔ、％−■。１．） ・・
・（５）期間Ｔ２ではキャパシタＣ１の両端にオフセッ
ト電圧の分だけの電位差が生じるので、Ｑ ｌ’ ＝Ｃ
，ＶＯｆｓ、 、・（６）だけの電荷がキャパシタＣ１
上に存在する。したがって期間Ｔ２ではキャパシタＣ１
上の電荷は（Ｑ、−Ｑ、’ ）となり、出力端２の電位
■。□は次のようになる。
・（５）期間Ｔ２ではキャパシタＣ１の両端にオフセッ
ト電圧の分だけの電位差が生じるので、Ｑ ｌ’ ＝Ｃ
，ＶＯｆｓ、 、・（６）だけの電荷がキャパシタＣ１
上に存在する。したがって期間Ｔ２ではキャパシタＣ１
上の電荷は（Ｑ、−Ｑ、’ ）となり、出力端２の電位
■。□は次のようになる。
Ｑｔ Ｑ＋’ ＝ Ｃ３（Ｖ、、ｔ Ｖ。ｔ−）
” ・（７）（５）式と（６）式から、 −Ｃ，（Ｖ、、ｎ−Ｖ、ｒ、）−Ｃ，Ｖ、ｆ。
” ・（７）（５）式と（６）式から、 −Ｃ，（Ｖ、、ｎ−Ｖ、ｒ、）−Ｃ，Ｖ、ｆ。
＝−Ｃ３（■。、＝■。、ｓ） ・ ・ ・（８
）ＣＩ したがって出力電圧■。５．は、入力端子■、。をＣｌ
／ Ｃ３倍した値から演算増幅器のオフセント電圧だ
けずれることになる。演算増幅器を用いる素子を微細化
するとオフセット電圧が増加することが一般的に知られ
ているが、演算増幅器をＭＯ８回路で構成した場合、オ
フセット電圧は１ｍＶから２０ｍＶ位になり、入力電圧
は最大２ｖから３Ｖ位であるので０．１％〜１％程度の
誤差を生じ、高精度な演算ができないことになる。
）ＣＩ したがって出力電圧■。５．は、入力端子■、。をＣｌ
／ Ｃ３倍した値から演算増幅器のオフセント電圧だ
けずれることになる。演算増幅器を用いる素子を微細化
するとオフセット電圧が増加することが一般的に知られ
ているが、演算増幅器をＭＯ８回路で構成した場合、オ
フセット電圧は１ｍＶから２０ｍＶ位になり、入力電圧
は最大２ｖから３Ｖ位であるので０．１％〜１％程度の
誤差を生じ、高精度な演算ができないことになる。
本発明の目的は、高精度の演算を可能とすると共に、演
算増幅器に用いる素子を微細化できる増幅回路を提供す
ることにある。
算増幅器に用いる素子を微細化できる増幅回路を提供す
ることにある。
本発明の増幅回路は、
一端が入力端に接続された第１のスイッチ回路と、
一端が前記第１のスイッチ回路の他端に接続された第１
の容量と、 反転入力端が前記第１の容量の他端に接続され、正転入
力端が第１の基準電圧源端に接続された演算増幅器と、 一端が前記第１の容量の一端に接続された第２のスイッ
チ回路と、 一端が第２のスイッチ回路の他端に接続され、他端が第
１の容量の他端に接続された第２の容量と、 一端が前記第２の容量の一端に接続され、他端が第２の
基準電圧源端に接続された第３のスイッチ回路と、 一端が前記演算増幅器の反転入力端に接続され、他端が
前記演算増幅器の出力端に接続された第４のスイッチ回
路と、 一端が前記第１の容量の一端に接続され、他端が前記演
算増幅器の出力端に接続された第５のスイッチ回路とを
有している。
の容量と、 反転入力端が前記第１の容量の他端に接続され、正転入
力端が第１の基準電圧源端に接続された演算増幅器と、 一端が前記第１の容量の一端に接続された第２のスイッ
チ回路と、 一端が第２のスイッチ回路の他端に接続され、他端が第
１の容量の他端に接続された第２の容量と、 一端が前記第２の容量の一端に接続され、他端が第２の
基準電圧源端に接続された第３のスイッチ回路と、 一端が前記演算増幅器の反転入力端に接続され、他端が
前記演算増幅器の出力端に接続された第４のスイッチ回
路と、 一端が前記第１の容量の一端に接続され、他端が前記演
算増幅器の出力端に接続された第５のスイッチ回路とを
有している。
第１図は、本発明の一実施例を示す回路図である。
この増幅回路は、一端が入力端１に接続された第１のス
イッチＳＩと、一端が第１のスイッチＳ１の他端に接続
された第１のキャパシタＣＩと、反転入力端が第１のキ
ャパシタＣ１の他端に接続され、正転入力端が基準電圧
源端４に接続された演算増幅器５と、一端が第１のキャ
パシタＣＩの一端に接続された第２のスイッチＳ２と、
一端が第２のスイッチＳ２の他端に接続され、他端が第
１のキャパシタＣ１の他端に接続された第２のキャパシ
タＣ２と、一端が第２のキャパシタＣ２の一端に接続さ
れ、他端が基準電圧源端３に接続された第３のスイッチ
Ｓ、と、一端が演算増幅器５の反転入力端に接続され、
他端が演算増幅器５の出力端に接続された第４のスイッ
チＳ４と、一端が第１のキャパシタＣ１の一端に接続さ
れ、他端が演算増幅器５の出力端に接続された第５のス
イッチＳ、とを有している。
イッチＳＩと、一端が第１のスイッチＳ１の他端に接続
された第１のキャパシタＣＩと、反転入力端が第１のキ
ャパシタＣ１の他端に接続され、正転入力端が基準電圧
源端４に接続された演算増幅器５と、一端が第１のキャ
パシタＣＩの一端に接続された第２のスイッチＳ２と、
一端が第２のスイッチＳ２の他端に接続され、他端が第
１のキャパシタＣ１の他端に接続された第２のキャパシ
タＣ２と、一端が第２のキャパシタＣ２の一端に接続さ
れ、他端が基準電圧源端３に接続された第３のスイッチ
Ｓ、と、一端が演算増幅器５の反転入力端に接続され、
他端が演算増幅器５の出力端に接続された第４のスイッ
チＳ４と、一端が第１のキャパシタＣ１の一端に接続さ
れ、他端が演算増幅器５の出力端に接続された第５のス
イッチＳ、とを有している。
このような構成の増幅回路のスイッチＳ、、Ｓ２゜Ｓ４
はクロックφ１で制御され、スイッチＳ、、Ｓ。
はクロックφ１で制御され、スイッチＳ、、Ｓ。
はクロックφ２で制御される。各スイッチはそのクロッ
クが“′Ｈ”でオンし、“Ｌ ＩＩでオフとなる。
クが“′Ｈ”でオンし、“Ｌ ＩＩでオフとなる。
クロックφ、とφ２は、それぞれ重ならない２相のクロ
ックで、第３図に示したクロックと同じクロックである
。
ックで、第３図に示したクロックと同じクロックである
。
以下、第１図と第３図に基づいて本実施例の動作を詳し
く説明する。説明を簡単にするために基準電圧源の電位
をＯとして、すなわち基準電圧源端３．４は接地されて
いるものとして考える。また、演算増幅器５のオフセッ
ト電圧をＶ。ｒｓとする。
く説明する。説明を簡単にするために基準電圧源の電位
をＯとして、すなわち基準電圧源端３．４は接地されて
いるものとして考える。また、演算増幅器５のオフセッ
ト電圧をＶ。ｒｓとする。
クロックφ１が“Ｈ＋＋である期間Ｔ、はスイッチＳ、
、Ｓ、、Ｓ、がオンとなって、キャパシタＣ２は入力電
圧■ｉｏをサンプリングする。このときサミング・ノー
ド３点の電位は、演算増幅器５の仮想接地により０とな
るはずであるが、演算増幅器５にオフセット電圧■。□
が存在するとオフセット電圧の分だけ仮想接地からずれ
て■。、Ｓとなっている。このときのキャパシタＣＩの
節点ａ側に充電される電荷Ｑ、は、 Ｑ＋ ＝−Ｃ，（Ｖｔ＋、−Ｖｏｒｓ） −−
・ＧＯ）と表される。一方、キャパシタ上ｔ上の電荷Ｑ
２は、 Ｑｚ ＝−Ｃ，（Ｖｔｎ−Ｖ。。） ・
・ ・（川と表される。
、Ｓ、、Ｓ、がオンとなって、キャパシタＣ２は入力電
圧■ｉｏをサンプリングする。このときサミング・ノー
ド３点の電位は、演算増幅器５の仮想接地により０とな
るはずであるが、演算増幅器５にオフセット電圧■。□
が存在するとオフセット電圧の分だけ仮想接地からずれ
て■。、Ｓとなっている。このときのキャパシタＣＩの
節点ａ側に充電される電荷Ｑ、は、 Ｑ＋ ＝−Ｃ，（Ｖｔ＋、−Ｖｏｒｓ） −−
・ＧＯ）と表される。一方、キャパシタ上ｔ上の電荷Ｑ
２は、 Ｑｚ ＝−Ｃ，（Ｖｔｎ−Ｖ。。） ・
・ ・（川と表される。
次に、クロ・ンクφ１がオフになりクロ・ンクφ２がオ
ンとなる期間Ｔ２では、各キャパシタ上に充電される電
荷Ｑ、’、Ｑ２’はそれぞれ次のように表される。
ンとなる期間Ｔ２では、各キャパシタ上に充電される電
荷Ｑ、’、Ｑ２’はそれぞれ次のように表される。
Ｑ＋’ ＝ ＣＩ （Ｖｏｕｔ Ｖｏｒ−）
・ ・・０２）Ｑｚ’＝ＣｚＶ。□
・・ ・側ただし■。、は出力端２の電圧である。
・ ・・０２）Ｑｚ’＝ＣｚＶ。□
・・ ・側ただし■。、は出力端２の電圧である。
期間Ｔ。
とＴ２の間の節点ａに関する電荷保存則により、Ｑ ＋
＋ Ｑ ｚ ＝ Ｑ ＋ ’ ＋Ｑ ｚ ’
・・・０４）となる。側弐に００式〜側式を代入す
ると、ＣＩ （ＶＬ、 Ｖ。ｒ−） Ｃｚ （Ｖｔ
−Ｖ。ｒ−）＝−Ｃ，（Ｖ。ｕｔ、 Ｖ。□）十Ｃ，
Ｖ。□ ・・・０５）、’、 −（Ｃ，十ＣＺ）ｖ
、、＝＝−ｃ、ｖ。。
＋ Ｑ ｚ ＝ Ｑ ＋ ’ ＋Ｑ ｚ ’
・・・０４）となる。側弐に００式〜側式を代入す
ると、ＣＩ （ＶＬ、 Ｖ。ｒ−） Ｃｚ （Ｖｔ
−Ｖ。ｒ−）＝−Ｃ，（Ｖ。ｕｔ、 Ｖ。□）十Ｃ，
Ｖ。□ ・・・０５）、’、 −（Ｃ，十ＣＺ）ｖ
、、＝＝−ｃ、ｖ。。
となる。Ｑ６）弐を見るとわかるように本実施例の回路
は、入力電圧と（Ｃ＋＋Ｃｚ）／Ｃ＋倍する増幅回路で
あり、演算増幅器５のオフセット電圧が存在してもそれ
に影響されない。したがって高精度な演算が可能である
。
は、入力電圧と（Ｃ＋＋Ｃｚ）／Ｃ＋倍する増幅回路で
あり、演算増幅器５のオフセット電圧が存在してもそれ
に影響されない。したがって高精度な演算が可能である
。
以上に詳しく説明したように、本発明によれば、演算増
幅器にオフセット電圧が存在しても、それに影響されな
い高精度な増幅回路を提供することができる。また、演
算増幅器に用いる素子を微細化するとオフセット電圧が
増加することが一般的に知られているが、本発明ではオ
フセット電圧の影響を受けることがないので素子を微細
化でき、それに伴う高速化、小面積化などの利点も生じ
る。
幅器にオフセット電圧が存在しても、それに影響されな
い高精度な増幅回路を提供することができる。また、演
算増幅器に用いる素子を微細化するとオフセット電圧が
増加することが一般的に知られているが、本発明ではオ
フセット電圧の影響を受けることがないので素子を微細
化でき、それに伴う高速化、小面積化などの利点も生じ
る。
第１図は本発明の一実施例を示す回路図、第２図は従来
の増幅回路を示す回路図、第３図はクロ ト・・・ ２・・・・ ３．４・・ ５・・・・ ツクのタイミング図である。 ・入力端 ・出力端 ・基準電圧源端 ・演算増幅器
の増幅回路を示す回路図、第３図はクロ ト・・・ ２・・・・ ３．４・・ ５・・・・ ツクのタイミング図である。 ・入力端 ・出力端 ・基準電圧源端 ・演算増幅器
Claims (1)
- （１）一端が入力端に接続された第１のスイッチ回路と
、 一端が前記第１のスイッチ回路の他端に接続された第１
の容量と、 反転入力端が前記第１の容量の他端に接続され、正転入
力端が第１の基準電圧源端に接続された演算増幅器と、 一端が前記第１の容量の一端に接続された第２のスイッ
チ回路と、 一端が第２のスイッチ回路の他端に接続され、他端が第
１の容量の他端に接続された第２の容量と、 一端が前記第２の容量の一端に接続され、他端が第２の
基準電圧源端に接続された第３のスイッチ回路と、 一端が前記演算増幅器の反転入力端に接続され、他端が
前記演算増幅器の出力端に接続された第４のスイッチ回
路と、 一端が前記第１の容量の一端に接続され、他端が前記演
算増幅器の出力端に接続された第５のスイッチ回路とを
有する増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10340989A JPH0785533B2 (ja) | 1989-04-25 | 1989-04-25 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10340989A JPH0785533B2 (ja) | 1989-04-25 | 1989-04-25 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02283117A true JPH02283117A (ja) | 1990-11-20 |
| JPH0785533B2 JPH0785533B2 (ja) | 1995-09-13 |
Family
ID=14353255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10340989A Expired - Lifetime JPH0785533B2 (ja) | 1989-04-25 | 1989-04-25 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785533B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0593273A3 (en) * | 1992-10-13 | 1995-04-19 | Sony Corp | Control device for electronic devices. |
| JP2007043433A (ja) * | 2005-08-03 | 2007-02-15 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2012239167A (ja) * | 2011-04-28 | 2012-12-06 | Semiconductor Energy Lab Co Ltd | 半導体回路 |
-
1989
- 1989-04-25 JP JP10340989A patent/JPH0785533B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0593273A3 (en) * | 1992-10-13 | 1995-04-19 | Sony Corp | Control device for electronic devices. |
| JP2007043433A (ja) * | 2005-08-03 | 2007-02-15 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2012239167A (ja) * | 2011-04-28 | 2012-12-06 | Semiconductor Energy Lab Co Ltd | 半導体回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0785533B2 (ja) | 1995-09-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20080913 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
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