JPH0533324B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、機械的ひずみ等の物理量の変化に応
じた抵抗値変化を示す検知素子を含むブリツジ回
路を備えた物理量検出回路に関する。

〔従来技術とその問題点〕 従来、この種の物理量検出回路として、ストレ
イン・ゲージを用いた圧力変換器がよく知られて
いる。該圧力変換器では、ゲージ抵抗を用いてホ
イートストーンブリツジ回路（以後単にブリツジ
回路と略称する）を構成し、印加圧力に応答して
生じる該ゲージ抵抗の抵抗値変化を、該ブリツジ
回路を定電圧源あるいは定電流源で励起すること
によつて該ブリツジ回路の不平衡電圧として検出
し、該不平衡電圧をさらに増幅して圧力に比例し
た出力信号を取り出していた。第３図はその回路
構成例である。図において、１００はゲージ抵抗
１〜４から成るブリツジ回路、５，６は該ブリツ
ジ回路に定電圧あるいは定電流を印加するための
励起端子、７，８は該ブリツジ回路の不平衡電圧
検出端子をそれぞれ示す。ゲージ抵抗１〜４とし
ては例えば半導体ダイアフラム上に選択拡散等に
よる形成された拡散抵抗が用いられ、ゲージ抵抗
１，３とゲージ抵抗２，４はそれぞれ印加圧力に
対し互いに逆方向の抵抗値変化を示すよう、その
長手及び横手方向の結晶軸が選択されて配列され
ている。この結果、印加圧力に対して例えばゲー
ジ抵抗１，３の抵抗値が増大すると、ゲージ抵抗
２，４の抵抗値は逆に減少し、この結果、ブリツ
ジ回路１００の検出端子７，８間には印加圧力に
比例した不平衡電圧ΔEが得られる。次に該不平
衡電圧ΔEは電圧増幅回路２００によつて増幅、
シングルエンド化される。該電圧増幅回路２００
としては、例えば図に示したような３個の演算増
幅器９，１０，１１と抵抗１２，１３，１４，１
５，１６，１７，１８から成る周知の差動増幅回
路が用いられ、不平衡電圧ΔEは増幅、インピー
ダンス変換されたシングルエンド出力V₀として
該圧力変換器の出力端子１９に取り出される。

しかしながら、上記検出回路に用いられる差動
増幅回路２００には、 (1) 多数の抵抗を必要とする上、各抵抗間の抵抗
値及び温度係数には厳密なマツチングが要求さ
れるので、回路の調整が煩雑となり、組立・検
査に多大な時間と労力を要する。

(2) (1)と同一の理由により、モノリシツクIC化
による量産化が困難で、製造コストが高価にな
る等の問題があり、これらが、圧力変換器の小
型化、モノリシツクIC化による低価格化を妨
げる要因となつてていた。

すなわち、圧力変換器を小型化、低価格化する
ためには、IC化に適した少数の部品で構成でき
て、しかも高入力抵抗、高同相除去比（CMRR）
等のブリツジ回路側からの性能要求を満足する差
動増幅回路のブリツジ回路との一体化が不可欠で
ある。

第３図の従来例に比べて少ない部品数で構成さ
れる差動増幅回路として、従来、第４図に示すよ
うな演算増幅器３０と４個の抵抗３１，３２，３
３，３４から成る回路がよく知られている。図に
おいて、３５及び３６は差動入力端子、３７は出
力端子であり、抵抗３２，３１の抵抗比（R32／
R31）と抵抗３４，３３，の抵抗比（R34／R33）
を等しく選ぶことにより、出力端子３７には端子
３６，３５間の差電圧が（R32／R31）倍された
出力電圧が得られる。

しかしながら、上記構成の差動増幅回路をブリ
ツジ回路と一体化した場合 (1) 入力抵抗が高くとれない（ブリツジ回路から
見た負荷が大きい） (2) 抵抗３２，３１の抵抗比と抵抗３４，３３の
抵抗比との間にアンバランスがあると、差動入
力に対するゲインにアンバランスが生じるばか
りでなく、回路の同相除去比（CMRR）が著
しく劣化する 等の欠点があり、第３図に示した回路と同程度の
性能を得ることは非常に困難であつた。

第３図及び第４図に示した回路構成はいずれも
バイポーラ技術による集積化を前提としている。
しかしながら、集積化変換器の目標は多機能化、
インテリジエント化にあり、これらの目標を実現
する集積回路技術としては、バイポーラ技術より
もMIS技術の方が優れている。すなわち、将来の
集積化変換器には、半導体検知素子と同一基板上
に、単に増幅機能のみでなく、マルチプレツクス
機能、チツプ内での演算処理機能、コンピユータ
とのデイジタルインターフエースを可能にする
Ａ／Ｄ変換及びデイジタル信号処理機能等を搭載
することが要求される。

これらの要求には、アナログ・スイツチ Ａ／
Ｄ・Ｄ／Ａ変換、マイクロプロセツサ、ROM、
RAM等を含むアナログ・デイジタル混載回路の
分野で実績があり、バイポーラ技術に比べ低消費
電力と大規模集積化が可能なMIS集積回路技術の
方が適している。

以上を背景として、一例を第５図に示すような
MIS集積化に適した物理量検出回路（特願昭58−
181101）が考えられた。

図において、１００は第３図と全く同一の構成
要素から成るブリツジ回路、３００は演算増幅器
４０と、それぞれC₁及びC₂なる容量値をもつコ
ンデンサ４１及び４２と、それぞれ周期的に開閉
（OFF−ON）を繰り返すスイツチ４３，４４，
４５，４６及び４７とで構成される差動増幅回路
である。

この回路は、以下の動作手順を周期的に繰り返
す。

(1) スイツチ４３と４４を閉じることによりコン
デンサ４１をブリツジ回路１００の検出端子
７，８間に得られる不平衡電圧ΔEに充電する。
同時にスイツチ４７を閉じ、コンデンサ４２の
電荷をリセツトする。

(2) スイツチ４３及び４４を開き、コンデンサ４
１にブリツジ回路の不平衡電圧ΔEに比例た電
荷を蓄積保持する。同時にスイツチ４７を開
く。

(3) スイツチ４５及び４６を閉じることによりコ
ンデンサ４１に蓄積されていた電荷をコンデン
サ４２に転送する。演算増幅器４０の入力換算
オフセツト電圧を無視すると、このとき出力端
子４８に得られる出力電圧Voutは次式で与え
られる。

Vout＝（C₁／C₂）・ΔE (4) スイツチ４５及び４６を開き、出力電圧を保
持する。

すなわち、この回路では、ブリツジ回路１００
の出力電圧ΔEに比例した電荷量をコンデンサ４
１に蓄積し、この蓄積電荷を予めリセツトされた
コンデンサ４２に転送することによりコンデンサ
４１と４２の容量比（C₁／C₂）で決まる増幅度
を得ている。この場合、コンデンサ４１のリーク
を無視すれば、差動増幅回路３００の入力抵抗は
事実上無限大となり、ブリツジ回路の負荷を極め
て小さくすることができる。また、ブリツジ回路
の不平衡電圧に比例した電荷をコンデンサ４１に
蓄積する過程でのCMRRは原理上無限大である
ので非常に高CMRRの差動増幅が可能である。
さらに第３図及び第４図に示した検出回路の演算
増幅器が抵抗を駆動するための定常的な電流の駆
動能力を必要としたのに対し、第５図に示した検
出回路の演算増幅器はコンデンサを充放電するた
めの過渡的な電流駆動能力しか必要としないの
で、大幅な低消費電力化が図れる。また、この検
出回路に使用されるスイツチは例えばMISFET
スイツチ、コンデンサは例えばMISゲート電極−
反転層間容量あるいは二層電極間容量を用いるこ
とにより、MIS集積回路技術で容易に実現可能で
あり、これとMIS演算増幅器、半導体検知素子を
オンチツプ一体化することにより、MIS集積化さ
れた物理量検出回路が構成可能である。

以上のように、第５図に示した検出回路は高入
力抵抗、高CMRRでMIS集積化による小型・低
消費電力・低価格化に極めて好都合である。しか
しながら上記回路には、何らかの手段で演算増幅
器の入力換算オフセツト電圧の影響を補償しなけ
ればならないという問題があつた。

すなわち、第５図に示した検出回路において、
演算増幅器４０の入力換算オフセツト電圧をVos
とすると、このVosも増幅され、前述の出力電圧
Voutは次式のように変更される。

Vout＝（C₁／C₂）・ΔE ＋（１＋C₁／C₂）・Vos したがつて、ブリツジ回路回路１００の不平衡
電圧ΔEにのみ比例した出力電圧（上式右辺の第
１項）を得るには、何らかの調整手段を用いて出
力電圧から上式右辺の第２項に相当する電圧を差
し引かなければならない。これは、例えば、演算
増幅器４０の比反転側入力端子に入力換算オフセ
ツト電圧Vosと等しい電圧を供給することにより
達成されるが、これによるICとしてのピン数の
増大ならびに外付部品数の増大及び組立・調整工
数の増大は低価格化の大きな支障となる。

オフセツト調整が必要な点は、第３図及び第４
図に示した従来例の場合も同様であり、これま
で、調整なしに出力オフセツト電圧を補償するこ
とのできる物理量検出回路はなかつた。

〔発明の目的〕

本発明の目的は、上記圧力変換器等の物理量検
出回路の従来の問題点を解消するためになされた
もので、演算増幅器の入力換算オフセツト電圧を
自動的に補償し出力におけるその影響を排除する
手段を備え、MIS集積化に適した小型で低価格の
物理量検出回路を提供することにある。

〔発明の構成〕

本発明に係る物理量検出回路は、少なくとも一
辺に検知対象の変化に応じて抵抗値変化を示す検
知素子を含むブリツジ回路、非反転入力端子が基
準電圧端子に接続された演算増幅器、一端子がこ
の演算増幅器の反転入力端子に共通接続されると
ともに他端子が周期的なスイツチの開閉動作によ
り前記ブリツジ回路のそれぞれ対応する不平衡電
圧検出端子と前記基準電圧端子とに交互に接続さ
れる第１及び第２のコンデンサ、及び前記演算増
幅器の反転入力端子と出力端子の間に接続され並
列に設けられたスイツチにより周期的に放電され
る第３のコンデンサから成る第１の回路と、非反
転入力端子が前記基準電圧端子に接続された演算
増幅器及びこの演算増幅器の反転入力端子と出力
端子の間に接続され並列に設けられたスイツチに
より周期的に放電されるコンデンサからなる第２
の回路を備え、前記第１の回路と少なくとも１つ
以上の第２の回路が、該第２の回路を構成する演
算増幅器の反転入力端子に接続されるコンデンサ
を介して縦続接続されたことを特徴としている。

〔実施例〕

以下に、図面を用いて本発明の実施例を説明す
る。

第１図は、本発明を圧力変換器に適用した場合
についての一実施例を示す回路図である。この図
において、１００は、第３図及び第５図で説明し
た全く同一の構成要素から成るブリツジ回路、５
００は演算増幅器５０、それぞれC₁，C₂及びC₃
なる容量値をもつコンデンサ５１，５２及び５
３、それぞれ周期的に開閉（OFF−ON）を繰り
返すスイツチ６１，６２，６３，６４，６５から
なる第１の増幅回路、６００は、演算増幅器６
０、それぞれC₄，C₅なる容量値をもつコンデン
サ５４，５５、及び周期的に開閉（OFF−ON）
を繰り返すスイツチ５６から成る第２の増幅回路
である。

本実施例では、ブリツジ回路１００の不平衡電
圧検出端子７及び８がスイツチ６１及び６２を介
してそれぞれ対応するコンデンサ５１及び５２の
一端子に導びかれている。該コンデンサ５１及び
５２の一端子は同時にスイツチ６４及び６３を介
して基準電圧端子としてのアース端子に導かれて
おり、他の一端子は演算増幅器５０の反転入力端
子６７に共通接続されている。該演算増幅器５０
は、非反転入力端子６８が基準電圧端子としての
アース端子に接続されており、反転入力端子６７
と出力端子６９の間にコンデンサ５３と該コンデ
ンサ５３を周期的に放電するためのスイツチ６５
が並列接続されている。該演算増幅器５０の出力
は、一端子が演算増幅器６０の反転入力端子７０
に接続されたコンデンサ５４の他端子に導びかれ
る。該演算増幅器６０は、前記演算増幅器５０と
同様、非反転入力端子７１が基準電圧端子として
のアース端子に接続されており、反転入力端子７
０と出力端子７２の間にコンデンサ５５と該コン
デンサ５５を周期的に放電するためのスイツチ６
６が並列接続されている。以上の回路において、
第１の増幅回路５００は、ブリツジ回路１００の
不平衡電圧検出端子７，８を差動入力端子とし、
演算増幅器５０の出力端子６９とを出力端子とす
る差動増幅回路を、第２の増幅回路６００は、第
１の増幅回路５００の出力端子６９を入力端子と
し、演算増幅回路６０の出力端子７２を出力端子
とする増幅回路をそれぞれ構成しており、これら
の継続接続により検出回路が形成されている。

第２図は、第１図に示した回路図におけるスイ
ツチ６１〜６６の開閉動作順序の一例を示すタイ
ミング図である。第２図において、８１，８２，
８３，８４，８５，８６はそれぞれ第１図におけ
るスイツチ６１，６２，６３，６４，６５，６６
の開閉状態を示しており、実線区間がスイツチの
閉じる（ON）期間、破線区間がスイツチの開く
（OFF）期間をそれぞれ表わしている。図から明
らかなように、本実施例では、スイツチ６１，６
３，６５及びスイツチ６２，６４，６６がそれぞ
れ連動して同じタイミングで開閉するような開閉
動作がとられている。

以下、第１図と第２図を参照しつつ、本実施例
の動作を説明するが、コンデンサ５１と５２の容
量値C₁とC₂は等しく選定されているものとする。

まず、第２図の期間Ａで、スイツチ６１と６３
が閉じると、コンデンサ５１はブリツジ回路１０
０の一方の検出端子７と演算増幅器５０の反転入
力端子６７間に、コンデンサ５２はアース端子
（０ボルト）と演算増幅器５０の反転入力端子６
７間に、それぞれ接続される。同時にスイツチ６
５を閉じるので、コンデンサ５３の蓄積電荷はリ
セツトされ、演算増幅器５０はユニテイ・フイー
ドバツク接続となる。この演算増幅器５０の非反
転入力端子６８はアース端子に接続されているか
ら、このとき、反転入力端子６７と出力端子６９
には、ともに該増幅器５０の入力換算オフセツト
電圧Vos₁に相当する電圧が現われる。したがつ
てブリツジ回路１００の検出端子７に現われる電
圧V₁とすると、期間Ａ中でのコデンサ５１，５
２，５３の端子間電圧は、それぞれ、（V₁−
Vos₁）、（−Vos₁）、Ｏとなる。一方、演算増幅器
６０も非反転入力端子７１がアース端子に接続さ
れており、反転入力端子７０には該増幅器６０の
入力換算オフセツト電圧Vos₂に相当する電圧が
現われるので、演算増幅器５０の出力端子６９と
演算増幅器６０の反転入力端子７０の間に接続さ
れたコンデンサ５４の端子間電圧は（Vos₁−
Vos₂）となる。

次に期間Ｂで、スイツチ６１と６３が開くと、
コンデンサ５１及び５２にはC₁・（V₁−Vos₁）及
びC₂・（−Vos₂）なる蓄積電荷が残留する。この
期間Ｂにスイツチ６５も開くが、コンデンサ５３
に蓄積電荷は存在しないので、演算増幅器５０の
出力端子６９は依然Vos₁のままである。

次に期間Ｃとなり、スイツチ６２と６４が閉じ
ると、コンデンサ５２はブリツジ回路１００のも
う一方の検出端子８と演算増幅器５０の反転入力
端子６７との間に、コンデンサ５１は該反転入力
端子６７とアース端子との間に接続されることに
なる。このとき、演算増幅器５０は過渡的には反
転入力端子６７と非反転入力端子６８の間の電圧
の差を増幅し、その出力電圧でコンデンサ５３を
充電することによつてコンデンサ５１と５２から
コンデンサ５３へ蓄積電荷の転送を伴ないつつ該
電圧の差を減少するように働き、反転入力端子６
７の電圧が入力換算オフセツト電圧Vos₁になつ
たところで蓄積電荷の転送を終了し、定常状態に
達する。したがつて、ブリツジ回路１００の検出
端子８に現われる電圧をV₂、演算増幅器５０の
出力端子６９に得られる電圧をV_Aとすると、期
間Ｃの中でのコンデンサ５１，５２，５３の端子
間電圧はそれぞれ、（−Vos₁）、（V₂−Vos₁）、
（V_A−Vos₁）となる。この結果、期間ＡとＣ間で
のコンデンサ５１，５２，５３の蓄積電荷の変化
△Q₁，△Q₂，△Q₃はそれぞれ △Q₁＝C₁・（V₁−Vos₁）−C₁・（−Vos₁） ＝C₁・V₁ △Q₂＝C₂・（−Vos₁）−C₂・（V₂−Vos₂） ＝C₂・V₂ △Q₃＝０−C₃・（V_A−Vos₁） ＝−C₃・（V_A−Vos₁） となるので、電荷保存則 △Q₁＋△Q₂＋△Q₃△ ＝０ より、期間Ｃ中に端子６９に得られる電圧V_Aは
次式で与えられ、 V_A＝C₁・V₁−C₂・V₂／C₃＋Vos₁ いま、C₁＝C₂に選定されているので結局、次
式で与えられる。

V_A＝C₁／C₃・（V₁−V₂）＋Vos₁ ＝C₁／C₃・ΔE＋Vos (1) この期間Ｃで、同時にスイツチ６６が閉じるの
で、コンデンサ５５の蓄積電荷はリセツトされ、
演算増幅器６０はユニテイ・フイードバツク接続
となる。該増幅器６０の非反転入力端子７１はア
ース端子に接続されているから、期間Ａでの演算
増幅器５０の場合と同じく、このとき反転入力端
子７０と出力端子７２に演算増幅器６０の入力換
算オフセツト電圧Vos₂に等しい電圧が現われる。
したがつて期間Ｃ中でのコンデンサ５４及び５５
の端子間電圧は、それぞれ（V_A−Vos₂）及び０
となる。

次の期間Ｄでスイツチ６２，６４，６６が開く
と、各コンデンサは期間Ｃ中の蓄積電荷をそのま
ま保持するので、端子６９の電圧は（C₁／C₃）・
ΔE＋Vos₁に、端子７２の出力電圧はVos₂に、そ
れぞれ保持される。

次の期間Ｅで、再びスイツチ６５が閉じると、
期間Ａと同じく、端子６９の電圧はVos₁になる。
このとき、演算増幅器６０は、期間Ｃでの演算増
幅器５０と同様、過渡的には非反転入力端子７１
と反転入力端子７０の間の電圧の差を増幅し、そ
の出力電圧でコンデンサ５５を充電することによ
つてコンデンサ５４からコンデンサ５５へ蓄積電
荷の転送を行ないつつ該電圧の差を減少させるよ
うに働き、反転入力端子７０の電圧が入力換算オ
フセツト電圧Vos₂になつたところで蓄積電荷の
転送を終了し、定常状態に達する。したがつて、
期間Ｅ中に演算増幅器６０の出力端子７２に得ら
れる出力電圧をVoutとすると、この期間Ｅ中で
のコンデンサ５４，５５の端子間電圧はそれぞ
れ、（Vos₁−Vos₂）、（Vout−Vos₂）となる。こ
の結果、期間ＣとＥの間でのコンデンサ５４，５
５の蓄積電荷の変化△Q₄，△Q₅はそれぞれ、 △Q₄＝C₄・（V_A−Vos₂） −C₄・（Vos₁−Vos₂） ＝C₄・（C₁／C₃・ΔE＋Vos₁−Vos₂） −C₄・（Vos₁−Vos₂） ＝C₄・C₁／C₃・ΔE △Q₅＝０−C₅・（Vout−Vos₂） となり、電荷保存則△Q₄＋△Q₅△ ＝０より、期間
Ｃ中に出力端子７２に得られる出力電圧Voutは
次式で与えられる。

Vout＝C₁／C₃・C₄／C₅・ΔE＋Vos₂ (2) この期間Ｅの各スイツチの開閉状態は前述の期
間Ａでの状態と同一であり、以後、以上と同様な
動作手順が周期的に繰り返される。

本実施例では、コンデンサ５１，５２への充電
及びコンデンサ５４への充電が演算増幅器５０，
６０の入力換算オフセツト電圧Vos₁及びVos₂を
相殺する形で行なわれるので、コンデンサ５３及
びコンデンサ５５には正確に信号成分に対応した
電荷量のみが転送され、従来例のように入力換算
オフセツト電圧が信号成分に混入して増幅される
ことはない。すなわち、(2)式から明らかなように
本実施例の検出回路で、出力端子７２に現われる
出力オフセツト電圧は最終の演算増幅器６０の入
力換算オフセツト電圧Vos₂のみとなつており、
ブリツジ回路１００の不平衡電圧ΔEが第１の増
幅回路５００の容量比（C₁／C₃）と第２の増幅
回路６００の容量比（C₄／C₅）の積で決まる増
幅度で増幅されることを考慮すると、該入力換算
オフセツト電圧は調整なしで充分許容し得る性質
のものである。

したがつて、本実施例によれば、第５図に示し
た検出回路が有していた高入力抵抗・高CMRR
の差動増幅機能、MOS集積化による小型化・低
消費電力化、多機能化・インテリジエント化の可
能性等の種々の特徴を備えた上、出力オフセツト
電圧（零点）調整が不要で組立・検査工数の極め
て低減された低価格の圧力変換器が提供される。

なお、上記実施例では、説明の便宜上、第２の
増幅回路６００を１個としたが、実際にはこれを
２個以上に増設して順次継続接続することができ
る。その場合、信号成分に対する増幅度が継続接
続数の増加とともに順次増大してゆくのに対し、
オフセツト電圧はあくまでも最後の１個の演算増
幅器の入力換算オフセツト電圧に抑えられるの
で、本発明の効果はさらに顕著になる。

また、上記実施例の霜明に用いたスイツチ６
１，６２，６３，６４，６５，６６の開閉動作順
序は単なる一例であつて、これに限るものではな
い。本発明の適用においては、 (1) スイツチ６１と６４、スイツチ６２と６３が
それぞれ同時に閉じた状態となつてはならな
い。

(2) スイツチ６５と６６が同時に閉じた状態とな
つてはならない。

以上の２条件が満足されれば、他の時間関係は
どのように選んでもよい。

なお上記実施例ではアース端子を基準電圧端子
としたが、他の適当な電圧値を有する端子を基準
電圧端子とすることもできる。

また検知素子として感圧ゲージ抵抗を用いた圧
力変換器の場合を例にこの発明を説明したが、こ
の発明は圧力変換器のみならず、温度センサをは
じめ検知対象の変化に応じて抵抗値変化を示す検
知素子を用いてブリツジ回路を構成する各種セン
サの検出回路に広く適用できる。

更に、ブリツジ回路１００のすべての辺に検知
素子を設ける必要はなく、検知素子の個数は適宜
に選択することができる。

〔発明の効果〕

以上の説明で明らかなように本発明によれば、
物理量検出回路の差動増幅回路を、少なくとも２
個以上の演算増幅器とこの演算増幅器に対応した
複数のコンデンサとこれらのコンデンサに所定の
手順でブリツジ回路の検出端子に生じた電圧を所
定の値で与えるように構成された複数のスイツチ
とによつて構成したため、モノリシツクIC化に
よる量産化に適し、小型、低価格の物理量検出回
路を実現することができる。また、出力オフセツ
ト電圧は増幅されない最後の演算増幅器の入力換
算オフセツト電圧のみとなり、これは通常許容さ
れ得るものであるので出力オフセツト電圧の調整
が不要となり、組立調整工数を極めて低減するこ
とができる。更に本発明はMOS集積回路技術と
の共合性に優れており、同技術によりＡ／Ｄ、
Ｄ／Ａ変換器、マイクロプロセツサ等の一体化が
可能であるので、機能拡張性に富んだ物理量検出
回路が実現される。

【図面の簡単な説明】

第１図は本発明の物理量検出回路の一実施例を
示す回路図、第２図は回路中のスイツチの開閉
（OFF−ON）動作順序を示したタイミング図、
第３図は従来の物理量検出回路の回路図、第４図
は従来の差動増幅回路の別実施例の回路図、第５
図はMOS集積化が可能な物理量検出回路の回路
図である。 １，２，３，４……検知素子としてのゲージ抵
抗、７，８……不平衡電圧検出端子、５０，６０
……演算増幅器、５１，５２，５３，５４，５５
……コンデンサ、６１，６２，６３，６４，６
５，６６……スイツチ、１００……ブリツジ回
路。５００……差動増幅回路、６００……増幅回
路。

Claims (1)

【特許請求の範囲】
1. １ 少なくとも一辺に検知対象の変化に応じて抵
   抗値変化を示す検知素子を含むブリツジ回路、非
   反転入力端子が基準電圧端子に接続された演算増
   幅器、一端子がこの演算増幅器の反転入力端子に
   共通接続されるとともに他端子が周期的なスイツ
   チの開閉動作により前記ブリツジ回路のそれぞれ
   対応する不平衡電圧検出端子と前記基準電圧端子
   とに交互に接続される第１及び第２のコンデン
   サ、及び前記演算増幅器の反転入力端子と出力端
   子の間に接続され並列に設けられたスイツチによ
   り周期的に放電される第３のコンデンサから成る
   第１の回路と、非反転入力端子が前記基準電圧端
   子に接続された演算増幅器及びこの演算増幅器の
   反転入力端子と出力端子の間に接続され並列に設
   けられたスイツチにより周期的に放電されるコン
   デンサからなる第２の回路を備え、前記第１の回
   路と少なくとも１つ以上の第２の回路が、該第２
   の回路を構成する演算増幅器の反転入力端子に接
   続されるコンデンサを介して縦続接続されたこと
   を特徴とする物理量検出回路。