JPS61264812A - 容量帰還形増幅器 - Google Patents
容量帰還形増幅器Info
- Publication number
- JPS61264812A JPS61264812A JP10559185A JP10559185A JPS61264812A JP S61264812 A JPS61264812 A JP S61264812A JP 10559185 A JP10559185 A JP 10559185A JP 10559185 A JP10559185 A JP 10559185A JP S61264812 A JPS61264812 A JP S61264812A
- Authority
- JP
- Japan
- Prior art keywords
- amplifier
- capacitive element
- charge
- switch
- integration
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- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は容量素子又はスイツチトキヤパシタ回路で帰
還をかけて積分器又は加算器を構成した容置帰還形増幅
器に関する。
還をかけて積分器又は加算器を構成した容置帰還形増幅
器に関する。
「従来の技術」
従来の積分器を構成した容置帰還形増幅器を第４図に示
す。入力端子１１はスイッテトキャパシタ回路１２を通
じて積分用増幅器１３の反転入力端に接続され、積分用
増幅器１３の非反転入力端は接地され、出力端は出力端
子１４に接続されると共に積分容陵素子１５を通じて反
転入力端に帰還接続される。スイツチトキヤパシタ回路
１２においてスイッチトキャバシタ用容量素子１６の一
端が接地され、曲端はスイツチトキヤパシタ用アナログ
スイッチ１７を通じて入力端子１１に接続されると共に
スイツチトキヤパシタ用アナログスイッチ１８を通じて
積分用増幅器１３の反転入力端に接続される。
す。入力端子１１はスイッテトキャパシタ回路１２を通
じて積分用増幅器１３の反転入力端に接続され、積分用
増幅器１３の非反転入力端は接地され、出力端は出力端
子１４に接続されると共に積分容陵素子１５を通じて反
転入力端に帰還接続される。スイツチトキヤパシタ回路
１２においてスイッチトキャバシタ用容量素子１６の一
端が接地され、曲端はスイツチトキヤパシタ用アナログ
スイッチ１７を通じて入力端子１１に接続されると共に
スイツチトキヤパシタ用アナログスイッチ１８を通じて
積分用増幅器１３の反転入力端に接続される。
この従来の容隈帰還形増幅器の動作を以下に説明する。
入力端子１１の電位を、スイッチ１７を閉ることにより
容量素子１６に充電する。次にスイツチ１７を開き、ス
イッチ１８を閉る。すると増幅器１３の反転入力端及び
非反転入力端間に電位差が生ずるため、増幅器１３の出
力が変動し、増幅器１３の両入力端の電位差がなくなる
ように債分容優素子１５に電荷が更に充電される。この
とき容量素子１６が放電した電荷と積分容量素子１５に
充電された電荷とが同量となるので、この回路は積分器
として動作する。
容量素子１６に充電する。次にスイツチ１７を開き、ス
イッチ１８を閉る。すると増幅器１３の反転入力端及び
非反転入力端間に電位差が生ずるため、増幅器１３の出
力が変動し、増幅器１３の両入力端の電位差がなくなる
ように債分容優素子１５に電荷が更に充電される。この
とき容量素子１６が放電した電荷と積分容量素子１５に
充電された電荷とが同量となるので、この回路は積分器
として動作する。
入力端子をＶｉ、容量素子１６の容量を０５、容量素子
１５の容量をＣ，とじ、容量素子１６に充電された電荷
を積分する前における出力端子１４の出力電圧なり０、
積分後の出力電圧をｖミ、積分用増幅器１３の増幅率を
Ｇとする。積分前の容量素子１６の電荷はＱ！！ ＝
Ｖｉ ” Ｃｓであり、容量素子１５の電荷はＱ！＝Ｖ
ｏ・Ｃｘである。積分後の容量素子１６の電荷はΔ友゛
・Ｃ８となり、容量素子１５の電荷は亙二土・ｖミ・Ｃ
ｔ となる。ここで積分前の電荷と積今後の電荷との
統和は変化しないため Ｑｓ＋Ｑｔ＝Ｖｉ”Ｃｓ＋Ｖｏ’Ｃｔ＝ −ｖｏ−
ｃｘ＋！−ｖ、−Ｃ６Ｇ Ｇ となる。増幅率Ｇがかなり大きい場合は−ｖＱ・Ｃ３＝
Ｏとなるから、（１）式は（２）式となる。
１５の容量をＣ，とじ、容量素子１６に充電された電荷
を積分する前における出力端子１４の出力電圧なり０、
積分後の出力電圧をｖミ、積分用増幅器１３の増幅率を
Ｇとする。積分前の容量素子１６の電荷はＱ！！ ＝
Ｖｉ ” Ｃｓであり、容量素子１５の電荷はＱ！＝Ｖ
ｏ・Ｃｘである。積分後の容量素子１６の電荷はΔ友゛
・Ｃ８となり、容量素子１５の電荷は亙二土・ｖミ・Ｃ
ｔ となる。ここで積分前の電荷と積今後の電荷との
統和は変化しないため Ｑｓ＋Ｑｔ＝Ｖｉ”Ｃｓ＋Ｖｏ’Ｃｔ＝ −ｖｏ−
ｃｘ＋！−ｖ、−Ｃ６Ｇ Ｇ となる。増幅率Ｇがかなり大きい場合は−ｖＱ・Ｃ３＝
Ｏとなるから、（１）式は（２）式となる。
Ｖｉ−Ｃｓ＋Ｖｏ−Ｃｔ＝Ｖ□・Ｃｘ （’、” ’＝
’ｉ、＝＝ｏ）（２）Ｇ− このことから積分用増幅器１３の増幅率Ｇが大きいとき
は容量素子１６に充電された電荷が容量素子１５に完全
に積分されろことがわかる。
’ｉ、＝＝ｏ）（２）Ｇ− このことから積分用増幅器１３の増幅率Ｇが大きいとき
は容量素子１６に充電された電荷が容量素子１５に完全
に積分されろことがわかる。
「発明が解決しようとする問題点」
しかし増幅率Ｇが小さい場合は上さ０とはなら一
ない。このため容量素子１６に電荷が残ってしまい、完
全には、容量素子１５に積分されないため積分の精度劣
化が生ずるといった問題点があった。
全には、容量素子１５に積分されないため積分の精度劣
化が生ずるといった問題点があった。
［問題点を解決するための手段］
この発明は増幅器の増幅率が小さいときに生ずる積分、
加算の精度劣化を補償するためのもので第１−幅器の出
力端と第１入力端との間（−容量素子又はスイツチトキ
ャパシタ回路で帰還をかけた容放帰還形増幅器において
、上記第１増幅器の面入力端間に第２増幅器が接続され
、その第２増幅器の出力端と第１増幅器の第１入力端と
の間にスイツチトキャパシタ回路が挿入される。第１増
幅器の面入力端間の電位差を第２増幅器で増幅してスイ
ツチトキヤパシタ回路に充電し、七の充電電荷を上記第
１増幅器の帰還用容量素子又はスイツチトキヤパシタ回
路へ移動させ、第１増幅器の増幅率の小さいことによる
積分又は加算の精度劣化を補１賞する。
加算の精度劣化を補償するためのもので第１−幅器の出
力端と第１入力端との間（−容量素子又はスイツチトキ
ャパシタ回路で帰還をかけた容放帰還形増幅器において
、上記第１増幅器の面入力端間に第２増幅器が接続され
、その第２増幅器の出力端と第１増幅器の第１入力端と
の間にスイツチトキャパシタ回路が挿入される。第１増
幅器の面入力端間の電位差を第２増幅器で増幅してスイ
ツチトキヤパシタ回路に充電し、七の充電電荷を上記第
１増幅器の帰還用容量素子又はスイツチトキヤパシタ回
路へ移動させ、第１増幅器の増幅率の小さいことによる
積分又は加算の精度劣化を補１賞する。
「実施例」
構成
第１図はこの発明による容量帰還形増幅器を積分量に適
用した実施例を示し、１１〜１８は第４図と同様のもの
であり、一般的なスイツチトキヤパシタ積分器を構成し
ている。
用した実施例を示し、１１〜１８は第４図と同様のもの
であり、一般的なスイツチトキヤパシタ積分器を構成し
ている。
この実施例に増幅器１３の反転入力端に増幅器２１の非
反転入力端に接続され、増幅器２１の出力端は抵抗素子
２２．２３を通じて接地され、抵抗素子２２．２３の接
続点は増幅器２１の反転入力端に接続され・る。つまり
増幅器２１の増幅率は抵抗素子２２．２３で設定され、
増幅器１３の非反転入力端と同一電位と増幅器２１の出
力端の電位とを抵抗素子２２．２３で分圧した電位が増
幅器２１の反転入力端へ与えられる。増幅器２１の出力
端はスイツチトキヤパシタ回路２４を通じて増幅器１３
の反転入力端に接続される。スイッテトキャパシタ回路
２４においてスイツチトキヤパシタ用容量素子２５の一
端が接地され、他端はスイツチトキヤパシタ用アナログ
スイッチ２６を通じて増幅器２１の出力端に接続される
と共にスイツチトキヤパシタ用アナログスイッチ２７を
通じて増幅器１３の反転入力端に接続される。
反転入力端に接続され、増幅器２１の出力端は抵抗素子
２２．２３を通じて接地され、抵抗素子２２．２３の接
続点は増幅器２１の反転入力端に接続され・る。つまり
増幅器２１の増幅率は抵抗素子２２．２３で設定され、
増幅器１３の非反転入力端と同一電位と増幅器２１の出
力端の電位とを抵抗素子２２．２３で分圧した電位が増
幅器２１の反転入力端へ与えられる。増幅器２１の出力
端はスイツチトキヤパシタ回路２４を通じて増幅器１３
の反転入力端に接続される。スイッテトキャパシタ回路
２４においてスイツチトキヤパシタ用容量素子２５の一
端が接地され、他端はスイツチトキヤパシタ用アナログ
スイッチ２６を通じて増幅器２１の出力端に接続される
と共にスイツチトキヤパシタ用アナログスイッチ２７を
通じて増幅器１３の反転入力端に接続される。
動 作
この回路の動作を以下に説明する。
スイッチ１７を閉じて容ｌ素子１６を入力端子１１の電
位に充電する。つぎにスイッチ１７を開 、き、スイッ
チ１８を閉じ容量素子１６に充電され ゛た電荷を積分
容量素子１５に積分する。このときスイッチ２６を閉じ
、増幅器１３の面入力端間の電位差を増幅器２１で増幅
した電圧で容量素子２５を充電する。容量素子２５の容
量値については容量素子１６の容量を増幅器２１の増幅
率で除算した値とする。従って（１）式で示した１■ミ
・Ｃｓ と同Ｇ 量の電荷が容量素子２５（二充電される。（１）式から
れかるように増幅器１３の増幅率Ｇが十分大きくないと
きは積分が終了した時点でも容量素子１６にｌ ｖ５・
Ｃ８の電荷が残っている。この状態でスイツｆ１８を開
くと、容量素子１５への電荷の積分は”−ｖＱ・Ｃ８だ
け足りないこと（二なり、これが積分精度劣化の原因と
なっていた。
位に充電する。つぎにスイッチ１７を開 、き、スイッ
チ１８を閉じ容量素子１６に充電され ゛た電荷を積分
容量素子１５に積分する。このときスイッチ２６を閉じ
、増幅器１３の面入力端間の電位差を増幅器２１で増幅
した電圧で容量素子２５を充電する。容量素子２５の容
量値については容量素子１６の容量を増幅器２１の増幅
率で除算した値とする。従って（１）式で示した１■ミ
・Ｃｓ と同Ｇ 量の電荷が容量素子２５（二充電される。（１）式から
れかるように増幅器１３の増幅率Ｇが十分大きくないと
きは積分が終了した時点でも容量素子１６にｌ ｖ５・
Ｃ８の電荷が残っている。この状態でスイツｆ１８を開
くと、容量素子１５への電荷の積分は”−ｖＱ・Ｃ８だ
け足りないこと（二なり、これが積分精度劣化の原因と
なっていた。
しかし、この実施例では次に積分する電荷を容量素子１
６に充電するためにスイッチ１７を閉じたときに、スイ
ッチ２７も同時に閉じ、さきほど１ 響 容量素子２５に充電した電荷σｖｏ−Ｃ８を容量素子１
５に積分する。すると容量素子１６に残った分の電荷と
同量に近い電荷が容量素子２５から容量素子１５へ積分
される。いまスイッチ１８をオンにして容量素子１６の
電荷を積分用容量素子１５へ移動させた時の増幅器１３
の反転入力端の電位をＶｉ、増幅器２１の増幅率を０１
、容量素子２５の容量をＣ２５とすると、容量素子２５
に充電される電荷Ｑ２５はＶｉ Ｇ１Ｃ２５となり、前
述したようにＣ１８＝ Ｃｓ ／ Ｇ、に選定されてい
るからＣ２ｓ ＝ Ｖｉ Ｃ５＝ｈｖみ・Ｃ８となり、
つまり容ｌ素子１６に残っている電荷と等しい□□□の
電荷が容量素子２５に充電される。次にスイッチ２７を
オンにして積分した時に、増幅器１３の反転入力端の電
位をｖ；とすると、容量素子２５に残る電荷は（ｈｓは
Ｃ＋ｓＶｉとなり、増幅器２１の増幅率Ｇ１を適当な位
に選定することにより、Ｃ２：を著しく小さなものとす
ることができる。
６に充電するためにスイッチ１７を閉じたときに、スイ
ッチ２７も同時に閉じ、さきほど１ 響 容量素子２５に充電した電荷σｖｏ−Ｃ８を容量素子１
５に積分する。すると容量素子１６に残った分の電荷と
同量に近い電荷が容量素子２５から容量素子１５へ積分
される。いまスイッチ１８をオンにして容量素子１６の
電荷を積分用容量素子１５へ移動させた時の増幅器１３
の反転入力端の電位をＶｉ、増幅器２１の増幅率を０１
、容量素子２５の容量をＣ２５とすると、容量素子２５
に充電される電荷Ｑ２５はＶｉ Ｇ１Ｃ２５となり、前
述したようにＣ１８＝ Ｃｓ ／ Ｇ、に選定されてい
るからＣ２ｓ ＝ Ｖｉ Ｃ５＝ｈｖみ・Ｃ８となり、
つまり容ｌ素子１６に残っている電荷と等しい□□□の
電荷が容量素子２５に充電される。次にスイッチ２７を
オンにして積分した時に、増幅器１３の反転入力端の電
位をｖ；とすると、容量素子２５に残る電荷は（ｈｓは
Ｃ＋ｓＶｉとなり、増幅器２１の増幅率Ｇ１を適当な位
に選定することにより、Ｃ２：を著しく小さなものとす
ることができる。
このようにして見掛上容叶素子１６に充電された電荷が
積分容歌素子１５にすべて積分された場合と等価となり
、増幅器１３の増幅率Ｇが小さいことで生ずる積分精度
の劣化はなくなる。第２図にスイッチ１７．１８．２６
．２７の動作シーケンスを示した。スイッチ２６．２７
はスイッチ１８゜１７とそれぞれ連動にすればよい。
積分容歌素子１５にすべて積分された場合と等価となり
、増幅器１３の増幅率Ｇが小さいことで生ずる積分精度
の劣化はなくなる。第２図にスイッチ１７．１８．２６
．２７の動作シーケンスを示した。スイッチ２６．２７
はスイッチ１８゜１７とそれぞれ連動にすればよい。
このようにしてスイツチトキヤパシタ債分器における積
分用増幅器１３に大きな増幅率の増幅器を用いなくとも
高精度の積分器が構成可能となる。
分用増幅器１３に大きな増幅率の増幅器を用いなくとも
高精度の積分器が構成可能となる。
増幅器１３がオフセットを有しているときは、増幅器２
１、ヌイッチトキャパシタ回路２４を含む回路ζ二より
、このオフセット分もスイツチトキヤパシタ回路１２の
サンプリングタイミングのときに積分容置素子１５に積
分する。この積分するｔＱｌは増幅器２１の増幅率をσ
、オフセットをＶ。￥、増幅器１３のオフセットをＶ。
１、ヌイッチトキャパシタ回路２４を含む回路ζ二より
、このオフセット分もスイツチトキヤパシタ回路１２の
サンプリングタイミングのときに積分容置素子１５に積
分する。この積分するｔＱｌは増幅器２１の増幅率をσ
、オフセットをＶ。￥、増幅器１３のオフセットをＶ。
ｆ、容量素子１６の容置を０８、容量素子１５の容量を
ＣＩとし、容量素子２５の容量をσ・Ｃｓとすると。
ＣＩとし、容量素子２５の容量をσ・Ｃｓとすると。
である。さらに容量素子１６から容量素子１５へ電荷を
積分するときに増幅器１３にＶ。ｆのオフセットがある
と、オフセット分とじて−Ｖ。ｆ”ｃｓの・ 電荷が容
量素子１５へ積分される。しかし、スイツチトキャパシ
タ回路２４から増幅器１３のオフセットにより積分する
電荷Ｖ。ｆ−ｃｓと、容量素子１６から積分する時に生
ずる電荷−Ｖ。ｆ”ｃｓが互に打ち消し合うので増幅器
１３のオフセット分についても増幅器２１、スイッチト
キャバシタ回路２４などを設けたことによりほぼ補償可
能である。
積分するときに増幅器１３にＶ。ｆのオフセットがある
と、オフセット分とじて−Ｖ。ｆ”ｃｓの・ 電荷が容
量素子１５へ積分される。しかし、スイツチトキャパシ
タ回路２４から増幅器１３のオフセットにより積分する
電荷Ｖ。ｆ−ｃｓと、容量素子１６から積分する時に生
ずる電荷−Ｖ。ｆ”ｃｓが互に打ち消し合うので増幅器
１３のオフセット分についても増幅器２１、スイッチト
キャバシタ回路２４などを設けたことによりほぼ補償可
能である。
この発明を加算器に適用した例を第１図と対応する部分
に同一符号を付けて第３図に示す。第１図と異なる点は
増幅器１３の反転入力端と出力端との間にスイッチトキ
ャパンタ回路３１を積分用容量素子１５とともに接続し
、かつ入力のスイツチトキヤパシタ回路が複数となり、
七の複数の入力を加算する点である。
に同一符号を付けて第３図に示す。第１図と異なる点は
増幅器１３の反転入力端と出力端との間にスイッチトキ
ャパンタ回路３１を積分用容量素子１５とともに接続し
、かつ入力のスイツチトキヤパシタ回路が複数となり、
七の複数の入力を加算する点である。
なお上述において増幅器２１とスイッチトキャバシタ回
路２４とにより全体として非反転回路を構成していれば
よく、増幅器２１は必ずしも非反転形にする必要はない
。また上述では入力回路にスイツチトキヤパシタ回路１
２を用いたが、抵抗入力回路の場合にも増幅器１３の増
幅率が小さい問題を同様にして解決することができる。
路２４とにより全体として非反転回路を構成していれば
よく、増幅器２１は必ずしも非反転形にする必要はない
。また上述では入力回路にスイツチトキヤパシタ回路１
２を用いたが、抵抗入力回路の場合にも増幅器１３の増
幅率が小さい問題を同様にして解決することができる。
「発明の効果」
以上説明したようにこの発明によれば、積分用増幅器１
３の増幅率が小さくとも高精度の積分器を構成可能であ
るので、比較的高い増幅率の増幅器が得にくいＭＯ８素
子を含む回路（二おいても、この発明の増幅器を用いる
ことにより高精度の積分または加算器を構成できる。
３の増幅率が小さくとも高精度の積分器を構成可能であ
るので、比較的高い増幅率の増幅器が得にくいＭＯ８素
子を含む回路（二おいても、この発明の増幅器を用いる
ことにより高精度の積分または加算器を構成できる。
また通常、増幅器は増幅率を低げると周波数帯域が広が
り、高速動作が可能になるので、この発明により、増幅
器１３の増幅率を低げることにより積分、加算精度をそ
こなわずに積分、加算器の高速化が可能になる。さらに
積分または加算用増幅器のオフセット分によって生ずる
誤差も補償することができる。
り、高速動作が可能になるので、この発明により、増幅
器１３の増幅率を低げることにより積分、加算精度をそ
こなわずに積分、加算器の高速化が可能になる。さらに
積分または加算用増幅器のオフセット分によって生ずる
誤差も補償することができる。
第１図はこの発明による容量帰還増幅器を積分器に適用
した実施例を示す接続図、第２図はその各スイッチの動
作シーケンスを示す図、第３図はこの発明を加算器（二
連用した例を示す接続図、第４図は従来の容量帰還増幅
器を示す接続図である。 １１：入力端子、１２．１２’、２４．３１：スイツチ
トキヤパシタ回路、１３：積分用増幅器、１４゛：出力
端子、１５：積分用容量素子、１６゜２５：スイツチト
キヤパシタ用容量素子、１７゜１８．２６．２７：スイ
ツテトキヤパシタ用アナログスイッチ、２１：精度補償
回路用増幅器。 特許出願人 日本電信電話株式会社 代 理 人 草 野 卓沖 １ 図 オ ２ 図 ２Ｏ２品 ７４ 図 第３ 図
した実施例を示す接続図、第２図はその各スイッチの動
作シーケンスを示す図、第３図はこの発明を加算器（二
連用した例を示す接続図、第４図は従来の容量帰還増幅
器を示す接続図である。 １１：入力端子、１２．１２’、２４．３１：スイツチ
トキヤパシタ回路、１３：積分用増幅器、１４゛：出力
端子、１５：積分用容量素子、１６゜２５：スイツチト
キヤパシタ用容量素子、１７゜１８．２６．２７：スイ
ツテトキヤパシタ用アナログスイッチ、２１：精度補償
回路用増幅器。 特許出願人 日本電信電話株式会社 代 理 人 草 野 卓沖 １ 図 オ ２ 図 ２Ｏ２品 ７４ 図 第３ 図
Claims (1)
- （１）第１増幅器の出力端から第１増幅器の第１入力端
に容量素子又はスイツチトキヤパシタ回路で帰還をかけ
る容量帰還形増幅器において、 上記第１増幅器の両入力端間に接続された第２増幅器と
、 その第２増幅器の出力端と上記第１増幅器の第１入力端
との間に挿入された第１スイツチトキヤパシタ回路とを
具備し、 上記第１増幅器の両入力端間の電位差を上記第２増幅器
で増幅して、上記第１スイツチトキヤパシタ回路に充電
し、その充電した電荷を上記第１増幅器の帰還用容量素
子又はスイツチトキヤパシタ回路に移動させることを特
徴とする容量帰還形増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10559185A JPH061499B2 (ja) | 1985-05-17 | 1985-05-17 | 容量帰還形増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10559185A JPH061499B2 (ja) | 1985-05-17 | 1985-05-17 | 容量帰還形増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61264812A true JPS61264812A (ja) | 1986-11-22 |
| JPH061499B2 JPH061499B2 (ja) | 1994-01-05 |
Family
ID=14411740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10559185A Expired - Lifetime JPH061499B2 (ja) | 1985-05-17 | 1985-05-17 | 容量帰還形増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061499B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729163A (en) * | 1994-10-18 | 1998-03-17 | The Boeing Company | Synchronous AC to DC conversion of differential AC signals |
-
1985
- 1985-05-17 JP JP10559185A patent/JPH061499B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729163A (en) * | 1994-10-18 | 1998-03-17 | The Boeing Company | Synchronous AC to DC conversion of differential AC signals |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH061499B2 (ja) | 1994-01-05 |
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