JPH0228330A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の第一実施例 本発明の他の実施例 発明の効果 （第１図） （第２図） 〔概要〕 半導体装置の製造方法に関し、 素子分離領域とベース領域・エミッタ領域との間の位置
ずれなどに対する位置合わせ余裕を行わないで、素子分
離領域とベース領域・エミッタ域との間の間隔を十分狭
くすることができ、素子微細化及び高速化を実現するこ
とができる半導体装置の製造方法を提供することを目的
とし、基板上に下層側が耐酸化膜である少なくとも３層
以上のマスク層を形成する工程と、該マスク層をマスク
として前記基板を選択的にエツチングして幅の異なる溝
を形成する工程と、咳幅の異なる溝を覆うように前記マ
スク層とは材料の異なる膜を形成する工程と、前記幅の
異なる溝のうち、幅の広い溝底部のみが開口するように
前記マスク層とは材料の異なる膜の異方性エツチングを
選択的に行う工程と、前記マスク層と前記マスク層とは
材料の異なる膜とをマスクにして、前記基板を選択的に
エツチングして前記幅の広い溝底部に１〜レンチ溝を形
成する工程と、前記マスク層とは材料の異なる膜を除去
する工程と、前記幅の異なる溝内及び前記トレンチ溝内
を選択的に酸化してシリコン酸化膜を形成する工程と、
前記幅の異なる溝及び前記トレンチ溝を、少なくとも前
記基板上面側の表面を絶縁するように充填する工程と、
前記マスク層のうち、上層側の膜を前記下層側の耐酸化
膜に対して自己整合させた状態で選択的にエツチングし
て第１の微細パターンを形成する工程と、前記下層側の
耐酸化膜の、前記上層側の膜のエツチングにより露出さ
れた部分をエツチングして前記基板を露出させて第２の
微細パターンを形成する工程と、露出された前記基板上
にベース引き出し電極を形成するとともに、前記基板の
前記ベース引き出し電極直下の部分に外部ベース領域を
形成する工程と、前記第２の微細パターンを選択的にエ
ツチングする工程と、前記基板の、前記第２の微細パタ
ーンがエツチングされた部分直下の部分に内部ベース領
域及びエミッタ領域を形成する工程とを含むように構成
する。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法に係り、例えば高速の
バイポーラトランジスタの製造方法に適用することがで
き、詳しくは、特にトレンチ溝による素子分離領域に対
して自己整合でベース領域及びエミッタ領域とを微細に
形成することができる半導体装置の製造方法に関するも
のである。

ベース領域、エミッタ領域を自己整合で形成する従来の
半導体装置の製造方法は各種提案されているが、−船釣
な方法としてはフィールド酸化膜による素子分離領域を
用いるものが知られている。

ベース領域及びエミッタ領域を自己整合で形成するのは
、微細なものが形成することができるというメリットが
あるからである。しかしながら、フィールド酸化膜によ
る素子分離領域を用いるものでは、位置ずれなどに対す
る位置合わせ余裕が必要であり、素子分離領域とベース
領域・エミッタ領域との間隔を十分狭くすることができ
ず、素子全体の微細化にとっては限界が生じていた。

したがって、素子分離領域とベース領域・エミッタ領域
との間隔を十分狭くすることができ、特に素子微細化及
び高速化を実現することができる半導体装置の製造方法
が要求されている。

〔従来の技術〕

従来、例えばバイポーラトランジスタの微細化、高速化
を実現するためには、ベース領域及びヘ−スコンタクト
’ｐＨ域及び素子分離領域等の面積縮小が必要である。

特にバイポーラトランジスタ等の半導体装置においては
、フィールド酸化膜による素子分離領域、ベース領域及
びエミッタ領域とが、各々位置合わせによって画定され
ており、位置ずれなどに対する余裕が必要である。

〔発明が解決しようとする課題〕

従来の半導体装置の製造方法にあっては、素子分離領域
とベース領域・エミッタ領域との間の位置ずれなどに対
する位置合わせ余裕が必要であり、素子分離領域とベー
ス領域・エミッタ領域−との間隔を十分狭（することが
できず、素子微細化及び高速化を困難にしているという
問題点があった。

そこで本発明は、素子分離領域とベース領域・エミッタ
領域との間の位置ずれなどに対する位置合わせ余裕を行
わないで、素子分離領域とベース領域・エミッタ域との
間の間隔を十分狭くすることができ、素子微細化及び高
速化を実現することができる半導体装置の製造方法を提
供することを目的としている。

〔課題を解決するための手段〕

基板上に下層側が耐酸化膜である少なくとも３層以上の
マスク層を形成する工程と、該マスク層をマスクとして
前記基板を選択的にエツチングして幅の異なる溝を形成
する工程と、該幅の異なる溝を覆うように前記マスク層
とは材料の異なる膜を形成する工程と、前記幅の異なる
溝のうち、幅の広い溝底部のみが開口するように前記マ
スク層とは材料の異なる膜の異方性エツチングを選択的
に行う工程と、前記マスク層と前記マスク層とは材料の
異なる膜とをマスクにして、前記基板を選択的にエツチ
ングして前記幅の広い溝底部にトレンチ溝を形成する工
程と、前記マスク層とは材料の異なる膜を除去する工程
と、前記幅の異なる溝内及び前記トレンチ溝内に選択的
に酸化してシリコン酸化膜を形成する工程と、前記幅の
異なる溝及び前記トレンチ溝を、少なくとも前記基板上
面側の表面を絶縁するように充填する工程と、前記マス
ク層のうち、上層側の膜を前記下層側の耐酸化膜に対し
て自己整合させた状態で選択的にエツチングして第１の
微細パターンを形成する工程と、前記下層側の耐酸化膜
の、前記上層側の膜のエツチングにより露出された部分
をエツチングして前記基板を露出させて第２の微細パタ
ーンを形成する工程と、露出された前記基板上にベース
引き出し電極を形成するとともに、前記基板の前記ベー
ス引き出し電極直下の部分に外部ベース領域を形成する
工程と、前記第２の微細パターンを選択的にエツチング
する工程と、前記基板の前記第２の微細パターンがエツ
チングされた部分直下の部分に内部ベース領域及びエミ
ッタ領域を形成する工程とを含むものである。

本発明において、基板とは、例えば導電、型がｐ型の半
導体層、例えば導電型がｎ゛型の埋め込み半導体層及び
導電型がｎ型のエピタキシャル層から構成されている場
合の態様を含むものである。

本発明において、幅の異なる溝及びトレンチ溝を、少な
くとも基板上面側の表面を絶縁するように充填する工程
とは、幅の異なる溝を充填する際、基板上面側の表面が
少なくとも絶縁されていればよく、トレンチ溝及び幅の
異なる溝全てを絶縁物で充填して表面を絶縁する場合の
態様と、トレンチ溝を例えばポリシリコン等の半導体で
充填した後、幅の異なる溝を絶縁物で充填して表面を絶
縁する場合の態様とを含むものである。

〔作用〕

本発明では、基板上に下層側が耐酸化膜である少なくと
も３層以上のマスク層が形成され、このマスク層をマス
クとして基板の選択的なエッチングにより幅の異なる溝
が形成された後、幅の異なる溝を覆うようにマスク層と
は材料の異なる膜が形成される。次いで、幅の異なる溝
のうち幅の広い溝底部のみが開口するようにマスク層と
は材料の異なる膜の異方性エツチングが行われ、マスク
層とマスク層とは材料の異なる膜とをマスクにして、基
板の選択的なエツチングにより幅の広い溝底部にトレン
チ溝が形成された後、マスク層とは材料の異なる膜が除
去される。次いで、幅の異なる溝内及びトレンチ溝内の
選択的な酸化によりシリコン酸化膜が形成され、幅の異
なる溝及びトレンチ溝が、基板上面側の表面が絶縁され
るように充填された後、マスク層のうち上層側の膜が、
下層側の耐酸化膜に対して自己整合させた状態で選択的
にエツチングされて第１の微細パターンが形成される。

次いで、下層側の耐酸化膜の、上層側の膜のエツチング
により露出された部分がエツチングされて基板が露出さ
れて第２の微細パターンが形成された後、露出された基
板上にベース引き出し電極が形成されるとともに、基板
のベース引き出し電極直下の部分に外部ベース領域が形
成される。次いで、第２の微細パターンが選択的にエツ
チングされた後、基板の第２の微細パターンがエンチン
グされた部分直下の部分に内部ベース領域及びエミッタ
領域が形成される。

したがって、トレンチ溝による素子分離領域とベース領
域（第１図では外部ベース領域及び内部ベース領域に該
当する）・エミッタ領域との間の位置ずれなどに対する
位置合わせ余裕を行わないで、素子分離領域とベース領
域・エミッタ領域との間隔を十分狭くすることができる
ようになり、素子微細及び高速化を実現することができ
るようになる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１図（ａ）〜＜ｅ＞は本発明に係る半導体装置の製造
方法の一実施例を説明するための図である。ここではＮ
ＰＮ型トランジスタの製造方法に適用する場合を示して
いる。

これらの図において、■は例えばＳＬからなり、例えば
ｐ型の基板、２は例えばｎ゛型の埋め込み半導体層、３
は例えばｎ型のエピタキシャル層、４は例えばＳ、、Ｎ
４からなる第１の耐酸化膜で本発明に係る下層側が耐酸
化膜に該当する。５は例えばポリシリコンからなる第１
の半導体層で、本発明に係る上層側の膜に該当する。６
は例えば３．３Ｎ４からなる第２の耐酸化膜、７はマス
ク層（本発明に係るマスク層に該当する）で、第１の耐
酸化膜４、第１の半導体層５及び第２の耐酸化膜６とか
ら構成されている。８ａ、８ｂはａ（本発明に係る幅の
異なる溝に該当する）で、溝８ａは導８ｂより幅が広（
形成されている。９は例えばＳｉｎ、からなる第１のシ
リコン酸化膜で、本発明に係るマスク層とは材料の異な
る膜に該当する。１０はトレンチ溝で、本発明に係るト
レンチ溝にシ亥当する。１１は例えば８．０□からなる
第２のシリコン酸化膜で、本発明に係るシリコン酸化膜
にＦ、１４当する。１２は例えばポリシリコン（ＰＳＧ
またはノンドープＳＧでもよい）からなる第２０半導体
層、１３は例えばＳ、０２からなる第３のシリコン酸化
膜、１４は第１の微細パターン（本発明に係る第１の微
細パターンに該当する）で、第１の耐酸化膜４、第１の
半導体層５及び第２の耐酸化膜６から構成されている。

１５は例えばＳ、０□からなる第４のシリコン酸化膜、
１６は第２の微細パターン（本発明に係る第２の微細パ
ターンに該当する）で、第１の耐酸化膜４、第１の半導
体層５、第２の耐酸化膜６及び第４のシリコン酸化膜１
５から構成されている。１７は例えばポリシリコンから
なる第３の半導体層、１８はベース引き出し電極で、本
発明に係るベース引き出し電極に該当する。１９は外部
ベース領域で、本発明に係る外部ベース領域に該当する
。２０はコレクタコンタクトＳＲ域、２１は例えば８．
０□からなる第５のシリコン酸化膜、２２はエミツタ窓
、２３は内部ベース領域、２４は例えばポリシリコンか
らなる第４の半導体層、２５はエミッ９Ｈ域、２６はベ
ース電極窓、２７はコレクタ電極窓、２８は例えばＡｆ
からなる配線層、３１はコレクタ引き出し電極である。

なお、基板１、埋め込み半導体Ｎ２及びエピタキシャル
Ｎ３からなる３層が、本発明に係る基板に該当する。

次に、その製造工程について説明する。

まず、第１図（ａ）に示すように、基板１上に埋め込み
半導体層２及びエピタキシャル層３を順次形成する。次
いで、例えばＣＶＤ法によりエピタキシャルＮ３上に第
１の耐酸化膜４、第１の半導体層５及び第２の耐酸化膜
６を順次形成する。

ここで、第１の耐酸化膜４の膜厚は例えば５００人、第
１の半導体層５の膜厚は例えば２０００　Ａ、第２の耐
酸化膜６の膜厚は例えば１５００人である。次いで、例
えばＲＩＥ法により第２の耐酸化膜６、第１の半導体層
５及び第１の耐酸化膜４の不要な部分を選択的にエツチ
ングして第１の耐酸化膜４、第１の半導体層５及び第２
の耐酸化膜６からなるマスク層７を形成する。これが本
発明の、基板上に下層側が耐酸化膜である３層以上のマ
スク層を形成する工程に言亥当する。

次に、第１図（ｂ）に示すように、例えばＲＩＥ法によ
りマスク層７をマスクとしてエピタキシャルＮ３を選択
的にエツチングして、幅の異なる溝８ａ、８ｂを形成す
る。これが本発明の、マスク層をマスクとして基板を選
択的にエツチングして幅の異なる溝を形成する工程に該
当する。

次に、第１図（ｃ）に示すように、例えばＣＶＤ法によ
り溝８ａ、８ｂを覆うように膜厚が例えば３０００人の
Ｓｉｎ、（マスクＮ７とは異なる材料のものを用いる）
を堆積した後、異方性エツチング（例えばＲＩＥ法）に
よりＳ、Ｏ２の不要な部分を選択的にエツチングして第
１のシリコン酸化膜９を形成する。この時、エピタキシ
ャル層３０幅の広い溝８ａの底部のみが開口してエピタ
キシャル層３が露出し、幅の狭い溝８ｂ全体、及び幅の
広い溝８ａ側壁にはＳ、Ｏ□膜が残る。これが本発明の
幅の異なる溝を覆うようにマスク層とは異なる材料の膜
を形成する工程と、幅の異なる溝のうち、幅の広い溝底
部のみが開口するようにマスク層とは異なる材料の膜の
異方性エツチングを行う工程にＳ亥当する。

次に、第１図（ｄ）に示すように、異方性エツチング（
例えばＲＩＥ法）によりマスク層７及び第１のシリコン
酸化膜９をマスクとしてエピタキシャル層３から基板１
までを選択的にエツチングして素子分離用のトレンチ溝
１０を形成する。これが本発明の、マスク層とマスク層
とは材料の異なる膜とをマスクにして、基板をエツチン
グしてトレンチ溝を形成する工程に該当する。

次に、第１図（ｅ）に示すように、例えばＲＩＥ法によ
り第１のシリコン酸化ｖ、９のみを全て選択的にエツチ
ングした後、例えば熱酸化法により１８ａ、８ｂ及びト
レンチ溝１０内を選択的に酸化して第２のシリコン酸化
膜１１を形成する。これが本発明の、マスク層とは材料
の異なる膜を除去する工程と、幅の異なる溝内及びトレ
ンチ溝内を酸化してシリコン酸化膜を形成する工程に該
当する。

次に、第１図（ｆ）に示すように、例えばＣＶＤ法によ
りトレンチ２ｓ１０を覆うようにポリシリコンを堆積し
た後、エッチバックによりポリシリコンの不要な部分を
選択的にエツチングしてトレンチ溝１０内を埋めるよう
に第２の半導体ＩＷ１２を形成する。次いで、例えばＣ
ＶＤ法により溝８８．８ｂを覆うようにＳ、０□を堆積
した後、エッチバンクによりｓｔｏｗの不要な部分を選
択的にエツチングして溝８ａ、８ｂ内を埋めるように第
３のシリコン酸化膜１３を形成する。ここで、第１の半
導体層５の側壁がエツチングされてやせているが、これ
は第１図（ｅ）に示すように、溝８ａ、８ｂ内を酸化し
た際、第１の半導体層５の酸化された部分が、第３のシ
リコン酸化膜１３を形成する際のエッチバンクにより除
去されたことによるものである。これが本発明の、幅の
異なる溝及びトレンチ溝を、少なくとも基板上面側の表
面を絶縁するよにうに充填する工程に該当する。

次に、第１図（ｇ）に示すように、サイドエツチングに
より第１の半導体層５の不要な部分を選択的にエツチン
グして第１の微細パターン１４を形成する。この時、第
１の半導体層５の幅の狭いパターンはリフトオフされ、
エピタキシャルＮ３の、第１の半導体層５の残っている
部分直下の領域がエミッタ領域になり、即ち第１の半導
体層５は工ミッタを決めるためのパターンになり、第１
の半導体層５がサイドエツチングされた部分は外部ベー
ス領域になる。これが本発明の、マスク層のうち、上層
側の膜を下層側の耐酸化膜に対して自己整合させた状態
でエンチングして第１の微細パターンを形成する工程に
該当する。

次に第１図（ｈ）に示すように、例えば熱酸化法により
第１の半導体層５の側壁に第４のシリコン酸化膜１５を
形成した後、コントロールエツチング（例えば熱リン酸
を用いたウェットエツチング）により第１の耐酸化膜４
及び第２の耐酸化膜６の不要な部分を選択的にエツチン
グして第２の微細パターン１６を形成する。この時、第
１の耐酸化膜４の、第１の半導体層５のエツチングによ
り露出された部分がエツチングされてエピタキシャル層
３が露出する。これが本発明の下層側の耐酸化膜の、上
層側の膜のエツチングにより露出された部分をエツチン
グして基板を露出させて第２の微細パターンを形成する
工程に該当する。

次に、第１図（ｉ）に示すように、例えばＣＶＤ法によ
りポリシリコンを堆積した後、コントロールエツチング
によりポリシリコンの不要な部分を選択的にエツチング
して平坦になるように第３の半導体層１７を形成する。

次に、第１図（ｊ）に示すように、ベース引き出し電極
１８、外部ベース領域１９及びコレクタコンタクＬ　Ｓ
ＩＩ２Ｏ３形成するためのイオン注入を行う。

具体的には、まずベース引き出し電極１８のポリシリコ
ン部分に例えばＢ１のイオン注入を選択的に行った後、
熱処理することによりエピタキシャル層３内に外部ベー
ス領域１９を選択的に形成する。

同様にコレクタ引き出し電極３１のポリシリコン部分に
例えばＰ゛のイオン注入を選択的に行った後、熱処理す
ることによりエピタキシャル層３内にコレクタコンタク
ト領域２０を選択的に形成する。次いで、例えばＲＩＥ
法により第３の半導体層１７の不要な部分をエツチング
した後、例えば熱酸化法によりポリシリコンを酸化して
第５のシリコン酸化膜２１を形成する。これが本発明の
ベース引き出し電極を形成するとともに、基板のベース
引き出し電極直下の部分に外部ベース領域を形成する工
程に該当する。

次に、第１図（ｋ）に示すように、例えばウェットエツ
チングにより第２の微細パターン１６を選択的にエツチ
ングしてエミツタ窓２２を形成する。

これが本発明の、第２の微細パターンをエツチングする
工程に該当する。次いで、例えばＢ゛のイオン注入を行
って内部ベース領域２３を形成する。

次に、第１図（１）に示すように、例えばＣＶＤ法によ
りエミツタ窓２２を覆うようにポリシリコンを堆積した
のち、例えばＡＳ゛をイオン注入によりポリシリコンに
導入する。次いで、例えばＲＩＥ法によりポリシリコン
の不要な部分を選択的にエツチングして第４の半導体層
２４を形成した後、熱処理することによりエミッタ領域
２５を形成する。

これと第１図（ｋ）で説明したものが、本発明の内部ベ
ース領域及びエミッタ領域を形成する工程に該当する。

次いで、ベース電極窓２６及びコレクタ電極窓２７を形
成した後、例えばスパッタ法により／ｌを堆積した後、
Ａβの不要な部分をエツチングしてベース引き出し電極
１８と第４の半導体層２４及びコレクタ引き出し電極３
１とコンタクトを採るように配線層２８を形成すること
により、第１図（２）に示すような半導体装置が完成す
る。

すなわち、上記実施例では異方性エツチングによる側壁
形成技術を用いてトレンチ溝ｌＯによる素子分離領域を
一枚のマスク層７で形成し、マスク層７を構成する第１
の半導体層５のサイドエツチングによるパターン後退を
用いてベース引き出し電極１８を形成し、残ったパター
ン部にベース領域（外部ベース領域１９、内部ベース領
域２３）及びエミッタ領域２５を形成するようにしたの
で、トレンチ溝ＩＯによる素子分離領域とベース領域（
ベース領域１９及び内部ベース領域２３）・エミッタ領
域２５との間の位置ずれなどに対する位置合わせ余裕を
行わないで、素子分離領域とベース領域・エミ。

夕領域２５との間の間隔を十分狭（することができ、素
子微細化及び高速化（具体的にはコレクタサブ容量、コ
レクタベース容量を低減できる）を実現することができ
る。また、素子分離領域に対して、ベース領域及びエミ
ッタ領域２５を自己整合で形成゛することができる。

なお、上記実施例では、第１図（ｒ）に示すように、ト
レンチ溝１０を第２の半導体Ｊｉｉ１２で充填した後、
幅の異なる溝８ａ、８ｂを第３のシリコン酸化膜１３で
充填して基板１上面側の表面が絶縁されている場合につ
いて説明したが、本発明はこれに限定されるものではな
く、幅の異なる溝８ａ、８ｂを充填する際、基板１上面
側の表面が少なくとも絶縁されるように充填されていれ
ばよく、具体的には例えば、トレンチ溝１０及び幅の異
なる溝８ａ、８ｂ全てを例えば５ｉｎ２からなる絶縁物
のみで充填して基板ｌ上面側の表面を絶縁する場合であ
ってもよい。

上記実施例では、第１図（７りに示すように、第４の半
導体層２４を形成し、熱処理することによりエミッタ領
域２５を形成した後にベース電極窓２６及びコレクタ電
極窓２７を形成する場合について説明したが、本発明は
これに限定されるものではなく、第４の半導体Ｎ２４形
成のためのポリシリコンを堆積する前に、ベース電極窓
２６及びコレクタ電極窓２７を形成し、この後第４の半
導体層２４形成のためのポリシリコンを堆積し、次いで
、エミッタ領域２５形成のためのＡ、°のイオン注入を
行い、次いで配線層２８形成のためのＡｌを堆積した後
、／ｌ及びポリシリコンをエツチングして第４の半導体
層２４及び配線層２８を形成するという工程を経る場合
であってもよい。

上記実施例は、第１図（ａ）に示すように、マスク層７
を第１の耐酸化膜４、第１の半導体層５及び第２の耐酸
化膜６で構成する場合について説明したが本発明はこれ
に限定されるものではなく、マスク層７が下側層が耐酸
化膜である少なくとも３層以上の膜で構成されていれば
よく、例えば第２図（ａ）に示すように、マスク層７を
例えばＳ、３Ｎ、からなる耐酸化膜４１ａ、例えば８．
０□からなるシリコン酸化膜４２ａ１例えば５＝ｚＮ４
からなる耐酸化膜４１ｂ・及び例えばＳ、Ｏ□からなる
シリコン酸化膜４２ｂから構成する場合であってもよく
、第２図（ｂ）に示すように、例えば５．０゜からなる
サイドウオール５０ａと、例えばＳ　、、Ｎ４からなる
耐酸化膜５１ａ、例えばＳ、Ｏ２からなるシリコン酸化
膜５２及び例えばＳ　ｉ　３　Ｎ　ａからなる耐酸化膜
５１ｂとから構成する場合であってもよい。

〔効果〕

本発明によれば、素子分離領域とベース領域・エミッタ
領域との間の位置ずれなどに対する位置合わせ余裕を行
わないで、素子分離領域とベース領域・エミッタ領域と
の間の間隔を十分狭くすることができ、素子微細化及び
高速化を実現することができるという効果がある。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の製造方法の一実施例
を説明する図、 第２図は本発明に係る半導体装置の製造方法の他の実施
例を説明する図である。 ｌ・・・・・・基板、 ２・・・・・・埋め込み半導体層、 ３・・・・・・エピタキシャル層、 ４・・・・・・第１の耐酸化膜、 ５・・・・・・第１の半導体層、 ６・・・・・・第２の耐酸化膜、 ７・・・・・・マスク層、 ８ａ、８ｂ・・・・・・溝、 ９・・・・・・第１のシリコン酸化膜、１０・・・・・
・トレンチ溝、 １１・・・・・・第２のシリコン酸化膜、１２・・・・
・・第２の半導体層、 １３・・・・・・第３のシリコン酸化膜、１４・・・・
・・第１の微細パターン、１５・・・・・・第４のシリ
コン酸化膜、１６・・・・・・第２の微細パターン、１
７・・・・・・第３の半導体層、 １８・・・・・・ベース引き出し電極、１９・・・・・
・外部ベース領域、 ２０・・・・・・コレクタコンタクトＳＲ域、２１・・
・・・・第５のシリコン酸化膜、２２・・・・・・エミ
ツタ窓、 ２３・・・・・−内部ベース領域、 ２４・・・・・・第４の半導体層、 ２５・・・・・・エミッタ領域、 ２６・・・・・・ベース電極窓、 ２７・・・・・・コレクタ電極窓、 ２８・・・・・・配線層、 ３１・・・・・・コレクク引き出し電極。 叉−−２ 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 基板上に下層側が耐酸化膜である少なくとも３層以上の
   マスク層を形成する工程と、 該マスク層をマスクとして前記基板を選択的にエッチン
   グして幅の異なる溝を形成する工程と、該幅の異なる溝
   を覆うように前記マスク層とは材料の異なる膜を形成す
   る工程と、 前記幅の異なる溝のうち、幅の広い溝底部のみが開口す
   るように前記マスク層とは材料の異なる膜の異方性エッ
   チングを選択的に行う工程と、前記マスク層と前記マス
   ク層とは材料の異なる膜とをマスクにして、前記基板を
   選択的にエッチングして前記幅の広い溝底部にトレンチ
   溝を形成する工程と、 前記マスク層とは材料の異なる膜を除去する工程と、 前記幅の異なる溝内及び前記トレンチ溝内を選択的に酸
   化してシリコン酸化膜を形成する工程と、前記幅の異な
   る溝及び前記トレンチ溝を、少なくとも前記基板上面側
   の表面を絶縁するように充填する工程と、 前記マスク層のうち、上層側の膜を前記下層側の耐酸化
   膜に対して自己整合させた状態で選択的にエッチングし
   て第１の微細パターンを形成する工程と、 前記下層側の耐酸化膜の、前記上層側の膜のエッチング
   により露出された部分をエッチングして前記基板を露出
   させて第２の微細パターンを形成する工程と、 露出された前記基板上にベース引き出し電極を形成する
   とともに、前記基板の前記ベース引き出し電極直下の部
   分に外部ベース領域を形成する工程と、 前記第２の微細パターンを選択的にエッチングする工程
   と、 前記基板の、前記第２の微細パターンがエッチングされ
   た部分直下の部分に内部ベース領域及びエミッタ領域を
   形成する工程とを含むことを特徴とする半導体装置の製
   造方法。