JPH02284253A - データ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータシステムにおけるメモリ間のデ
ータ転送に係わり、特にメモリバスの幅が大きい高速バ
スを有するメインメモリとメモリバスの幅が小さい低速
バスを有するＩ／Ｏメモリ間のデータ転送装置に関する
ものである。

〔従来の技術〕

単にメモリーメモリ間のデータ転送に係わる従来技術と
しては、例えば、特開昭６３−９８７５５号公報に記載
されているように、ダイレクトメモリアクセス（以下Ｄ
ＭＡと略記）制御装置に２組のアドレスデータを同一信
号線に時系列に出力するＤＭＡ制御回路を使用すること
により、バス間のＤＭＡ制御を簡易に行うようにする装
置、及び。

特開昭６３−／Ｏ３３５１号公報に記載されているよう
に、転送元、転送先の２つのアドレスの異なる記憶装置
にアクセスして、１マシーンサイクルで１ワードの記憶
装置間転送を実現することにより、高速大量データの処
理を可能とする回路等がある。

しかし、近年のマイクロプロセッサの高速化に伴い、プ
ロセッサとメインメモリ間のメモリバスのスループット
の向上が益々重要になり、メインメモリが接続されるメ
モリバスの幅は、１６ビツトから３２ビツト、３２ビツ
トから６４ビツトと拡大されてきている。また、一方で
は、コンピュータシステムに接続される各種Ｉ／Ｏは、
従来の安価なハードウェアを流用できることが望ましく
、例えば、３２ビツトデ一タ幅のメインメモリバスに１
６ビツトデータ幅の■／○を接続する方法等が必要とな
っている。

上記のメモリーメモリ間のダイレクトメモリアクセスに
関する、特開昭６３−９８７５５号公報、及び、特開昭
６３−／Ｏ３３５１号公報記載の技術では、データ幅の
異なるバスに接続されるメモリ間のダイレクトメモリア
クセスに適用することは出来ない。

この問題を解決するための従来技術としては、例えば、
上記のように、メインメモリのデータ幅が３２ビツトで
、Ｉ／Ｏメモリのデータ幅が１６ビツトの場合、３２ビ
ツトバスと１６ビツトバス間に簡単な回路を付加するこ
とにより、メインプロセッサの命令で両メモリの違いを
意識せずにアクセスすることを可能とする方法がある。

つまり、メインプロセッサからＩ／Ｏメモリへの３２ビ
ツトデータライトアクセスの場合、これを、簡単なハー
ドウェアを付加した回路により、１６ビツトデータの２
回に分けて、■／○メモリに書き込む。

また、リードアクセスの場合には、１６ビツトデータで
Ｉ／Ｏメモリから２回リードし、バッファリングにより
、３２ビツトデータ転送を行うものがある。

〔発明が解決しようとする課題〕

現在、急激なプロセッサの性能向上にメモリ及びＩ／Ｏ
バスの性能が付いて行けず、システムとして、性能的な
アンバランスが目だってきている。

即ち、従来の技術において、データ幅およびブタ転送速
度の異なる２つのメモリバス間のデータ転送装置では、
メインプロセッサの命令（例えば、ＭＶＣ）で大量のデ
ータをメインメモリと工／○為、ＣＰＵ、バスのスルー
プットが低下し、システム性能向上のネックとなってい
る。

この開運は、特に、入出力制御機構内のマイクロプロセ
ッサがアクセスするメモリを、メインプロセッサがメイ
ンプロセッサのアドレス空間のなかでアクセス可能とし
、データ転送をメインプロセッサの命令により行うＩ／
Ｏメモリを接続するとき顕著となる。

例えば、上記簡単なハードウェアを付加した回路による
従来技術のデータ転送装置においては、ライトおよびリ
ードのいずれの場合にも、メインプロセッサは、１６ビ
ツトバスの２回のメモリアクセスが終了するまで、メモ
リアクセス待ちでウェイトし、且つ、この間メインメモ
リバスのバス権は占有されつづけることになる。このと
きＩ／Ｏメモリが安価なものであれば、通常、そのアク
セス速度は低速であり、且つ、Ｉ／Ｏメモリに付加され
ているマイクロプロセッサとのアクセス競合回避のため
、待ち時間が発生することがあり、その待ち時間は、メ
インメモリのアクセス時間の／Ｏ倍以上となることがあ
る。従って、メインプロセッサからのＩ／Ｏメモリへの
アクセスは、メインメモリバススループット低下を招く
ことになる。

Ｉ／Ｏメモリへの制御データの書き込み、Ｔ／○メモリ
内のステータスデータの読み取りは、せいぜい数バイト
であり、且つ、頻発することもないので、システム性能
への影響は少ないが、メインメモリと工／○メモリ間の
データ転送を大量に行う場合には、メインメモリバスの
スルーブッＩ・低下は大きな問題となり、ＣＰＵスルー
プットの性能低下を招くのみならず、磁気デイスプレィ
などの高スループツトが要求される工／○メモリのＤＭ
Ａが、オーバーランするといった問題を生じる可能性が
ある。

以上述べたように、従来の技術において、データ幅、ア
クセス時間が異なるメモリ間のデータ転送を行う場合、
メインメモリバスのスループットに大きな悪影響を与え
る等問題があった。

この間５解決するためには、メインメモリと甥Ｉ Ｉ／Ｏメモリ間のデータ転送を、メインプロセッサから
独立させ、メモリーメモリ間のダイレクトメモリアクセ
スによって実現し、低速バスアクセスにより、高速バス
のバス権を占有しないような制御が必要である。

本発明の目的は、これら従来技術の課題を解決し、デー
タ幅が大きく、アクセス時間が高速なメインメモリと、
データ幅が小さくアクセス時間が低速なＩ／Ｏメモリ間
のデータ転送を、メインメモリバスのスループット低下
を招くことなく、且つ、ＣＰＵのスループット低下も抑
え、効率良く行うことを可能とし、システムの性能を向
上させるデータ転送装置を提供することである。

〔課題を解決するための手段〕

上記目的を達成するため、本発明のデータ転送装置は、
データ幅およびデータ転送速度の異なる２つのバスを有
し、データ幅が大きく転送速度の速い高速バスには高速
のメインメモリ、データ幅が小さく転送速度の遅い低速
バスには低速のＩ／Ｏメモリが複数接続され、工／Ｏメ
モリおよびメインメモリ共に、高速バスに接続されたメ
インプロセッサからアクセス可能なシステムにおいて。

高速バスおよび低速バスの間に、メインメモリおよび複
数のＩ／Ｏメモリ相互間のデータ転送を、内蔵するマイ
クロプログラムの制御により両メモリをアクセスして実
行する制御部を設けたことを特徴とする。

〔作用〕

本発明におけるデータ転送装置は、高速バス、低速バス
の間に介在し、内蔵されるマイクロプログラム制御のも
とで、両方のバスから、それぞれのバスに接続されるメ
インメモリ、工／Ｏメモリにアクセスできる。

そして、両メモリのデータ幅が異なる転送の場合１例え
ば、３２ビツト幅のメインメモリから１６ビツト幅のＩ
／Ｏメモリへのデータ転送の場合、ソースアドレス（メ
インメモリ）から４バイトのデータを読みだし、−旦、
データ転送装置内のデータレジスタに取り込む、これに
より、高速メモリのバス権は放棄されバスは開放される
。

ソースアドレスはこの後、次アドレスへ更新される。

上記と逆に、１６ビツトのＩ／Ｏメモリから、３２ビツ
トメインメモリへデータ転送する場合には、工／Ｏメモ
リから２バイトのデータを２回アクセスし、４バイトの
データを作成した後、メインメモリへの書き込みを実行
する。

〔実施例〕

以下本発明の実施例を１図面により詳細に説明する。

第１図は、本発明を施したシステムの構成を示すブロッ
ク図である。

メインプロセッサ１．メインメモリ２、本発明によるデ
ータ転送装置３、バス制御装置８．Ｉ／Ｏメモリ９．Ｄ
ＭＡｌ／Ｏ／Ｏ．１６ビツトデータハス１１．３２ビツ
ト高速データバス１２、により構成されている。

データ転送装置３は、バス制御装置８と共に、１６ビツ
トデータバス１１、及び３２ビツト高速データバス１２
に接続される。

メインメモリ２、Ｉ／Ｏメモリ９の間の種々の組合せが
考えられるメモリーメモリ間のデータ転送は、データ転
送装置３により実行される。

例えば、３２ビツト幅のメインメモリから１６ビツト幅
のＩ／Ｏメモリへのデータ転送の場合、ソースアドレス
（メインメモリ）から４バイトのデータを読みだし、−
旦、データ転送装置内のデータレジスタに取り込む。こ
れにより、高速メモリのバス権は放棄されバスは開放さ
れる。

ソースアドレスはこの後、次アドレスへ更新される。

次に、このデータを、１６ビツト幅のＩ／Ｏメモリに書
き込むため、データ転送装置内のアライナあるいは、シ
フタにより、上位２バイトを選択し、低速メモリのデス
ティネーションアドレスに書き込む。

デスティネーションアドレスを更新した後、下位２バイ
トを次のアドレスに書き込み、転送バイトカウント−４
を行うことにより動作が完了する６が０″となるまで繰
返し実行される。

これらの一連の動作は、ハードワイヤードロジックで実
行するには複雑であるが、マイクロプログラム制御下で
実行する場合には、容易である。

上記と逆に、１６ビツトの■／○メモリから、３２ビツ
トメインメモリへデータ転送する場合には、Ｉ／Ｏメモ
リから２バイトのデータを２回アクセスし、４バイトの
データを作成した後、メインメモリへの書き込みを実行
する。

この間のソースアドレス、デスティネーションアドレス
、転送バイトカウントの更新は上記と同様である。

このようにして、データ幅の大きな高速バスに接続され
るメモリと、データ幅の小さな低速バスに接続されるメ
モリ間の種々の組合せのデータ転送が、メインプロセッ
サから独立して実行可能であり、メインプロセッサの処
理能力性能向上を図ることが出来る。更に、データ転送
のための高速バスのバス権を占有する時間が、低速バス
に接続されるメモリのアクセス時間に影響されず、最小
限にすることが可能で、高速バスのスルーグツ１〜低下
を避けることが可能となり、システム性能向上に大きな
効果をもたらす。

また、メモリーメモリ間のデータ転送においては、アド
レスミスアラインの問題がある。即ち、転送先と転送元
との先頭アドレスの下２ビットが異なる場合には、転送
元の複数のワード（アクセス幅のバイト数）を合成し、
転送先の１ワードをシステム的に禁止し、ソフトウェア
を作成することも可能であるが、本発明では、マイクロ
プログラム制御のもとで、このようなミスアライン処理
も比較的容易に処理可能としたものである。

第２図は、第１図におけるデータ転送装置３の詳細を示
すブロック図である。

ＲＯＭ３０にはマイクロプログラムが格納され。

マイクロプログラムカウンタ３２のアドレスにより、デ
ータが読みだされ、マイクロデータレジスタ３１に格納
される。マイクロプログラムのシーケンス制御は、マイ
クロシーケンス制御部３４により行われる。マイクロデ
ータレジスタ３１に読みだされたマイクロ命令は、デコ
ーダ３５によりデコードされ、各種レジスタのリード、
ライト。

および演算器ＡＬＵ４８の制御を行う。

３２ビツトデータバス１２には、データ線ＭＤＴ（３２
〜０−Ｐ）６６、アドレス線ＭＡＤＲ（３１〜２−Ｐ）
６８．各種バス制御線６９により、入出力ドライバ５９
，６０．６１．６２を介して接続され、バスのタイミン
グ制御は、３２ビツトバス制御部６３によって制御され
る。

１６ビツトデータバス１１には、データ線ＤＴ（１５〜
０−Ｐ）７０．アドレス線ＡＤＲ（２７〜１−Ｐ）７１
．各種バス制御１％７２により、入出力ドライバ４３，
４４．４５を介して接続され。

バスのタイミング制御は、１６ビツトバス制御部４２に
よって制御される。

レジスタＭＭＡＲ４６には、メインメモリ２へのアクセ
スアドレスが格納され、レジスタＭＭＤＲ（０）５６に
は、読み込まれたデータが格納される。レジスタＭＭＤ
Ｒ（０）５６のデータは、新しく書き込まれるとき、レ
ジスタＭＭＤＲ（１）５７にシフトインされる。これに
より、連続したメインメモリ２上の８バイトをＭＭＤＲ
（０）５６とＭＭＤＲ（１）５７に保持する事が出来る
。

ＭＭＢＷ５１にはメインメモリ２への書き込みデータが
格納される。

アライナ５２により、レジスタＭＭＤＲ（１）５７とレ
ジスタＭＭＤＲ（０）５６（７）連続した８バイトから
、任意の連続した４バイトを出力することが出来る。８
バイト中のどこを出力するかは、ＭＡＬＮＣ５３に格納
されているアライナ制御データにより決定される。

メインプロセッサ１は、入出力命令により、データ転送
装置３内の制御レジスタの幾つかをリド、ライト可能で
、レジスタＣＴＲ５４，レジスタＡＤＲ５５は、メイン
プロセッサ入出力命令により、ライト可であり、レジス
タ５ＴＲ５８はり。

−ド可である。

レジスタＣＴＲ５４は、制御レジスタであり、メインプ
ロセッサが、メモリーメモリのデータ転示をする場合な
どに使用される。レジスタＣＴＲ５４はマイクロプログ
ラムによりリセットが可能となっている。

レジスタＡＤＲ５５は、メモリーメモリのデータ転送に
必要なパラメータが格納されるメインメモリ２内のアド
レスがライトされる。

レジスタ５ＴＲ５８はステータスレジスタであり、デー
タ転送の終了や内部状態を表示するのに持ちいられ、デ
ータ転送の終了を表示するビットは、割込み信号ＩＮＴ
６７として出力され、メインプロセッサ１に割込みを掛
けることが出来る。

レジスタＭＡＲ４１には、１６ビツトデータバス１１に
接続されるＩ／Ｏメモリ９へのアクセスアドレスが格納
される。

レジスタＭＤＲ（０）３８は読み込まれたデータを格納
するレジスタであり、レジスタＭＤＲ（０）３８のデー
タは、　Ｆｒｔ、＜−ｚき込まれるときレジスタＭＤＲ
（１）３７にシフトインされ、レジスタＭＤＲ（１）３
７のデータはレジスタＭＤＲ（２）３６す上の６バイト
をＭＤＲ（０）３８〜（２）３６に保持できる。

ＭＢＷ４９には、Ｉ／Ｏメモリ９への書き込みデータが
格納される。

アライナ３９は、ＭＤＲ（２）３６．ＭＤＲ（１）３７
、ＭＤＲ（０）３８（７）連続する６バイトカら、連続
する任意の４バイトを出力することが出来る。

６バイト中のどこの４バイトを出力するかは、ＡＬＮＣ
４０に格納されているアライナ制御データによる。

ＡＬＵ４８には、上記のほかにＷＫレジスタ５０、レジ
スタファイル４７が接続される。

マイクロ命令は、第３図に示すフィールド分割になって
おり、以下の機能を有する。

Ｆ部３／Ｏは、ＡＬＵ４８のファンクション指定。

Ａ部３１１は、ＡＬＵ４８のＡ入カソース指定。

８部３１２は、ＡＬＵ４８のＢ入カソース指定。

Ｄ部３．１３は、書き込みレジスタ指定。

ＭＣ部３１４は、メインコントロール部であり。

メインメモリ２、Ｉ／Ｏメモリ９へのアクセス方法を指
定する。その詳細は第５図に示され、ＭＲＷ　３１４　
ａはメインメモリ２へのリード、ライトを指定し、ＭＢ
Ｅ３１４ｂは、メインメモリ２への書き込み４バイトの
うち、どのバイト位置へ書き込むかを指定する。ＭＷ３
１４ｃはメインメモリ２へのアクセス終了待ちを指定し
、ＲＷ３１４ｄはＩ／Ｏメモリ９へのリード、ライトを
指定、ＢＥ３１４ｅは、Ｉ／Ｏメモリ９への書き込み２
バイトのうち、どのバイトを書き込むかを指定し、Ｗ３
１４ｆはＩ／Ｏメモリ９へのアクセス終了待ちを指定す
る。

ＬＴ部３１５は、８ビツトのリテラル値を指定し、上位
２４ビツトに′０′を拡張して、任意バイトシフタ３３
を通して、ＡＬＵ４８のＢ入力側に、ソースとして使用
できる。

８０部３１６は、マイクロシーケンス制御を指定し、マ
イクロの無条件分岐、条件分岐を指定する。

ドレスを指定する。

上記のデータ転送装置３を用いたデータ転送について、
具体例を以下説明する。

第１図におけるメインプロセッサ１のプログラムからデ
ータ転送装置３に対し、入出力命令によって、レジスタ
５ＴＲ５８をリードしビジー状態でない事を確認した後
、レジスタＡＤＲ５５に、データ転送パラメータが格納
されるメインメモリ２上のアドレスを書き込む。このと
き、メインメモリ２上には、第４図に示すようなパラメ
ータを予め用意しておく。即ち、レジスタＡＤＲ：１５
の示すアドレスから始まる４バイトには、転送データの
ソースとなるメモリアドレス２０１１次の４バイトには
、転送データのデスティネーションアドレス２０２、次
の４バイトには、転送するデータのバイト数を示すバイ
トカウント２０３が格納されている。

次に、同様にして、レジスタＣＴＲ５４に、データ転送
の起動を指示するコマンドを書き込む。

データ転送装置３のマイクロプログラム３ｏは、アイド
ル中にはＣＴＲ５４をリードし、メインプロセッサ１か
らコマンドが書き込まれないかを監視している。そして
、起動のコマンドが書き込まれると、レジスタ５ＴＲ５
８中のビジー状態を示すビットを直ちにＯＮした後、レ
ジスタＡＤＲ５５のデータをレジスタＭＭＡＲ４６にセ
ットし、データ転送パラメータをメインメモリ２から読
みだす。

読みだしアドレスの更新は、ＡＬＵ４８を用いて容易に
行うことが出来き、読みだされたデータは一旦レジスタ
フアイル４７に格納される。

本システムのメモリアドレス空間の割り付けは、（００
００００００）□６〜（ＦＩＥＦＦＦＦＦＦ）０．がメ
インメモリ空間、（ＦＦＯＯＯＯＯＯ）、　、〜（ＦＦ
ＦＦＦＦＦＦ）、　、がＩ／Ｏアドレス空間となってお
り、１６ビツトデータバス下の工／○メモリ９は、下位
２８ビツトをデコードしている。

マイクロプログラムはソースアドレス２０１゜デスティ
ネーションアドレス２０２がメインメモあるかを、その
アドレス値により判定し、データ転送の方法を判定する
ことが出来る。即ち、（ａ）メインメモリ２からメイン
メモリ２へ、（ｂ）メインメモリ２から■／○メモリ９
へ、（ｃ）Ｉ／Ｏメモリ９からメインメモリ２へ。

（ｄ）Ｉ／Ｏメモリ９からＩ／Ｏメモリ９へ、の２以上
４通りが考えられ、それぞれの処理に分岐する。

本発明の主眼とする（ｂ）、（Ｃ）のケースについて更
に詳述する。

（ｂ）メインメモリ２からＩ／Ｏメモリ９への転送のケ
ースにおいては、ソースアドレス２０１をレジスタＭＭ
ＡＲ４６、デスティネーションアドレス２０２をレジス
タＭＡＲ４１にセットする。

ソースアドレス２０１とデスティネーションアドレス２
０２のそれぞれの下２ビットと１ビツトの値をチエツク
し、アドレスのバイトアライン状態をチエツクし、最も
効率良くデータ転送が出来るようアライナ５２を制御さ
せるようＭＡＬＮＣ５３の値を決定する。次に、メイン
メモリ２に対しリードを起動し、データをレジスタＭＭ
ＤＲ（０）５６に取り込む。取り込んだ時点で、３２ビ
ツトデータバス１２のバス権は放棄され、メインプロセ
ッサ１は動作が可能となっている。レジスタＭＭＤＲ（
０）５６の４バイトデータ中の必要な２バイトをアライ
ナ５２によって、下２バイトに出力し、ＭＢＷ４９に転
送し、ｔ／Ｏメモリ９へのライトを起動し、２バイトの
データ転送が完了する。

次の２バイト転送のために、メインメモリ２から。

次の４バイトが必要な場合には、レジスタＭＭＡＲ４６
の値を＋４更新し、新しいデータをメインメモリ２から
リードしレジスタＭＭＤＲ（０）５６に取り込む。この
とき、レジスタＭＭＤＲ（０）５６の元のデータは、レ
ジスタＭＭＤＲ（１）５７にシフトされる。ＭＡＬＮＣ
５３の値を再設定し、次の２バイトをＭＢＷ４９にセッ
トしレジスタＭＡＲ４１を＋２した後、Ｉ／Ｏメモリ９
へのライトを起動し、次の２バイトの転送を完了する。

レジスタファイル中に格納されている転送バイト力を実
行する。

転送先バイトアライン状況によっては、データ転送の開
始時と終了時の書き込みの方法に注意が必要で、必要な
バイトのみの書き込みを行うようにする。これは、第１
図に示す機能があれば困難な処理ではない。

データ転送が終了すると、レジスタＣＴＲ５４をリセッ
トし、レジスタ５ＴＲ５８中の終了ビットをオンする。

データ転送中に何等かの異常が発生した場合には、その
情報もレジスタ５ＴＲ５８中に反映される。

終了ビットは、ＩＮＴ線６７に接続され、メインプロセ
ッサ１への割込みを発生させる。

メインプロセッサ１のプログラムは、データ転送を起動
した後１割込み待ちとし、終了を待っても良いし、割込
み禁止状態で、レジスタＳ　Ｔ　Ｒ５８を入出力命令で
リードしながら、終了ビットが′１′となるのを監視し
て待っても良い。いずれ内容をチエツクした後、レジス
タＣＴＲ５４に、ステータスリセットを指示するコマン
ドを書き込む。

データ転送装置３のマイクロツブログラムは、レジスタ
ＣＴＲ５４をリードし、監視しており、ステータスリセ
ットコマンドを認識すると、レジスタＣＴＲ５４をリセ
ットし、レジスタ５ＴＲ５８を／Ｏ′クリアする。これ
により、次のデータ転送コマンドの受付が可能となる。

（ｃＨ／○メモリ９からメインメモリ２への転送のケー
スにおいては、ソースアドレスをレジスタＭＡＲ４１，
デスティネーションアドレスをレジスタＭＭＡＲ４６に
セットする。両アドレス値からアライナ３９を効果的に
動作させるべくＡＬＮＣ４０の値を決定し、セットする
。Ｉ／Ｏメモリ９からのリードを起動し、レジスタＭＡ
Ｒ（０）３８に取り込む。バイトアライナの状況に応じ
、必要なバイト数の分レジスタＭＡＲ４１を＋２しなが
らリードを起動し、レジスタＭＤＲ（，０）３８゜レジ
スタＭＤＲ（１）３７．レジスタＭ　Ｄ　Ｒ（２）３６
を満たし、必要な４バイトをアライナから出力し、ＭＭ
ＢＷ５１に転送し、メインメモリ２への書き込みを起動
する。レジスタＭＡＲ４６，レジスタＭＭＡＲ４１およ
びレジスタファイル４７中の転送バイトカウントを更新
し、バイトカウントが０′となるまで同様な動作を続行
する。転送先のアドレスのバイトアライン状況によって
は、転送開始時と終了時のライトについては、必要なバ
イト位置のみをライトするように制御する。データ転送
終了以降の処理については（ｂ）と同様である。

いずれの場合にも、３２ビツトデータバス１２をデータ
転送に使用する時間は、最小限であり、１６ビツトデー
タバス１１のアクセス時間に依存しないことが分かる。

このように本実施例によれば、データ幅の大きな高速バ
スに接続されるメモリと、データ幅の小さい低速バスに
接続されるメモリ間の種々の組合せのデータ転送が、メ
インプロセッサから独立して実行可能であり、メインプ
ロセッサの処理性能向上を図ることが出来る。

更に、データ転送のために、高速バスのバス権を占有す
る時間が、低速バスに接続されるメモリのアクセス時間
に影響されず、最小限にすることが可能となる。これは
、システムの性能向上に大きな効果をもたらすものであ
る。

また、本実施例では、マイクロプログラムによる制御に
おいての説明を行ったが、Ｐ　Ｌ　Ａ　（Ｐｒｏｇｒａ
ｍａｂｌｅ　Ｌｏｇｉｃ　Ａｒａｙ）を用いた制御でも
実現は可能であり、更に、メインメモリ２内でのデータ
転送の説明は省略したが、以上の説明から、その方法は
容易に理解され、このようなメインメモリ内の大量のデ
ータ転送は、ＲＡＭディスクや、ファイルのメモリ常駐
化の制御に非常に有効である。

本発明によるハードウェア物量は、比較的に多いもので
あるが、近年のＬＳ　ＩＩ積度の向上からすると、大き
な問題ではなく、第２図破線部に示す部分を、１チツプ
ＬＳＩで実現することは十分可能である。

〔発明の効果〕

本発明によれば、データ幅が大きく、アクセス時間が高
速なメモリと、データ幅が小さく、アクセス時間が低速
なメモリ間の種々の組合せのデータ転送が、メインメモ
リバスのスループット低下を招くことなく、且つ、ＣＰ
Ｕのスループット低下も抑え、効率良く行うことを可能
とし、更に、メモリーメモリ間のデータ転送、転送アド
レス間のアドレスミスアレインがある場合の転送も可能
とし、システムの性能向上に大きな効果をもたらすもの
である。

更に、システム全体のコストを下げる目的で、メモリの
階層化を図り、高速メモリ、及び、低速メモリをアダプ
タにより接続して使用するケースは増加すると考えられ
る。こうした場合、高速バスやＣＰＵのスループットを
下げずに低速メモリを使用する技術として、本発明は重
要となってくる。

また、近年のＬＳＩ集積度の向上により、通常のＤＭＡ
コントローラと同一チップ内に本発明のデータ転送機構
をいれることは可能であり、更に、ＲＡＭディスクなど
への応用も考えられ、ＣＰＵ　　　　２２：、２３：、
２４：、２５：、２６：、２７：。

の負担を抑えたＲＡＭディスク、メモリファイル　　２
８：、２９：、３０：ＲＯＭ　（マイクロプログを実現
することが可能である。　　　　　　　　　　　ラム）
、３１：マイクロデータレジスタ、３２：４、図面の簡
単な説明　　　　　　　　　　　　　　　　マイクロプ
ログラムカウンタ、３３：任意バイト図面は本発明の実
施例を示し、第１図は本発明　　シフタ、３４：マイク
ロシーケンス制御部、３５：を施したシステムの構成を
示すブロック図、第２　　デコーダ、３６：レジスタＭ
ＤＲ（２）、３７　：し図は第１図におけるデータ転送
装置３の詳細を示　　ジスタＭＤＲ（１）、３８　：レ
ジスタ指定Ｒ（０）。

すブロック図、第３図は第１図におけるデータ転　　３
９ニアライナ、４０：ＡＬＮＣ，４１ニレジス送装置３
のマイクロ命令のフィールド分割を示し　　タＭＡＲ，
４２：１６ビツ１〜バス制御部、４３〜だ構成図、第４
図は第１図におけるメインメモリ　　　４５：入出力ド
ライバ、４６：レジスタＭ　Ｍ　Ａ　Ｒ。

２内に予め用意しておかれるパラメータの構成図、　　
４７：レジスタファイル、４８：演算器ＡＬＵ。

第５図は第３図におけるマイクロ命令のうちのメ　　４
９　：ＭＢＷ　（Ｉ／Ｏメモリ９への書き込みデーイン
コントロール部ＭＣ部３１４の詳細を示す構　　夕の格
納）、５０：ＷＫレジスタ、５１　：　ＭＭＢＷ成図で
ある。　　　　　　　　　　　　　　　　　　　（メイ
ンメモリ２への書き込みデータの格納）。

１：メインプロセッサ、２：メインメモリ、３：　　　
　５２ニアライナ、５３：ＭＡＬＮＣ（アライナ制デー
タ転送装置、４：、５：、６：、７：、８：　　　　御
データの格納）、５４：レジスタＣＴＲ，５５：バス制
御装置、９：Ｉ／Ｏメモリ、／Ｏ：ＤＭＡ　　　　レジ
スタＡＤＲ，５６：レジスタＭＭＤＲ（０）。

■／Ｏ，１１：１６ビツトデータバス、１２：３２　　
　５７：レジスタＭＭＤＲ（１）、５８　：レジスタビ
ット高速データバス、１３：、１４：、１５：、　　　
ＳＴＲ，５９〜６２：入出力ドライバ、６３：３２１６
：、１７：、１８：、１９：、２０：、２１：、−ヘッ
トバス制御部、６４〜６５：論理ゲート、６６：データ
線ＭＤＴ（３２〜０−Ｐ）、６７：割込み信号ＴＮＴ、
６８ニアドレス線ＭＡＤＲ（３１〜２−Ｐ）、６９：各
種バス制御線（３２ビツト）、７０：データ線ＤＴ（１
５〜０−Ｐ）、７１ニアドレス線ＡＤＲ（２７〜１−Ｐ
）、７２：各種バス制御線（１６ビツト）、２０１：メ
モリアドレス（転送データのソース）、２０２：転送デ
ータのデスティネーションアドレス、２０３：バイトカ
ウント（転送データのバイト数を示す）、３／Ｏ：マイ
クロプログラムＦ部（ＡＬＵ４８のファンクション指定
）、３１１：マイクロプログラムＡ部（Ａ　Ｌ　Ｕ４８
の六入カソース指定）、３１２：マイクロプログラム８
部（ＡＬｔＪ４８のＢ入カソース指定）。

３１３；マイクロプログラム０部（書き込みレジスタ指
定）、３１４：マイクロプログラムＭＣ部（メインコン
トロール部）、３１４　ａ　：　ＭＲＷ（メインメモリ
２へのリード、ライト指定）、３１４ｂ：ＭＢＥ　（メ
インメモリ２への書き込みバイト位置指定）、３１４ｃ
：〜ｔＷ（メインメモリ２へのアクセス終了待ち指定）
、３１４ｄ　：　ＲＷ（１／○メモリ９へのリード、ラ
イト指定）、３１４ｅ　：　ＢＥ（Ｉ／Ｏメモリ９への
書き込みバイト指定）、３１４ｆ：Ｗ（Ｉ／Ｏメモリ９
へのアクセス終了待ち指定）。

３１５：ＬＴ部（リテラル値の指定）、３１６：ＳＣ部
（マイクロシーケンス制御の指定）、３１７：ＢＡ部（
マイクロプログラムの分岐アドレスの指定）。

第 図 第 図

Claims (1)

【特許請求の範囲】
1. １、データ幅およびデータ転送速度の異なる２つのバス
   を有し、データ幅が大きく伝送速度の速い高速バスには
   高速のメインメモリ、データ幅が小さく転送速度の遅い
   低速バスには低速のＩ／Ｏメモリが複数接続され、該Ｉ
   ／Ｏメモリおよび上記メインメモリ共に、上記高速バス
   に接続されたメインプロセッサからアクセス可能なシス
   テムにおいて、上記高速バスおよび上記低速バスの間に
   、上記メインメモリおよび上記複数のＩ／Ｏメモリ相互
   間のデータ転送を、内蔵するマイクロプログラムの制御
   により両メモリをアクセスして実行する制御手段を設け
   たことを特徴とするデータ転送装置。