JPH02285461A - マルチマイクロプロセッサ装置 - Google Patents
マルチマイクロプロセッサ装置Info
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- JPH02285461A JPH02285461A JP10808489A JP10808489A JPH02285461A JP H02285461 A JPH02285461 A JP H02285461A JP 10808489 A JP10808489 A JP 10808489A JP 10808489 A JP10808489 A JP 10808489A JP H02285461 A JPH02285461 A JP H02285461A
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- microprogram
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
本発明は、複数組のマイクロプロセッサ装置から成るマ
ルチマイクロプロセッサ装置に関するものである。
ルチマイクロプロセッサ装置に関するものである。
Ｃ従来の技術〕
第２図は、この種のマルチマイクロプロセッサ装置の従
来構成を示すブロック図である。同図において、１はマ
ルチマイクロプロセッサ装置、２ａ、２ｂはマイクロプ
ロセッサ、３ａ、３ｂはそれぞれ対応するマイクロプロ
セッサ２ａ、２ｂを動作させるためのマイクロプログラ
ムやデータ等を格納するランダムアクセスメモリ（ＲＡ
Ｍ：以下゛、ローカルＲＡＭと言う＞、４ａ、４ｂは起
動当初の処理に必要なマイクロプログラムを格納した読
出し専用メモリ（ＲＯＭ：以下、ローカルＲＯＭと言う
）、５ａ、５ｂはマイクロプロセッサ２ａ、２ｂがそれ
ぞれ出力するアドレス情叩をこれらのマイクロプロセッ
サの共通バスであるアドレスバス６に出力するためのバ
ッフ戸、７はアドレスバス６上のアドレス情報をホスト
計量ｍである中央処理装置！１７のホストアドレスバス
８に出力するためのバッファ、９は中央処理装［１７の
ホストデータバス、１０および１１はホストデータバス
９とマルチマイクロプロセッサ１１２１の共通バスであ
るデータバス１２との間でデータを送受するための双方
向のバッファ、１３ａ、１３ｂおよび１４ａ、１４ｂは
データバス１２とマイクロプロセッサ２ａ、２ｂとの間
でデータを送受するための双方向のバッフ戸、１５はマ
イクロプロセッサ２ａ、２ｂが共通に使用する共有メモ
リ、１６は中央処理装置１７Ｂシステムの起動時に各マ
ルチプロセッサ２ａ、２ｂに入力するリセット信号、１
８は各マイクロプロセッサ２ａ、２ｂが実行する処理の
プログラムやデータ等を記憶した主記憶装置である。
来構成を示すブロック図である。同図において、１はマ
ルチマイクロプロセッサ装置、２ａ、２ｂはマイクロプ
ロセッサ、３ａ、３ｂはそれぞれ対応するマイクロプロ
セッサ２ａ、２ｂを動作させるためのマイクロプログラ
ムやデータ等を格納するランダムアクセスメモリ（ＲＡ
Ｍ：以下゛、ローカルＲＡＭと言う＞、４ａ、４ｂは起
動当初の処理に必要なマイクロプログラムを格納した読
出し専用メモリ（ＲＯＭ：以下、ローカルＲＯＭと言う
）、５ａ、５ｂはマイクロプロセッサ２ａ、２ｂがそれ
ぞれ出力するアドレス情叩をこれらのマイクロプロセッ
サの共通バスであるアドレスバス６に出力するためのバ
ッフ戸、７はアドレスバス６上のアドレス情報をホスト
計量ｍである中央処理装置！１７のホストアドレスバス
８に出力するためのバッファ、９は中央処理装［１７の
ホストデータバス、１０および１１はホストデータバス
９とマルチマイクロプロセッサ１１２１の共通バスであ
るデータバス１２との間でデータを送受するための双方
向のバッファ、１３ａ、１３ｂおよび１４ａ、１４ｂは
データバス１２とマイクロプロセッサ２ａ、２ｂとの間
でデータを送受するための双方向のバッフ戸、１５はマ
イクロプロセッサ２ａ、２ｂが共通に使用する共有メモ
リ、１６は中央処理装置１７Ｂシステムの起動時に各マ
ルチプロセッサ２ａ、２ｂに入力するリセット信号、１
８は各マイクロプロセッサ２ａ、２ｂが実行する処理の
プログラムやデータ等を記憶した主記憶装置である。
ここで、マイクロプロセッサ２ａ、ローカＪＬ、ＲＡＭ
３ａ、ｏ−カルＲＯＭ４ａ、バッフ１５ａ１バッファ’
１３ａ、１４ａは第１の組のマイク０プロセツサ装置を
構成している。また、マイクロプロセッサ２ｂ、ローカ
ルＲＡＭ３ｂ、ローカルＲＯＭ４ｂ、バッフ戸５ｂ、バ
ッファ１３ｂ、１４ｂは第２の組のマイクロブ０セツサ
装置を構成している。
３ａ、ｏ−カルＲＯＭ４ａ、バッフ１５ａ１バッファ’
１３ａ、１４ａは第１の組のマイク０プロセツサ装置を
構成している。また、マイクロプロセッサ２ｂ、ローカ
ルＲＡＭ３ｂ、ローカルＲＯＭ４ｂ、バッフ戸５ｂ、バ
ッファ１３ｂ、１４ｂは第２の組のマイクロブ０セツサ
装置を構成している。
次に、以上の構成に係る動作について説明する。
まず、中央処理＠１１ｆ１７はシステムの起動に際し、
リセット信号１６を出力し、各マイクロプロセッサ２ａ
、２ｂに入力する。すると、各マイクロプロセッサ２ａ
、２ｂはこのリセット信号１６の入力なトリガとして、
ローカルＲＯＭ４ａ、４ｂの中に予め格納されている初
期化ルーチンのマイクロプログラムを読出して動作を開
始し、自己診断機能を含む初期化処理を実行した後に、
中央処ｊｌ！装置１７から発せられる起動指令待ちとな
る。
リセット信号１６を出力し、各マイクロプロセッサ２ａ
、２ｂに入力する。すると、各マイクロプロセッサ２ａ
、２ｂはこのリセット信号１６の入力なトリガとして、
ローカルＲＯＭ４ａ、４ｂの中に予め格納されている初
期化ルーチンのマイクロプログラムを読出して動作を開
始し、自己診断機能を含む初期化処理を実行した後に、
中央処ｊｌ！装置１７から発せられる起動指令待ちとな
る。
ここで、第１の組のマイクロプロセッサ装置の動作を代
表して説明すると、マイクロプロセッサ２ａは中央処理
ｎｉ！！１７から起動指令が入力されたならば、自己に
割当てられた処理のマイクロプログラムを主記憶装置！
１８から読出すために、該マイクロプログラムの格納ア
ドレスを示すアドレス情報をバッファ５ａ→アドレスバ
ス６→バツフア７の経路でホストアドレスバス８に送出
する。
表して説明すると、マイクロプロセッサ２ａは中央処理
ｎｉ！！１７から起動指令が入力されたならば、自己に
割当てられた処理のマイクロプログラムを主記憶装置！
１８から読出すために、該マイクロプログラムの格納ア
ドレスを示すアドレス情報をバッファ５ａ→アドレスバ
ス６→バツフア７の経路でホストアドレスバス８に送出
する。
すると、該アドレス情報で示されるアドレスに格納され
ていたマイクロプログラムが主記憶装置１１８から読出
される。このマイクロプログラムはホストデータバス９
→バツフア１１→データバス１２→バツフア１４ａの経
路でローカルＲＡＭ３ａのデータ入力端子（Ｄ）に入力
され、マイクロプロセッサ２ａからの書込み指令によっ
てローカルＲＡＭ３ａに書込まれる。
ていたマイクロプログラムが主記憶装置１１８から読出
される。このマイクロプログラムはホストデータバス９
→バツフア１１→データバス１２→バツフア１４ａの経
路でローカルＲＡＭ３ａのデータ入力端子（Ｄ）に入力
され、マイクロプロセッサ２ａからの書込み指令によっ
てローカルＲＡＭ３ａに書込まれる。
このようにしてマイクロプロセッサ２ａに自己に割当て
られた処理のマイクロプログラムをローカルＲＡＭ３ａ
に格納したならば、中央処理装置１７からの処理開始指
令待ちとなるが、その処理開始指令が入力されると、ロ
ーカルＲＡＭ３ａに格納されたマイクロプログラムに従
った処理を開始する。
られた処理のマイクロプログラムをローカルＲＡＭ３ａ
に格納したならば、中央処理装置１７からの処理開始指
令待ちとなるが、その処理開始指令が入力されると、ロ
ーカルＲＡＭ３ａに格納されたマイクロプログラムに従
った処理を開始する。
以上の動作は第２の組のマイクロプロセッサ装置につい
ても全く同様に行なわれる。
ても全く同様に行なわれる。
従来のマルチマイクロプロセッサ装置は以上のように構
成されているが、各マイクロプロセッサ２ａ、２ｂはそ
の起動当初においてローカルＲＯＭ４ａ、４ｂに予め格
納された初期化ルーチンのマイクロプログラムによって
自己に割当てられた処理のマイクロプログラムを主記憶
装＠１８から個別に読出し、これをローカルＲＡＭ３ａ
、３ｂに格納するように構成している。このため、マイ
クロプロセッサ２ａ、２ｂのそれぞれに対応してローカ
ルＲＯＭ４ａ、４ｂを設けなければならず、Ｉｍ！全体
における回路素子の実装効率が低下するという問題があ
った。
成されているが、各マイクロプロセッサ２ａ、２ｂはそ
の起動当初においてローカルＲＯＭ４ａ、４ｂに予め格
納された初期化ルーチンのマイクロプログラムによって
自己に割当てられた処理のマイクロプログラムを主記憶
装＠１８から個別に読出し、これをローカルＲＡＭ３ａ
、３ｂに格納するように構成している。このため、マイ
クロプロセッサ２ａ、２ｂのそれぞれに対応してローカ
ルＲＯＭ４ａ、４ｂを設けなければならず、Ｉｍ！全体
における回路素子の実装効率が低下するという問題があ
った。
本発明は上記のような問題を解消するために成されたも
ので、装置全体における回路素子の実装効率を向上させ
ることができるマルチマイクロプロセッサ装置を提供す
ることを目的とする。
ので、装置全体における回路素子の実装効率を向上させ
ることができるマルチマイクロプロセッサ装置を提供す
ることを目的とする。
〔課題を解決するための手段］
本発明によるマルチマイクロプロセッサ装置は、マイク
ロプログラムを格納する記憶手段（〇−力ルＲＡＭ３ａ
、３ｂ）と、この記憶手段に格納されたマイクロプログ
ラムに従った処理を実行するマイクロプロセッサ＜２ａ
、２ｂ）とから成るマイクロプロセッサ装置を複数組備
えたものにおいて、少なくとも１組のマイクロプロセッ
サ装置の記憶手段（ローカルＲＡＭ３ａ）と他の組のマ
イクロプロセッサ装置の記憶手段（ローカルＲＡＭ３ｂ
）との間でマイクロプログラムを転送する転送手段を設
け、前記１組のマイクロプロセッサ装置が他の組のマイ
クロプロセッサ装置に割当てられた処理のマイクロプロ
グラムをホスト計ＩＩ機の主記憶装置Ｆ（１８＞から読
出し、前記転送手段を介して目的とする他の組のマイク
ロプロセッサ装置の記憶手段（ローカルＲＡＭ３ｂ）に
転送して格納させるように構成したものである。
ロプログラムを格納する記憶手段（〇−力ルＲＡＭ３ａ
、３ｂ）と、この記憶手段に格納されたマイクロプログ
ラムに従った処理を実行するマイクロプロセッサ＜２ａ
、２ｂ）とから成るマイクロプロセッサ装置を複数組備
えたものにおいて、少なくとも１組のマイクロプロセッ
サ装置の記憶手段（ローカルＲＡＭ３ａ）と他の組のマ
イクロプロセッサ装置の記憶手段（ローカルＲＡＭ３ｂ
）との間でマイクロプログラムを転送する転送手段を設
け、前記１組のマイクロプロセッサ装置が他の組のマイ
クロプロセッサ装置に割当てられた処理のマイクロプロ
グラムをホスト計ＩＩ機の主記憶装置Ｆ（１８＞から読
出し、前記転送手段を介して目的とする他の組のマイク
ロプロセッサ装置の記憶手段（ローカルＲＡＭ３ｂ）に
転送して格納させるように構成したものである。
この発明においては、複数組のマイクロプロセッサ装置
のうち１組のマイクロプロセッサ装置が他の組のマイク
ロプロセッサ装置に割当てられた処理のマイクロプログ
ラムを主記憶装置（１８）から読出し、新たに設けた転
送手段（デコード１９、フリップフロップ２２、バッフ
ァｙ２４、オアゲート２５）を介して目的とする他の組
のマイクロプロセッサ装置の記憶手段（ローカルＲＡＭ
３ｂ）に転送して格納する。
のうち１組のマイクロプロセッサ装置が他の組のマイク
ロプロセッサ装置に割当てられた処理のマイクロプログ
ラムを主記憶装置（１８）から読出し、新たに設けた転
送手段（デコード１９、フリップフロップ２２、バッフ
ァｙ２４、オアゲート２５）を介して目的とする他の組
のマイクロプロセッサ装置の記憶手段（ローカルＲＡＭ
３ｂ）に転送して格納する。
このため、他の組のマイクロプロセッサ装置においては
、主記憶装置（１８）からマイクロプログラムを読出す
ためのローカルＲＯＭは不要となる。この結果、装置全
体における回路素子の数が減少し、その実装効率方向上
する。また、転送手段を設けたことにより、１組のマイ
クロプロセッサ装Ｗ１ｓ他の組のマイクロプロセッサ装
置の記憶手段（〇−カルＲＡＭ３ｂ）に格納されたマイ
クロプログラムを読出し、動作不良などの原因の解析を
行うことも可能になる。
、主記憶装置（１８）からマイクロプログラムを読出す
ためのローカルＲＯＭは不要となる。この結果、装置全
体における回路素子の数が減少し、その実装効率方向上
する。また、転送手段を設けたことにより、１組のマイ
クロプロセッサ装Ｗ１ｓ他の組のマイクロプロセッサ装
置の記憶手段（〇−カルＲＡＭ３ｂ）に格納されたマイ
クロプログラムを読出し、動作不良などの原因の解析を
行うことも可能になる。
以下、本発明を実施例に基づいて詳細に説明する。
第１図は本発明の一実施例を示すブロック図であり、第
２図の従来構成と同一部分は同一記号で示している４図
において、従来と異なる点は、マイクロプロセッサ２ｂ
側に設けられていた〇−力ルＲＯＭ４ｂを削除したこと
と、デコーダ１９、フリップフロップ２２、バッファ２
４、オアゲート２５を新たに設けたことである。
２図の従来構成と同一部分は同一記号で示している４図
において、従来と異なる点は、マイクロプロセッサ２ｂ
側に設けられていた〇−力ルＲＯＭ４ｂを削除したこと
と、デコーダ１９、フリップフロップ２２、バッファ２
４、オアゲート２５を新たに設けたことである。
デコーダ１９、フリップフロップ２２、バッファ２４、
オアゲート２５は、第１の組のマイクロプロセッサ２ａ
側から第２の組のマイクロプロセッサ２ｂ側へマイクロ
プログラムを転送するための転送手段を構成するもので
、デコーダ１９はマイクロプロセッサ２ａから出力され
るアドレス情報をデコードしてリセット信号２０または
リセット解除信号２１を出力する。このうち、リセット
信号２０は中央処理装Ｗ１１７から出力されるリセット
信号１６と共にオアゲート２５に入力され、該オアゲー
ト２５を介してフリップフロップ２ノのクロック入力端
子＜Ｃ＞に入力されている。また、リセット解除信号２
１はフリップフロップ２２のリセット入力端子（Ｒ）に
入力されている。
オアゲート２５は、第１の組のマイクロプロセッサ２ａ
側から第２の組のマイクロプロセッサ２ｂ側へマイクロ
プログラムを転送するための転送手段を構成するもので
、デコーダ１９はマイクロプロセッサ２ａから出力され
るアドレス情報をデコードしてリセット信号２０または
リセット解除信号２１を出力する。このうち、リセット
信号２０は中央処理装Ｗ１１７から出力されるリセット
信号１６と共にオアゲート２５に入力され、該オアゲー
ト２５を介してフリップフロップ２ノのクロック入力端
子＜Ｃ＞に入力されている。また、リセット解除信号２
１はフリップフロップ２２のリセット入力端子（Ｒ）に
入力されている。
そして、フリップフロップ２２のセット出力端子（Ｑ）
の出力信号はリセット信号２３としてマイクロプロセッ
サ２ｂのリセット入力端子（Ｒ１）に入力されている、
一方、バッフ１２４はバッファ５ｂと共に双方向バッフ
？を構成するようにバッファ５ｂに並列接続されている
。
の出力信号はリセット信号２３としてマイクロプロセッ
サ２ｂのリセット入力端子（Ｒ１）に入力されている、
一方、バッフ１２４はバッファ５ｂと共に双方向バッフ
？を構成するようにバッファ５ｂに並列接続されている
。
次に以上の構成に係る動作について説明する。
まず、第１の組のマイクロプロセッサ２ａが自己に割当
てられた処理のマイクロプログラムをローカルＲＡＭ３
ａに格納する動作は従来と同様であるので、その説明は
省略し、第２の組のマイクロプロセッサ２ｂ側の０−カ
ルＲＡＭ３ｂにマイクロプログラムを格納する動作につ
いて説明する。
てられた処理のマイクロプログラムをローカルＲＡＭ３
ａに格納する動作は従来と同様であるので、その説明は
省略し、第２の組のマイクロプロセッサ２ｂ側の０−カ
ルＲＡＭ３ｂにマイクロプログラムを格納する動作につ
いて説明する。
中央処理装置１７はシステムの起動に際し、従来と同様
にリセット信号１６を出力するが、このリセット信号１
６はオアゲート２５を介してフリップフロップ２２のク
ロック入力端子に入力される。これにより、フリップフ
ロップ２２はセット状態となり、そのセット出力端子（
Ｑ）からリセット信号２３が出力される。これにより、
マイクロプロセッサ２ｂはリセットされるが、そのリセ
ット状態はフリップフロップ２２がリセットされるまで
継続する。このため、マイクロプロセッサ２ｂのアドレ
ス情ａＳＳよびデータ情Ｎｓｌはハイインピーダンス状
態に維持され続ける。
にリセット信号１６を出力するが、このリセット信号１
６はオアゲート２５を介してフリップフロップ２２のク
ロック入力端子に入力される。これにより、フリップフ
ロップ２２はセット状態となり、そのセット出力端子（
Ｑ）からリセット信号２３が出力される。これにより、
マイクロプロセッサ２ｂはリセットされるが、そのリセ
ット状態はフリップフロップ２２がリセットされるまで
継続する。このため、マイクロプロセッサ２ｂのアドレ
ス情ａＳＳよびデータ情Ｎｓｌはハイインピーダンス状
態に維持され続ける。
一方、第１の組のマイクロプロセッサ２ａはリセット信
号１６が入力された後、自己に割当てられた処理のマイ
クロプログラムを従来と同様にしてローカルＲＡＭ３ａ
に格納するが、その終了後は第２の組のマイクロプロセ
ッサ２ｂに割当てられた処理のマイクロプログラムを主
記憶装置１８から読出し、ローカルＲＡＭ３ａに一時取
込む。
号１６が入力された後、自己に割当てられた処理のマイ
クロプログラムを従来と同様にしてローカルＲＡＭ３ａ
に格納するが、その終了後は第２の組のマイクロプロセ
ッサ２ｂに割当てられた処理のマイクロプログラムを主
記憶装置１８から読出し、ローカルＲＡＭ３ａに一時取
込む。
この後、この取込んだマイクロプログラムを０−カルＲ
ＡＭ３ｂに転送して格納するために、その格納アドレス
を示すアドレス情報をバッファ５ａ→アドレスバス６→
バツフア２４の経路でローカルＲＡＭ３ｂのアドレス入
力へ供給すると共に、ローカルＲＡＭ３ａへ一時的に取
込んでおいた第２の組のマイクロプロセッサ２ｂ用のマ
イクロプログラムをバッファ１３ａ→データバス１２→
バツフア１４ｂの経路でローカルＲＡＭ３ｂのデータ入
力へ供給し、該マイクロプログラムをローカルＲＡＭ３
ｂに１込む。
ＡＭ３ｂに転送して格納するために、その格納アドレス
を示すアドレス情報をバッファ５ａ→アドレスバス６→
バツフア２４の経路でローカルＲＡＭ３ｂのアドレス入
力へ供給すると共に、ローカルＲＡＭ３ａへ一時的に取
込んでおいた第２の組のマイクロプロセッサ２ｂ用のマ
イクロプログラムをバッファ１３ａ→データバス１２→
バツフア１４ｂの経路でローカルＲＡＭ３ｂのデータ入
力へ供給し、該マイクロプログラムをローカルＲＡＭ３
ｂに１込む。
このようにして第２の組のマイクロプロセッサ２ｂ用の
マイクロプログラムの転送が終了したならば、マイクロ
プロセッサ２ａはリセット解除信号２１を発生されるた
めのアドレス情報をデコーダ１９に入力し、該デコーダ
１９からリセット解除信号２１を出力させる。このリセ
ット解除信号はフリップフロップ２２のリセット入力端
子（Ｆ？）に入力されるので、フリップフロップ２２は
リセットされる。これにより、そのセット出力端子（Ｑ
）から出力されていたリセット信号２３は非能動となり
、マイクロプロセッサ２ｂはリセット状態から解放され
、ローカルＲＡＭ３ｂに格納されたマイクロプログラム
に従って処理を開始するようになる。
マイクロプログラムの転送が終了したならば、マイクロ
プロセッサ２ａはリセット解除信号２１を発生されるた
めのアドレス情報をデコーダ１９に入力し、該デコーダ
１９からリセット解除信号２１を出力させる。このリセ
ット解除信号はフリップフロップ２２のリセット入力端
子（Ｆ？）に入力されるので、フリップフロップ２２は
リセットされる。これにより、そのセット出力端子（Ｑ
）から出力されていたリセット信号２３は非能動となり
、マイクロプロセッサ２ｂはリセット状態から解放され
、ローカルＲＡＭ３ｂに格納されたマイクロプログラム
に従って処理を開始するようになる。
一方、マイクロプロセッサ２ａは、マイクロプロセッサ
２ｂが動作不良となった場合にその診断を行う時は、リ
セット信号２０を発生させるアドレス情報をデコーダ１
９に入力し、該デコーダ１９からリセット信号２０を発
生させる。すると、このリセット信号２０によってフリ
ップフロップ２２がセットし、そのセット出力端子（Ｑ
）からリセット信号２３が出力される。マイクロプロセ
ッサ２ｂはこのリセット信号２３によってリセット状態
となる。そこで、マイクロプロセッサ２ａは０−カルＲ
ＡＭ３ａから３ｂにマイクロプログラムを転送した時と
は逆方向の経路でローカルＲＡＭ３ｂのマイクロプログ
ラムをローカＪしＲＡＭ３ａへ読込み、その解析を行い
、動作不良の原因を診断する。
２ｂが動作不良となった場合にその診断を行う時は、リ
セット信号２０を発生させるアドレス情報をデコーダ１
９に入力し、該デコーダ１９からリセット信号２０を発
生させる。すると、このリセット信号２０によってフリ
ップフロップ２２がセットし、そのセット出力端子（Ｑ
）からリセット信号２３が出力される。マイクロプロセ
ッサ２ｂはこのリセット信号２３によってリセット状態
となる。そこで、マイクロプロセッサ２ａは０−カルＲ
ＡＭ３ａから３ｂにマイクロプログラムを転送した時と
は逆方向の経路でローカルＲＡＭ３ｂのマイクロプログ
ラムをローカＪしＲＡＭ３ａへ読込み、その解析を行い
、動作不良の原因を診断する。
このように本実施例では、第１の組のマイクロプロセッ
サ２ａ側と第２の組のマイクロプロセッサ２ｂ側との藺
に、マイクロプログラムの転送手段を設けているため、
第２の組のマイクロプロセッサ２ｂの側にはローカルＲ
ＯＭを設ける必要がなくなり、回路素子の実装効率が向
上する。また、第２の組のマイクロプロセッサ２ｂが動
作不良となっても、ローカルＲＡＭ３ｂの内容を第１の
組のマイクロプロセッサ２ａ側へ読込んでその原因を解
析することができる。
サ２ａ側と第２の組のマイクロプロセッサ２ｂ側との藺
に、マイクロプログラムの転送手段を設けているため、
第２の組のマイクロプロセッサ２ｂの側にはローカルＲ
ＯＭを設ける必要がなくなり、回路素子の実装効率が向
上する。また、第２の組のマイクロプロセッサ２ｂが動
作不良となっても、ローカルＲＡＭ３ｂの内容を第１の
組のマイクロプロセッサ２ａ側へ読込んでその原因を解
析することができる。
なお、上記実施例においては、マイクロプロセッサ装置
を２組としているが、３組以上の場合についても同様に
適用することができる。また、１組のマイクロプロセッ
サ装置についてのみ他の組のマイクロプロセッサ装置へ
マイクロプログラムの転送を行うことができるように構
成したが、全ての組に同様の転送機能を付加してもよい
。
を２組としているが、３組以上の場合についても同様に
適用することができる。また、１組のマイクロプロセッ
サ装置についてのみ他の組のマイクロプロセッサ装置へ
マイクロプログラムの転送を行うことができるように構
成したが、全ての組に同様の転送機能を付加してもよい
。
以上説明したように本発明によれば、少なくとも１組の
マイクロプロセッサ装置と他の組のマイクロプロセッサ
装置との間にマイクロプログラムの転送手段を設けたた
め、全ての組のマイクロプロセッサ装置に主記憶装置か
らマイクロプログラムを読出すためのローカルＲＯＭを
配置する必要はなくなり、装置全体としての回路素子の
実装効率を向上させることができる。また、他の組のマ
イクロプログラムを読出し、動作不良などの診断を容易
に行うことができるという効果がある。
マイクロプロセッサ装置と他の組のマイクロプロセッサ
装置との間にマイクロプログラムの転送手段を設けたた
め、全ての組のマイクロプロセッサ装置に主記憶装置か
らマイクロプログラムを読出すためのローカルＲＯＭを
配置する必要はなくなり、装置全体としての回路素子の
実装効率を向上させることができる。また、他の組のマ
イクロプログラムを読出し、動作不良などの診断を容易
に行うことができるという効果がある。
第１図は本発明によるマルチマイクロプロセッサ装置の
一実施例を示すブロック図、第２図は従来のマルチマイ
クロプロセッサの構成を示すブロック図である。 １・・・マルチマイクロプロセッサ装［，２ａ、２ｂ・
・・マイクロプロセッサ、３ａ、３ｂ・・・ローカルＲ
ＡＭ、４ａ、４ｂ・ｏ−カルＲＯＭ、５ａ、５ｂ、７．
１０．１１．１３ａ、１３ｂ、１４ａ。 １４ｂ、２４・・・バッファ、６・・・アドレスバス、
８・・・ホストアドレスバス、９・・・ホストデータバ
ス、１２・・・データバス、１５・・・共有メモリ、１
６．２０．２３・・・リセット信号、１７・・・中央処
理装置、１８・・・主記憶装置、１９・・・デコーダ、
２１・・・リセット解除信号、２２・・・フリップ７０
ツブ、２５・・・オアゲート。 なお、図中同一または相当部分は同一符号で示す。 書（自発）
一実施例を示すブロック図、第２図は従来のマルチマイ
クロプロセッサの構成を示すブロック図である。 １・・・マルチマイクロプロセッサ装［，２ａ、２ｂ・
・・マイクロプロセッサ、３ａ、３ｂ・・・ローカルＲ
ＡＭ、４ａ、４ｂ・ｏ−カルＲＯＭ、５ａ、５ｂ、７．
１０．１１．１３ａ、１３ｂ、１４ａ。 １４ｂ、２４・・・バッファ、６・・・アドレスバス、
８・・・ホストアドレスバス、９・・・ホストデータバ
ス、１２・・・データバス、１５・・・共有メモリ、１
６．２０．２３・・・リセット信号、１７・・・中央処
理装置、１８・・・主記憶装置、１９・・・デコーダ、
２１・・・リセット解除信号、２２・・・フリップ７０
ツブ、２５・・・オアゲート。 なお、図中同一または相当部分は同一符号で示す。 書（自発）
Claims (1)
- 【特許請求の範囲】 マイクロプログラムを格納する記憶手段と、この記憶手
段に格納されたマイクロプログラムに従った処理を実行
するマイクロプロセッサとから成るマイクロプロセッサ
装置を複数組備え、各組のマイクロプロセッサ装置はホ
スト計算機の主記憶装置から自己に割当てられた処理の
マイクロプログラムを個別に読出して前記記憶手段に格
納した後、この格納したマイクロプログラムに従った処
理を実行するマルチマイクロプロセッサ装置において、 少なくとも１組のマイクロプロセッサ装置の記憶手段と
他の組のマイクロプロセッサ装置の記憶手段との間でマ
イクロプログラムを転送する転送手段を設け、前記１組
のマイクロプロセッサ装置が他の組のマイクロプロセッ
サ装置に割当てられた処理のマイクロプログラムを前記
ホスト計算機の主記憶装置から読出し、前記転送手段を
介して目的とする他の組のマイクロプロセッサ装置の記
憶手段に転送して格納させることを特徴とするマルチマ
イクロプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10808489A JPH02285461A (ja) | 1989-04-27 | 1989-04-27 | マルチマイクロプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10808489A JPH02285461A (ja) | 1989-04-27 | 1989-04-27 | マルチマイクロプロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02285461A true JPH02285461A (ja) | 1990-11-22 |
Family
ID=14475470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10808489A Pending JPH02285461A (ja) | 1989-04-27 | 1989-04-27 | マルチマイクロプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02285461A (ja) |
-
1989
- 1989-04-27 JP JP10808489A patent/JPH02285461A/ja active Pending
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