JPH02285597A - 半導体不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体不揮発性記憶装置に係り、特に記憶装
置の列アドレス人力が変化した場合のアクセス時の読出
しデータ出力に”ｏ”→“１＃→“０”レベルのグリッ
チが発生しないように防止する技術に関する。

（従来の技術） 従来の半導体読出専用記憶装置（以下、ＲＯＭと記す）
、例えばＣＭＯ８型（相補性絶縁ゲート型）のマスクＲ
ＯＭの一部を第７図に示している。即ち、１−１１〜ｌ
　−ｍ　ｎはｍ行×ｎ列の行列状に配列されたＲＯＭセ
ルであり、それぞれ例えばソースが接地電位ＶＳＳに接
続されたＮチャネルＭＯ３）ランジスタからなり、その
ゲート閾値が記憶データの“Ｏ”１“に応じて設定され
ている。

このＲＯＭセル１−１１−１−　ｍ　ｎが行列状に配列
されたメモリセルアレイＭＡにおいて、ＷＬ１〜Ｗ　Ｌ
　ｍは同一行のＲＯＭセルのゲートに共通に接続されて
いる打線、ＢＬＩ〜ＢＬｎは同一列のＲＯＭセルのドレ
インに共通に接続されている列線である。ＲＤは行アド
レス入力に応じて上記打線を選択する行デコーダ、Ｃ８
１〜Ｃ３ｎは列線ＢＬＩ〜ＢＬｎに直列に接続されると
共に各他端が共通に接続されている列選択トランジスタ
であり、それぞれ例えばＮチャネルＭＯ３＋−ランジス
タからなる。ＣＤは列アドレス入力に応じて列選択トラ
ンジスタＣ８Ｉ〜Ｃ８ｎを選択する列デコーダである。

Ｖｃｃ’ｒｌｆ源（例えは５Ｖ）と列選択トランジスタ
ＣＳ　’１〜Ｃ３ｎの共通接続点（共通列線）との間に
は、ドレイン・ケート相互か接続された負荷用のＮチャ
ネルＭＯＳトランジスタＱＬが接続されている。また、
十、記共通列線は、読出信号を検知・増幅するセンスア
ンプＳＡの入力端に接続されている。ＯＢはこのセンス
アンプＳＡの出力をノくッファ増幅するデータ出力バッ
ファである。

次に、上記ＲＯＭの通常の読出動作について第８図を参
照しながら説明する。ここで、選択列線の電位の高レベ
ル／低レベルが対応して読出しデータ出力の“０”レベ
ル（低レベル）／“１″レベル（高レベル）となるよう
に設計されているものとする。

列アドレス人力かそのままで行アドレス入力が変化した
場合のアクセス時には、行選択により選択された各メモ
リセルに接続されている各列線の電位は、選択セルかオ
フ状態（記憶データ“０“の状態）の場合には例えば３
．５Ｖの高レベル（センスアンプ判定基亭より高いレベ
ル）、選択セルかオン状態（記憶データ“１″の状態）
の場合には例えば２．５Ｖの低レベル（センスアンプ判
定基準より低いレベル）になる。即ち、選択されたメモ
リセルに接続されている列線の電位は一］二記２．５■
と３．５Ｖとの間で変化するので、読出しデータ出力は
“１“と“Ｏ″との間を変化し、“１”→“０“あるい
は“１”→“１″または“０”→“０”あるいは“Ｏ”
→“１″′のように変化する。

これに対して、行アドレス入力がそのままで列アドレス
入力が変化した場合のアクセス時には、選択されたメモ
リセルに接続されている列線のレベルに対応した読出し
データ出力か現れ、読出しデータ出力は、“１“→“０
“あるいは“１“−“１”または“０“→“０”あるい
は“０”−“１″のように変化する。

しかし、−に配列アドレス入力の変化によるアクセスに
際して、列線が接地電位に初期設定されている（例えば
各セルの接合リーク電流により列線の電位か接地電位ま
で低下しているする）場合があり、かつ、選択されたメ
モリセルがオフ状態の場合には、選択列線からの読出電
位は一旦低レベルに引き下がった後に本来なるべき高レ
ベルになる。従って、この場合の読出しデータ出力は、
前記したような行アドレス入力が変化した場合のアクセ
ス時のような“０”−“０”の変化はせず、過渡的に“
１”になり、“０”→“１“→“０２の変化（グリッチ
）が発生する。

このように、読出しデータ出力に過渡的に“１″が発生
すると、チップの電源配線に存在する寄生インダクタン
スや寄生抵抗によって読出しデータ出力の電位レベルが
一時的に低下する。しかも、データ出力端子に接続され
る静電容量が大きいので、チップの接地電位からみた続
出電源電位が２同梱れる。この場合、最初の揺れは、丁
度、センスアンプが選択列線の電位を読取ろうとしてい
る時であるので、内部回路の遅延が増大し、読出しデー
タ出力の“０”読みが大幅に遅れてしまい、アクセス時
間か遅くなる。理想的には、センスアンプ出力に“０“
→“］”→“０”のグリッチが発生しないようにできれ
ばよいが、それは難しい。

同様なことは、その他のＲＯＭについても言える。

（発明が解決しようとする課題） 上記したように従来の半導体不揮発性記憶装置は、列ア
ドレス入力の変化によるアクセスに際して、読出しデー
タ出力に“Ｏ“−“１”−“０”レベルのグリッチが発
生ずる場合があるので、内部回路の遅延が増大し、読出
しデータ出力の“０”読みが大幅に遅れ、アクセス時間
が遅くなるという問題がある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、列アドレス入力の変化によるアクセスに際し
て、センスアンプ出力に４０″→″１”→″０”レベル
のグリッチが発生しても、これによる内部回路の遅延を
極力抑制でき、読出しデータ出力の“０”読みの遅れを
極力抑制でき、高速読出しを実現し得る半導体不揮発性
記憶装置を提供することにある。

［発明の構成コ （課題を解決するための手段） 本発明は、不揮発性メモリセルがｍ行×ｎ列の行列状に
配列されたメモリセルアレイと、このメモリセルアレイ
のｍ本の打線を選択する行デコダと、上記メモリセルア
レイの０本の列線を選択する列選択トランジスタと、こ
の列選択トランジスタを制御する列デコーダと、−に２
列選択トランジスタを経た選択列線からの読出信号を検
知・増幅するセンスアンプと、このセンスアンプの出力
をバッファ増幅するデータ出力バッファとを具備する半
導体不揮発性記憶装置において、列アドレス人力の遷移
を検知する列アドレス遷移検知回路と、この列アドレス
遷移検知回路の検知出力が人力し、所定のパルス幅の出
力信号を発生するパルス幅変調回路と、このパルス幅変
調回路の出力信号により前記データ出力バッファの“１
“読出動作を遅らせるように制御する制御回路とを具備
することを特徴とする。

（作　用） 列アドレス入力の変化によるアクセスに際して、データ
出力バッファの“１“読出側出力トランジスタの動作を
、最大で行アドレス入力の変化によるアクセス時の“１
”読出時間まで遅らせるように制御することにより、セ
ンスアンプ出力に０″→″１“→“０“のグリッチが発
生しても、データ出力バッファの“１“読出しを遅らぜ
ることにより、読出しデータ出力の変化に伴う読出電源
電位の揺れの影響がセンスアンプ系に帰還しないように
なる。従って、この時の内部回路の遅延は極力抑制され
、読出しデータ出力の”０“読みの遅れは極力抑制され
、アクセス時間が高速化される。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、たとえばマスクＲＯＭの一部を示しており、
第７図を参照して前述した従来のマスクＲＯＭと比べて
、（ａ）列デコーダＣＤに入力する列アドレスバッファ
ＣＡＢの出力信号の変化、つまり、列アドレス入力の遷
移を検知する列アドレス遷移検知回路ＣＡＴＤと、（ｂ
）列アドレス遷移検知回路ＣＡＴＤの検知出力が入力し
、所定のパルス幅の出力信号を発生するパルス幅変調回
路ＰＷＭと、（ｃ）パルス幅変調回路ＰＷＭの出力信号
によりデータ出力バッファＯＢの“１”読出動作を遅ら
せるように制御する制御回路Ｃ０ＮＴとが付加されてい
る点が異なり、その他は同じであるので第７図中と同一
符号を付している。

次に、第１図のＲＯＭの動作を説明する。ここで、通常
の読出動作は、基本的には第７図に示したＲ’ＯＭの動
作と同様であるのでその詳述を省略し、以下、上記（＝
Ｊ加回路の動作について第２図を参照しながら説明する
。

行アドレス入力の変化によるアクセスに際しては、列ア
ドレス遷移検知回路ＣＡＴＤは列アドレス遷移検知出力
を発生せず、パルス幅変調回路ＰＷＭはパルス出力信号
を発生せず、制御回路Ｃ０ＮＴがデータ出力バッファＯ
Ｂの“１”読出動作を遅らせることはない。

これに対して、列アドレス人力の変化によるアクセスに
際しては、列アドレス遷移検知回路ＣＡＴＤが列アドレ
ス遷移検知出力を発生し、これによりパルス幅変調回路
ＰＷＭか所定のパルス幅のパルス出力信号を発生し、こ
れにより制御回路Ｃ０ＮＴがデータ出力バッファＯＢの
“］”読出動作を遅らせるように制御する。

これにより、列アドレス入力の変化によるアクセスに際
して、選択列線が接地電位に明期設定されている場合で
、かつ、選択されたメモリセルがオフ状態の場合に、セ
ンスアンプ出力に“０″−１“→“０″のグリッチが発
生しても、データ出力バッファＯＢの“１”読出しを遅
らせるので、過渡的に出力端子を充電する電流がなくな
り（あるいは、少なくなり）、読出しデータ出力の変化
に伴う続出電源電位の揺れがなくなる（あるいは、少な
くなる）。

もし、読出しデータ出力の変化に伴って読出型源電位か
揺れても、この時は既にセンスアンプＳＡの出力か確定
した後であるので、この電源電位の揺れの影響かセンス
アンプ系に帰還しないようになる。

従って、この時の内部回路の遅延は極力抑１，１ｊされ
、上記”０”→“１“→“Ｏ”のグリッチによる悪影響
は最小化され、読出しデータ出力の”０″読みの遅れは
極力抑制され、アクセス時間が高速化される。

上述した列アドレス人力の変化によるアクセス時におけ
るセンスアンプの“１”読出しまでの時間は、行アドレ
ス人力の変化によるアクセス時における“１”読出しま
での時間よりも非常に早いので、データ出力バッファＯ
Ｂの“１”読出動作を遅らせるタイミングとしては、行
アドレス入力の変化によるアクセス１１．シの“１“読
出しの遅延１ノ、９間と一次比例の関係を有するように
設定すればよく、最大で行アドレス入力の変化によるア
クセス時の”］“読出時間まで許される。

第３図は、第１図中のパルス幅変調回路ＰＷＭの−具体
例として、メモリセルアレイＭＡの打線の遅延および列
線の遅延に対応したパルス幅を出力するように実現した
場合を示している。即ち、入力信号（列アドレス遷移検
知回路ＣＡＴＤから入力する列アドレス遷移検知パルス
信号）ａは、二段のインバータＩＶＩ、ＩＶ２を経た後
、等価行デコーダＥＲＤおよび等離打線ＥＷＬを経て等
価メモリセルＥＣＥＬのゲートに入力する。これらの等
離行デコーダＥＲＤ、等価打線ＥＷＬ、等価メモリセル
ＥＣＥＬは、それぞれ対応して行デコーダＲＤ、打線Ｗ
　Ｌ　１−　Ｗ　Ｌ　ｍ　、メモリセル１−１１〜１−
ｍｎと同様の構成を有する。この等価メモリセルＥＣＥ
Ｌのドレインと接地電位との間には、列線ＢＬＩ〜ＢＬ
ｎの寄生容量とほぼ等しい等価列線容ｆｆｉ　Ｅ　Ｂ　
Ｃが接続されている。

また、等価メモリセルＥＣＥＬのドレインとＶｃｃ？１
源との間には、負荷用のＮチャネルＭＯＳトランジスタ
ＴＮおよび活性化スイッチ用のＰチャネルＭＯ５）ラン
ジスタＴＰが直列に接続されており、このＰチャネルＭ
Ｏ８）ランジスタＴＰ］３ のゲートには、入力信号ａかインバータＩＶ３により反
転されて入力し、ＮチャネルＭＯＳトランジスタＴＮの
ゲートには、等価メモリセルＥＣＥＬのドレインの電位
がインバータＩＶ４ｉ：より反転されて入力する。

そして、等（ｉ１ｊｉメモリセルＥＣＥＬのドレインに
は、センスアンプＳＡと同様の構成を有する等価センス
アンプＥＳＡの入力端が接続されており、この等価セン
スアンプＥＳＡの出力はインバータＩＶ５を経て二人カ
ッアゲ−）ＮＲＧの一方の入力となる。この二人カッア
ゲートＮＲＧの他方の人力として入力信号ａが入力し、
この二人カッアゲートＮＲＧの出力はインバータＩＶ６
を経てパルス幅変調信号として出力する。

さらに、等価行デコーダＥＲＤの出力側ノードと接地電
位との間、等離打線ＥＷＬの出力側ノードと接地電位と
の間、等価センスアンプＥＳＡの出力側ノードと接地電
位との間には、それぞれＮチャネルのリセット用のＭＯ
ＳトランジスタＴＲＩ、ＴＲ２、ＴＲ３が接続されてお
り、これらのリセット用のＭＯ５Ｉ−ランジスタＴＲＩ
〜ＴＲ３の各ゲートには入力信号ａが入力する。

第４図は、パルス幅変調回路ＰＷＭの動作時の各部の電
圧波形の一例を示している。即ち、通常は、等価行デコ
ーダＥＲＤの出力側ノートｂおよび等離打線ＥＷＬの出
力側ノードＣは高レベル、等価センスアンプＥＳＡの入
力端ノードｄおよび出力ノードｅは接地電位になってい
る。入力信号ａが入力すると、この入力期間だけリセッ
ト用のＭＯＳトランジスタＴＲＩ〜ＴＲ３がそれぞれオ
ンになり、等価行デコーダＥＲＤの出力側ノードｂおよ
び等離打線ＥＷＬの出力側ノードＣは接地電位になり、
等価センスアンプＥＳＡの入力側ノードｄおよび出力ノ
ードｅは高レベルになる。

この後、等価行デコーダＥＳＡの出力側ノードｂが高レ
ベルに戻り、これより等離打線ＥＷＬの遅延時間後に等
離打線ＥＷＬの出力側ノードＣが高レベルに戻る。さら
に、これより等価列線容ｉ１ｒ　Ｅ　Ｂ　Ｃによる遅延
時間後に等価センスアンプＥＳＡの入力端ノードｄが接
地電位に戻ると共に出力ノードｅが接地電位に戻るので
、所望のパルス幅を有する出力信号か得られたことにな
る。

第５図は、第１図中のデータ出力バッファＯＢおよび制
御回路Ｃ０ＮＴの一具体例を示している。

即ち、データ出力バッファＯＢは、１個のＰチャネルＭ
Ｏ８）ランジスタＴＰおよび１個のＮチャネルＭＯＳト
ランジスタＴＮか、ｖＣＣ電源と接地電位との間に直列
に接続され、この直列接続点がデータ出力端子ＯＵＴに
接続されている。

なお、Ｃは出力配線に寄生する容量である。制御回路Ｃ
０ＮＴは、センスアンプＳＡの出力信号および出力制御
信号ＯＥが入力する第１の二人カッアゲートＮＲＧ１と
、パルス幅変調回路ＰＷＭの出力信号および出力制御信
号ＯＥが入力する第２の二人カッアゲートＮＲＧ２と、
センスアンプＳＡの出力信号および第２の二人カッアゲ
ートＮＲＧ２の出力信号が入力する第１の二人力ナンド
ゲ−１−Ｎ　Ａ　Ｇ　１とからなる。

そして、第２の二人カッアゲートＮＲＧ２の出力信号が
データ出力バッファＯＢのＮチャネルＭ０Ｓトランジス
タＴＮのゲートに入力し、第１の二人力ナンドゲー１−
　Ｎ　Ａ　Ｇ　］の出力信号がデータ出力バッファＯＢ
のＰチャネルＭＯ３＋−ランジスタＴＰのゲートに入力
する。

従って、出力制御信号ＯＥが非活性状態（本例では高レ
ベル）の時には、第１の二人カッアゲ）　Ｎ　ＲＧ　’
１の出力信号および第２の二人カッアゲ−ｌ−Ｎ　ＲＧ
　２の出力信号かそれぞれ低レベルになり、第１の二人
力ナンドゲートＮＡＧ１の出力信号か高レベルになり、
データ出力バッファＯＢの各トランジスタがオフになり
、出力端子ＯＵＴは高インピーダンス状態になっている
。これに対して、出力制御信号ＯＥか活性状態（本例で
は低レベル）の時には、センスアンプＳＡの出力信号に
よりデータ出力バッファＯＢが駆動される。

但し、この場合、パルス幅変調回路ＰＷＭの出力信号が
高レベルの期間は、第１の二人カッアゲ−トＮＲＧ１の
出力信号が低レベルになり、第１の二人力ナンドゲート
ＮＡＧＩの出力信号が高レベルになるので、Ｐチャネル
ＭＯ３）ランジスタフ ＴＰがオフになり、”］”読出動作か遅れることになる
。

第６図は、第５図のデータ出力バッファＯＢおよび制御
回路Ｃ０ＮＴの変形例を示しており、第５図と比べて、
データ出力バッファＯＢのＰチャネルＭＯ５＋−ランジ
スタが２個（ＴＰＩ、ＴＰ２）に分割されている点、一
方のＰチャネルＭＯＳトランジスタＴＰＩのゲートには
第１の二人力ナンドゲートＮＡＧ１の出力が人力し、他
方のＰチャネルＭＯ８Ｉ−ランジスタＴＰ２のゲートに
は、センスアンプＳＡの出力信号および出力制御信号Ｏ
Ｅの反転信号が入力する第２の二人力ナンドゲ１−　Ｎ
　Ａ　Ｇ　２の出力か入力する点が異なり、その他は同
じであるので第５図中と同一符号を付している。

第６図の回路では、出力制御信号ＯＥが非活性状態（本
例では高レベル）の時には、第１の二人カッアゲートＮ
ＲＧ１の出力信号および第２の二人カッアゲートＮＲＧ
２の出力信号がそれぞれ低レベルになり、第１の二人カ
ナンドゲートＮＡＧ］８ １の出力信号および第２の二人カナンドゲートＮＡＧ２
の出力ら号がそれぞれ高レベルになり、データ出力バッ
ファＯＢの各トランジスタかオフになり、出力端子ＯＵ
Ｔは高インピーダンス状態になっている。これに対して
、出力制御信号ＯＥが活性状態（本例では低レベル）の
時には、センスアンプＳＡの出力信号によりデータ出力
バッファＯＢが駆動される。

但し、この場合、パルス幅変調回路ＰＷＭの出力信号が
高レベルの期間は、第１の二人カッアゲートＮＲＧ１の
出力信号が低レベルになり、第１の二人力ナンドゲート
ＮＡＧ１の出力信号か高レベルになるので、一方のＰチ
ャネルＭＯ５＋−ランジスタゲー１−　Ｔ　Ｐ　１かオ
フになり、“１“続出動作が遅れることになる。

なお、上記実施例ではマスクＲＯＭを示したが、本発明
は、紫外線消去・再書込み可能なＲＯＭ（ＥＰＲＯＭ）
とか電気的消去・再書込み可能なＲＯ，Ｍ　（ＥＥＰＲ
ＯＭ）のような半導体不揮発性記憶装置にも適用できる
。

］９ ［発明の効果］ 」二連したように本発明の半導体不揮発性記憶装置によ
れば、列アドレス入力の変化によるアクセスに際して、
センスアンプ出力に０”→″１２→″０”のグリッチが
発生しても、これによる内部回路の遅延を極力抑制でき
、読出しデータ出力の“０″読みの遅れを極力抑制でき
、高速読出しを実現することかできる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＲＯＭの一部を示す構
成説明図、第２図は第１図のＲＯＭの読出動作の一例を
示す波形図、第３図は第１図中のパルス幅変調回路の一
具体例を示す回路図、第４図は第３図のパルス幅変調回
路の動作時の各部の電圧波形の一例を示す図、第５図は
第１図中のブタ出力バッファおよび制御回路の一具体例
を示す回路図、第６図は第５図中のデータ出力バッファ
および制御回路の変形例を示す回路図、第７図は従来の
ＲＯＭの一部を示す構成説明図、第８図は第７図のＲＯ
Ｍの読出動作の一例を示す波形図である。 １−１１〜１−　ｍ　ｎ　＝−ＲＯＭセル、Ｍ　Ａ−・
メモリセルアレイ、ＷＬＩ〜Ｗ　Ｌ　ｍ・・・打線、Ｂ
Ｌ］〜ＢＬｎ・・・列線、ＲＤ・・・行デコーダ、Ｃ８
Ｉ〜Ｃ３ｎ・・・列選択トランジスタ、ＣＤ・・・列デ
コーダ、ＱＬ・・・ＮチャネルＭＯ５）ランジスタ、Ｓ
Ａ・・・センスアンプ、ＯＢ・・・データ出力バッファ
、ＣＡＴＤ・・・列アドレス遷移検知回路、ＰＷＭ・・
・パルス幅変調回路、ＣＯＮ　１’・・・制御回路、Ｅ
ＲＤ・・・等値打デコーダ、ＥＷＬ・・・等値打線、Ｅ
ＣＥＬ・・・等価メモリセル、ＥＢＣ・・・等価列線容
ｆｆｌ、ＥＳＡ・・・等価センスアンプ。 出願人代理人　弁理士　鈴／Ｘに武ハ 転巳 、０ ■

Claims (2)

【特許請求の範囲】
1. （１）不揮発性メモリセルがｍ行×ｎ列の行列状に配列
   されたメモリセルアレイと、このメモリセルアレイのｍ
   本の打線を選択する行デコーダと、前記メモリセルアレ
   イのｎ本の列線を選択する列選択トランジスタと、この
   列選択トランジスタを制御する列デコーダと、前記列選
   択トランジスタを経た選択列線からの読出信号を検知・
   増幅するセンスアンプと、このセンスアンプの出力をバ
   ッファ増幅するデータ出力バッファとを具備する半導体
   不揮発性記憶装置において、 列アドレス入力の遷移を検知する列アドレス遷移検知回
   路と、 この列アドレス遷移検知回路の検知出力が入力し、所定
   のパルス幅の出力信号を発生するパルス幅変調回路と、 このパルス幅変調回路の出力信号により前記データ出力
   バッファの“１”読出動作を遅らせるように制御する制
   御回路と を具備することを特徴とする半導体不揮発性記憶装置。
2. （２）前記パルス幅変調回路が出力する出力信号のパル
   ス幅は、列アドレス入力の変化によるアクセス時の“１
   ”読出しの遅延時間と一次比例の関係を有することを特
   徴とする請求項１記載の半導体不揮発性記憶装置。