JPH04259997A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04259997A JPH04259997A JP3042980A JP4298091A JPH04259997A JP H04259997 A JPH04259997 A JP H04259997A JP 3042980 A JP3042980 A JP 3042980A JP 4298091 A JP4298091 A JP 4298091A JP H04259997 A JPH04259997 A JP H04259997A
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- 239000004065 semiconductor Substances 0.000 title 1
- 239000011159 matrix material Substances 0.000 claims description 10
- 238000001514 detection method Methods 0.000 claims description 7
- 230000010355 oscillation Effects 0.000 abstract description 2
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- 238000010586 diagram Methods 0.000 description 5
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- 230000001360 synchronised effect Effects 0.000 description 2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は読み出し専用メモリに関
し、特に特定アドレスの変化を検出してパルス信号を発
生する回路（以下、ＡＴＤ回路という）に関する。 【０００２】 【従来の技術】従来、この種の読み出し専用メモリでは
アドレス端子，コントロール端子に供給される入力信号
に応答してメモリセルが選択され、メモリセルに保持さ
れている記憶情報が出力される。動作方式としては、同
期式タイプと非同期式タイプに分類されるが、多くは同
期信号を必要としないため、非同期式タイプが広く使わ
れている。 【０００３】非同期式タイプでは図３に示すようにアド
レス信号ａｉが変化しない限りデータ出力Ｏｎはアドレ
ス信号ａｉに対応した記憶情報を保持している。また、
従来のセンスアンプ型回路ではＹセレクタがセンスアン
プ回路に直結しているため、Ｙ系アドレス切換時にデジ
ット線のプリチャージのため本来の出力と異なるデータ
が一時的に出力され（以下、擬似的誤動作と称する）図
３の出力データＯｎ波形で示すように高レベルから高レ
ベルへのデータ変化時に一時的に低レベルへと引き下げ
られてしまう。このときの電源電圧ＶＣＣと接地電圧と
のＧＮＤ波形は図３のＶＣＣ，ＧＮＤに示すように変動
する。 【０００４】この擬似的誤動作時間ｔｄが十分長いとき
はＶＣＣ，ＧＮＤ配線の浮き（△ＶＣＣ）、落ち（△Ｇ
ＮＤ）の発生するタイミングｔｖＧがずれているため電
流変化によるインダクタタンスの影響で大きなノイズ（
△ＶＣＣ，△ＧＮＤ）には至らないが図４に示すように
擬似的誤動作時間ｔｄが短く瞬時なデータ変化時は急激
な電流変化が生じるので、インダクタタンスの影響で大
きなノイズ（△ＶＣＣ，ＧＮＤ）が発生する。 【０００５】これが入力アドレスバッファへと廻り込み
、入力信号レベルが論理しきい値に対してマージンが少
ない場合、論理レベルが反転し誤ったアドレスを取り込
む。その結果正規のデータが出力されてからｔｘ時間後
に誤ったアドレスに対応したデータが出力される。この
ように、入力回路の論理しきい値が悪化しデータ出力時
間の遅れを生じることとなる。また、最悪の状態として
これが繰り返し行われ、発振状態となる。 【０００６】 【発明が解決しようとする課題】従来の読み出し専用メ
モリは、Ｙ系アドレス信号ａｉが変化したとき、センス
アンプ回路によりデジット線のプリチャージのため本来
の出力と異なるデータが一時的に出力される擬似的誤動
作が生じ、図４に示すように擬似的誤動作時間ｔｄが短
いときには△ＶＣＣ，△ＧＮＤの負方向のピークタイミ
ングが一致するためインダクタタンスの影響により△Ｖ
ＣＣ及び△ＧＮＤのピーク値は増幅されてしまう。これ
が入力アドレスバッファへと廻り込み誤ったアドレスを
取り込み、正規のデータが出力されてからｔｘ時間後に
誤ったアドレスに対応したデータが出力され、データ出
力時間の遅れを生じるという問題点があった。 【０００７】 【課題を解決するための手段】本願発明の第１の要旨は
、メモリマトリクスと、メモリマトリクス内のメモリを
指定するアドレス手段と、プリチャージ後指定されたメ
モリから読み出されたデータを供給されるセンスアンプ
と、センスアンプから出力されるデータを外部に供給す
るバッファとを備えた読み出し専用メモリにおいて、上
記アドレス手段に供給される特定アドレスの変化を検出
してパルス信号を出力するアドレス変化検出回路を設け
、出力バッファはパルス信号に応答してデータの出力ノ
ードを高インピーダンス状態とすることである。 【０００８】本願発明の第２の要旨は、メモリマトリク
スと、メモリマトリクス内のメモリを指定するアドレス
手段と、プリチャージ後指定されたメモリから読み出さ
れたデータを供給されるセンスアンプと、センスアンプ
から出力されるデータを外部に供給するバッファとを備
えた読み出し専用メモリにおいて、上記アドレス手段に
供給される特定アドレスの変化を検出してパルス信号を
出力するアドレス変化検出回路を設け、出力バッファは
パルス信号に応答して、オフ状態に移行することである
。 【０００９】 【発明の作用】特定アドレスが変化し、センスアンプが
プリチャージに起因して誤データを出力バッファに供給
しても、特定アドレスの変化をアドレス変化検出回路が
検出し、その変化を示すパルス信号により出力バッファ
を高インピーダンス状態またはオフ状態となる。したが
って、誤データは出力されない。 【００１０】 【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例を示すブロック図で
ある。従来の非同期式タイプの専用読み出しメモリに対
してアドレスバッファ１００に供給されるＹ系のアドレ
ス変化を検出するＡＴＤ回路１０１を有しており、図２
の動作波形で示すように、アドレス信号ａｉが入力され
るとＡＴＤ回路１０１はＡＴＤパルス信号ａｔを発生す
る構成となっている。 【００１１】ＡＴＤパルス信号ａｔの供給されるディレ
イ回路１０２ではセンスアンプ回路１０３から出力され
る擬似的誤動作信号ｄｎのｔｄ領域を完全に覆う目的で
遅延出力ａｄのパルス幅ｔａ’をｔａ’＞ｔｄとなるよ
うに調整しており、この遅延出力ａｄがＯＥバッファ１
０４を経由し出力バッファ１０５へ供給される。出力バ
ッファ１０５は、遅延信号ａｄが低レベルにとどまる間
ｔａ’、出力データＯｎをハイインピーダンス（Ｈｉ−
Ｚ）状態とする。 【００１２】したがって、論理しきい値の悪化で、メモ
リマトリクス１０６からＹセレクタ１０７を介して誤っ
たアドレスのデータが読み出されても、出力データＯｎ
はセンスアンプ回路１０３による擬似的誤動作の影響を
受けることがないので、瞬間的なデータ出力変化はなく
なる。 【００１３】アドレスバッファ１００、Ｘデコーダ１０
８、Ｙセレクタ１０７はアドレス手段１０９を構成して
いる。 【００１４】上記一実施例では、出力バッファ１０５が
出力データ０ｎをハイインピーダンス状態としたが、出
力バッファ１０５をオフ状態にしてもよい。 【００１５】 【発明の効果】以上説明したように本発明は、従来の読
み出し専用メモリに対しＹ系のアドレス変化を検出する
ＡＴＤ回路を備え、センスアンプ回路による擬似的誤動
作領域を発生期間の間、出力バッファをハイインピーダ
ンス状態としたので誤ったデータによる出力データの瞬
間的な変化がなくなり、Ｘ系でデータ出力時間を決めて
いるのでデータ出力時間の遅れを生じることがないとい
う効果がある。
し、特に特定アドレスの変化を検出してパルス信号を発
生する回路（以下、ＡＴＤ回路という）に関する。 【０００２】 【従来の技術】従来、この種の読み出し専用メモリでは
アドレス端子，コントロール端子に供給される入力信号
に応答してメモリセルが選択され、メモリセルに保持さ
れている記憶情報が出力される。動作方式としては、同
期式タイプと非同期式タイプに分類されるが、多くは同
期信号を必要としないため、非同期式タイプが広く使わ
れている。 【０００３】非同期式タイプでは図３に示すようにアド
レス信号ａｉが変化しない限りデータ出力Ｏｎはアドレ
ス信号ａｉに対応した記憶情報を保持している。また、
従来のセンスアンプ型回路ではＹセレクタがセンスアン
プ回路に直結しているため、Ｙ系アドレス切換時にデジ
ット線のプリチャージのため本来の出力と異なるデータ
が一時的に出力され（以下、擬似的誤動作と称する）図
３の出力データＯｎ波形で示すように高レベルから高レ
ベルへのデータ変化時に一時的に低レベルへと引き下げ
られてしまう。このときの電源電圧ＶＣＣと接地電圧と
のＧＮＤ波形は図３のＶＣＣ，ＧＮＤに示すように変動
する。 【０００４】この擬似的誤動作時間ｔｄが十分長いとき
はＶＣＣ，ＧＮＤ配線の浮き（△ＶＣＣ）、落ち（△Ｇ
ＮＤ）の発生するタイミングｔｖＧがずれているため電
流変化によるインダクタタンスの影響で大きなノイズ（
△ＶＣＣ，△ＧＮＤ）には至らないが図４に示すように
擬似的誤動作時間ｔｄが短く瞬時なデータ変化時は急激
な電流変化が生じるので、インダクタタンスの影響で大
きなノイズ（△ＶＣＣ，ＧＮＤ）が発生する。 【０００５】これが入力アドレスバッファへと廻り込み
、入力信号レベルが論理しきい値に対してマージンが少
ない場合、論理レベルが反転し誤ったアドレスを取り込
む。その結果正規のデータが出力されてからｔｘ時間後
に誤ったアドレスに対応したデータが出力される。この
ように、入力回路の論理しきい値が悪化しデータ出力時
間の遅れを生じることとなる。また、最悪の状態として
これが繰り返し行われ、発振状態となる。 【０００６】 【発明が解決しようとする課題】従来の読み出し専用メ
モリは、Ｙ系アドレス信号ａｉが変化したとき、センス
アンプ回路によりデジット線のプリチャージのため本来
の出力と異なるデータが一時的に出力される擬似的誤動
作が生じ、図４に示すように擬似的誤動作時間ｔｄが短
いときには△ＶＣＣ，△ＧＮＤの負方向のピークタイミ
ングが一致するためインダクタタンスの影響により△Ｖ
ＣＣ及び△ＧＮＤのピーク値は増幅されてしまう。これ
が入力アドレスバッファへと廻り込み誤ったアドレスを
取り込み、正規のデータが出力されてからｔｘ時間後に
誤ったアドレスに対応したデータが出力され、データ出
力時間の遅れを生じるという問題点があった。 【０００７】 【課題を解決するための手段】本願発明の第１の要旨は
、メモリマトリクスと、メモリマトリクス内のメモリを
指定するアドレス手段と、プリチャージ後指定されたメ
モリから読み出されたデータを供給されるセンスアンプ
と、センスアンプから出力されるデータを外部に供給す
るバッファとを備えた読み出し専用メモリにおいて、上
記アドレス手段に供給される特定アドレスの変化を検出
してパルス信号を出力するアドレス変化検出回路を設け
、出力バッファはパルス信号に応答してデータの出力ノ
ードを高インピーダンス状態とすることである。 【０００８】本願発明の第２の要旨は、メモリマトリク
スと、メモリマトリクス内のメモリを指定するアドレス
手段と、プリチャージ後指定されたメモリから読み出さ
れたデータを供給されるセンスアンプと、センスアンプ
から出力されるデータを外部に供給するバッファとを備
えた読み出し専用メモリにおいて、上記アドレス手段に
供給される特定アドレスの変化を検出してパルス信号を
出力するアドレス変化検出回路を設け、出力バッファは
パルス信号に応答して、オフ状態に移行することである
。 【０００９】 【発明の作用】特定アドレスが変化し、センスアンプが
プリチャージに起因して誤データを出力バッファに供給
しても、特定アドレスの変化をアドレス変化検出回路が
検出し、その変化を示すパルス信号により出力バッファ
を高インピーダンス状態またはオフ状態となる。したが
って、誤データは出力されない。 【００１０】 【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例を示すブロック図で
ある。従来の非同期式タイプの専用読み出しメモリに対
してアドレスバッファ１００に供給されるＹ系のアドレ
ス変化を検出するＡＴＤ回路１０１を有しており、図２
の動作波形で示すように、アドレス信号ａｉが入力され
るとＡＴＤ回路１０１はＡＴＤパルス信号ａｔを発生す
る構成となっている。 【００１１】ＡＴＤパルス信号ａｔの供給されるディレ
イ回路１０２ではセンスアンプ回路１０３から出力され
る擬似的誤動作信号ｄｎのｔｄ領域を完全に覆う目的で
遅延出力ａｄのパルス幅ｔａ’をｔａ’＞ｔｄとなるよ
うに調整しており、この遅延出力ａｄがＯＥバッファ１
０４を経由し出力バッファ１０５へ供給される。出力バ
ッファ１０５は、遅延信号ａｄが低レベルにとどまる間
ｔａ’、出力データＯｎをハイインピーダンス（Ｈｉ−
Ｚ）状態とする。 【００１２】したがって、論理しきい値の悪化で、メモ
リマトリクス１０６からＹセレクタ１０７を介して誤っ
たアドレスのデータが読み出されても、出力データＯｎ
はセンスアンプ回路１０３による擬似的誤動作の影響を
受けることがないので、瞬間的なデータ出力変化はなく
なる。 【００１３】アドレスバッファ１００、Ｘデコーダ１０
８、Ｙセレクタ１０７はアドレス手段１０９を構成して
いる。 【００１４】上記一実施例では、出力バッファ１０５が
出力データ０ｎをハイインピーダンス状態としたが、出
力バッファ１０５をオフ状態にしてもよい。 【００１５】 【発明の効果】以上説明したように本発明は、従来の読
み出し専用メモリに対しＹ系のアドレス変化を検出する
ＡＴＤ回路を備え、センスアンプ回路による擬似的誤動
作領域を発生期間の間、出力バッファをハイインピーダ
ンス状態としたので誤ったデータによる出力データの瞬
間的な変化がなくなり、Ｘ系でデータ出力時間を決めて
いるのでデータ出力時間の遅れを生じることがないとい
う効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】一実施例に係る読み出し専用メモリの動作波形
図である。
図である。
【図３】従来の読み出し専用メモリの誤動作のない状態
での動作波形図である。
での動作波形図である。
【図４】従来の読み出し専用メモリの誤動作発生状態に
おける動作波形図である。
おける動作波形図である。
１００ アドレスバッファ
１０１ Ｙ径アドレス変化検出回路
１０２ ディレイ回路
１０３ センスアンプ
１０４ ＯＥバッファ
１０５ 出力バッファ
１０６ メモリマトリクス
１０７ Ｙセレクタ
１０８ Ｘデコーダ
１０９ アドレス手段
Claims (3)
- 【請求項１】 メモリマトリクスと、メモリマトリク
ス内のメモリを指定するアドレス手段と、プリチャージ
後指定されたメモリから読み出されたデータを供給され
るセンスアンプと、センスアンプから出力されるデータ
を外部に供給するバッファとを備えた読み出し専用メモ
リにおいて、上記アドレス手段に供給される特定アドレ
スの変化を検出してパルス信号を出力するアドレス変化
検出回路を設け、出力バッファはパルス信号に応答して
データの出力ノードを高インピーダンス状態とすること
を特徴とする読み出し専用メモリ。 - 【請求項２】 上記アドレス変化検出回路から出力さ
れるパルス信号は遅延回路で上記パルス信号を上記セン
スアンプが誤データを出力している間継続される請求項
１記載の読み出し専用メモリ。 - 【請求項３】 メモリマトリクスと、メモリマトリク
ス内のメモリを指定するアドレス手段と、プリチャージ
後指定されたメモリから読み出されたデータを供給され
るセンスアンプと、センスアンプから出力されるデータ
を外部に供給するバッファとを備えた読み出し専用メモ
リにおいて、上記アドレス手段に供給される特定アドレ
スの変化を検出してパルス信号を出力するアドレス変化
検出回路を設け、出力バッファはパルス信号に応答して
、オフ状態に移行することを特徴とする読み出し専用メ
モリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042980A JPH04259997A (ja) | 1991-02-15 | 1991-02-15 | 半導体集積回路 |
| US07/837,232 US5268873A (en) | 1991-02-15 | 1992-02-14 | Semiconductor memory apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042980A JPH04259997A (ja) | 1991-02-15 | 1991-02-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04259997A true JPH04259997A (ja) | 1992-09-16 |
Family
ID=12651186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3042980A Pending JPH04259997A (ja) | 1991-02-15 | 1991-02-15 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5268873A (ja) |
| JP (1) | JPH04259997A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5433012A (en) * | 1991-11-14 | 1995-07-18 | Liu; Bao-Shen | Rolling rule |
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| JPH07226079A (ja) * | 1994-02-14 | 1995-08-22 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
| JP3435783B2 (ja) * | 1994-03-17 | 2003-08-11 | 株式会社日立製作所 | 複数組のデータバッファを備える記憶素子及び記憶素子を用いたデータ処理システム |
| KR0157901B1 (ko) * | 1995-10-05 | 1998-12-15 | 문정환 | 출력 제어 회로를 포함하는 디램 |
| JP3676882B2 (ja) * | 1996-06-12 | 2005-07-27 | 株式会社リコー | マイクロプロセッサ及びその周辺装置 |
| JP2000029778A (ja) * | 1998-07-14 | 2000-01-28 | Hitachi Ltd | 記憶素子 |
| US6646954B2 (en) * | 2001-02-02 | 2003-11-11 | Broadcom Corporation | Synchronous controlled, self-timed local SRAM block |
| US6714467B2 (en) * | 2002-03-19 | 2004-03-30 | Broadcom Corporation | Block redundancy implementation in heirarchical RAM's |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02285597A (ja) * | 1989-04-27 | 1990-11-22 | Toshiba Corp | 半導体不揮発性記憶装置 |
| JPH0334197A (ja) * | 1989-06-28 | 1991-02-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952492A (ja) * | 1982-09-17 | 1984-03-27 | Fujitsu Ltd | スタテイツク型半導体記憶装置 |
| US4537147A (en) * | 1983-01-19 | 1985-08-27 | American Commercial Barge Line Co. | Plastic sheet barge hatch cover |
-
1991
- 1991-02-15 JP JP3042980A patent/JPH04259997A/ja active Pending
-
1992
- 1992-02-14 US US07/837,232 patent/US5268873A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02285597A (ja) * | 1989-04-27 | 1990-11-22 | Toshiba Corp | 半導体不揮発性記憶装置 |
| JPH0334197A (ja) * | 1989-06-28 | 1991-02-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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|---|---|---|---|---|
| US5433012A (en) * | 1991-11-14 | 1995-07-18 | Liu; Bao-Shen | Rolling rule |
Also Published As
| Publication number | Publication date |
|---|---|
| US5268873A (en) | 1993-12-07 |
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