JPH02285655A - 集積回路装置の接合分離構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路装置の回路要素間の干渉を防止するだ
めの接合分離構造、とくに集積回路装置により容量性や
誘導性の負荷を直接に駆動する場合に適する接合分離構
造に関する。

〔従来の技術〕

周知のように集積回路装置では、それを構成する回路要
素間の動作上の干渉を防止するために、エピタキシャル
層を基板から電位的に浮かされた複数個の半導体領域に
分離し、回路要素ないしは回路要素群をこれらの半導体
領域に振り分けて作り込むことが一般的に行なわれる。

この電位的な分離には、絶縁分離構造が最も完全ではあ
るがコスト的に高くつきやすい欠点があるので、通常は
互いに逆導電形の半導体層ないしは半導体領域間のｐｎ
接合を用いる接合分離構造、すなわち一方の導電形例え
ばＰ形の基板上に成長された他方の導電形すなわちｎ形
のエピタキシャル層を、一方の導電形すなわちｐ形の分
離層によって、それぞれ集積回路用の回路要素ないしは
回路要素群を作り込むべき複数個の半導体領域に分離す
る構造が採用される。本発明はかかる接合分離構造に関
し、よく知られていることであるが、第２図に示された
例を参照しながら以下簡単に従来技術を説明する。

第２図において、基板１はｐ形であってその上にｎ形の
エピタキシャル層４が成長され、ｐ形の分離層によって
図の例ではバイポーラトランジスタＴ用の半導体領域４
ｔとダイオードＤ用の半導体領域４ｄとに接合分離され
ている。トランジスタ用の半導体領＠４１の下側には通
例のようにエピタキシャル層４の成長に先立って強いｎ
形の埋込層２が基板ｌにあらかじめ拡散される。また、
分離層はこの例ではいずれも強いｐ形の埋込分離層３と
表面分離層５とからなる複合構成になっており、この内
の埋込分離層３はエピタキシャル層４の成長に前に拡散
され、表面分離層５はエピタキシャル成長後にその表面
から拡散される。

トランジスタＴはこの例ではｎｐｎ形であって、ｎ形の
半導体領域４を内にそれをコレクタ領域として作り込ま
れ、通例のようにｎ形のコレクタウオール層６．ｐ形の
ベース層７．ｎ形のエミツタ層９および強いｎ形のコレ
クタ接続層１０を備え、それらに接続してコレクタＣ，
ベースＢおよびエミッタＥ用の端子が図のように導出さ
れる。

この例でのダイオードＤは、いずれもｐ形の基板１．埋
込分離層３および表面分離層５とｎ形の半導体領域４ｄ
との間のｐｎ接合を利用するいわゆる基板ダイオードで
あって、強いｎ形のダイオード接続層１１からその負側
端子Ｎが導出される。図の中央部のｐ形の表面分離層５
には接地接続層８が強いｐ形で拡散され、接地端子Ｇが
これから導出される。なお、この接地端子Ｇは基板ダイ
オードＤＯＰ側端子を兼ねている。

以上の構造の集積回路装置では、通例のように接地端子
Ｇを介していずれもｐ形の表面分離層５と埋込分離層３
と基板１を接地電位に置き、ｎ形の半導体領域４ｔおよ
び４ｄに正の電圧を掛けた状態で使用するので、両者間
のｐｎ接合には常に逆方向にバイアス電圧が掛かり、こ
れによっていずれの半導体領域も基板から電位的に浮い
た状態で互いに独立した電位下で動作することができ、
従ってその中に作り込まれた回路要素間の干渉を避ける
ことができる。よく知られているように、これが接合分
離構造の原理である。

なお、第２図の右側に示された面積の広い埋込分離層３
および表面分離層５はミ集積回路装置のチップをウェハ
から単離する際のいわゆるスクライブライン用の領域で
あって、ふつうはこの領域上を利用してチップを外部と
接続するための接続パッドＰが図のように設けられる。

また、第２図中の残余の構造については、後に第１図を
参照して説明する。

〔発明が解決しようとする課題〕

以上説明した接合分離構造では、分離層によって複数個
に分離された半導体領域間に相互干渉はふつうの状態で
は発生しないが、ある条件下では半導体領域相互間が導
通してしまって干渉防止の役目を果たさなくなることが
ある。

これは、隣合う半導体領域間にそれらと逆導電形の分離
層が介在しているため、第２図に示すように例えばｎ形
の半導体領域４ｔおよび４ｄとｐ形の基板１等との間に
ｎｐｎ形の寄生トランジスタｔが形成されていて、なん
らかの原因で導通することがあるからである。

例えば、第２図のトランジスタＴが外部負荷を駆動して
おり、基板ダイオードＤがこの負荷がもつキャパシタン
スやインダクタンスを放電させるためのフリーホイーリ
ング用に使われていると、その動作時にかなり大きなフ
リーホイーリング電流がダイオードＤをもちろん順方向
に、第２図でいえば接地端子Ｇからダイオードの負側端
子Ｎに向けて流れるから、図の寄生トランジスタｔにつ
いて見るとそのベースからエミッタに向けて電流が注入
されることになり、かかる外部からのベース電流の強制
、注入により寄生トランジスタｔが導通しやすくなるの
である。

この寄生トランジスタｔの導通防止にはその電流増幅率
を下げる要があり、このためにはそのベース抵抗を下げ
るのが従来から知られているふつうの手段である。この
場合のベース抵抗は寄生トランジスタのベースを構成す
る基板１．埋込分離層３および表面分離層５の内で最も
比抵抗の高い基板１内の抵抗でほぼ決まるから、基板１
の不純物濃度を高めるのが最も有効である。

しかし、この解決手段では集積回路装置と（にトランジ
スタＴの耐圧値が不可避的に低下してしまう。すなわち
、第２図かられかるようにトランジスタＴの耐圧値は強
いｎ形の埋込層２とｐ形の基板１との間のｐｎ接合によ
ってほぼ決まるから、この接合がら空乏層が延びやすい
基板１例の不純物濃度まで上げてしまうと、トランジス
タＴの耐圧値が低下してしまうのである。

本発明は、かかる問題点を解決して、隣合う２個の半導
体頭載間とその相互間の分離層との間に形成される寄生
トランジスタの導通を抑制して、両生導体領域内に作り
込まれる回路要素間の干渉を有効に防止できる集積回路
装置の接合分離構造を得ることを目的とする。

〔課題を解決するための手段］ 本発明ではこの目的は、分離層を複合構成にするととも
に、隣合う２個の半導体領域相互間の埋込分離層の拡散
幅を表面分離層の拡散幅よりも少なくとも一方の半導体
領域の下側に向けて広げることによって達成される。

なお、上記構成にいう２個の半導体領域の一方が基板ト
ランジスタ用である場合、この領域の方に埋込分離層の
拡散幅を広げるのが有利で、かつこの基板トランジスタ
用半導体領域上のスペースを利用して、集積回路の外部
との接続パッドを配設するのがとくに有利である。

〔作用〕

従来は寄生トランジスタの効果を減殺するためにそのベ
ース抵抗を減少させていたが、本発明はトランジスタの
電流増幅率がそのベース幅の二乗に反比例することに着
目して、上記構成にいうように隣合う２個の半導体領域
相互間の埋込分離層の拡散幅を表面分離層の拡散幅より
も少なくとも一方の半導体領域の下側に向けて広げるこ
とによって、寄生トランジスタのベース幅を増加させて
その電流増幅率を減少させるものである。これによって
、大きなベース電流が注入されても寄生トランジスタは
容易には導通しなくなり、両生導体領域に作り込まれる
回路要素間の相互干渉のおそれを大幅に減少させること
ができる。

〔実施例〕

第１図に本発明による接合分離構造の実施例を示す。同
図はこの本発明構造を第２図の従来例と同じくトランジ
スタＴと基板ダイオードＤが作り込まれる集積回路装置
部分に適用した例を示し、さらにこの例では基板ダイオ
ードＤ用の半導体領域上のスペースを利用して接続パッ
ドＰが配設される。なお、この第１図中の第２図に対応
する部分には同じ符号が付されている。

ｐ形の基板１には不純物濃度が１０１５原子／　ａｆｌ
程度の通常のものが用いられ、まずその表面の所定範囲
に強いｎ形の埋込層２と強いｐ形の埋込分離層３とが拡
散される。埋込層２用の不純物には拡散速度の低い砒素
等を２埋込分離層３用には拡散速度の高いボロン等を用
いるのがよく、それらの濃度ば埋込Ｎ２でば１０′８原
子／　ｃｉ程度、埋込分離層３では例えば１０１９原子
／　ｃＪとされる。基板ダイオードＤ用の半導体領域４
ｄの下側になる埋込分離層３は本発明に基づき図のよう
に表面分離層５よりもずっと広幅に拡散される。

この例では集積回路装置が高耐圧用なので、ｎ形のエピ
タキシャル層４をこの基板１上に１５屑程度以上の厚み
に例えば５Ωｃｍ程度の比較的高比抵抗で成長させ、そ
の表面から強いｐ形の表面分離層５を１０′８原子／Ｃ
ｌ１１程度の不純物濃度で深く拡散して、図示のように
下側から上がり込んでくる埋込分離層３と導電的に融合
させることにより、エピタキシャル層４を基板１から接
合分離されたこの例では２個の半導体領域４ｔと４ｄと
に分離する。

この内のバイポーラトランジスタＴ用の半導体領域４ｔ
に対しては、通例のようにその表面から強いｎ形のコレ
クタウオール層６が拡散速度の高い燐等を不純物として
、１０１８原子／　ｃｔＡ程度の濃度で埋込層２と融合
するよう深く拡散される。

この例でのトランジスタＴはｎｐｎ形で、そのコレクタ
領域としてのｎ形の半導体領域４ｔの表面からｐ形のベ
ース層７が例えば１０Ｉ１１原子／Ｃ−程度の比較的高
不純物濃度で例えば３−程度の深さに拡散され、この工
程を利用して表面分離層５の表面にｎ形の接地接続層８
が同時拡散される。

同様に、トランジスタＴ用のエミツタ層９とコレクタ接
続層１０および基板ダイオードＤ用のダイオード接続層
１１がいずれも強いｎ形で同時拡散され、それらの不純
物濃度は例えば１０２０原子／ｃＪ深さは２ＩＩｆｎ程
度とされる。

以上の各拡散層が作り込まれたウェハの表面は通例のよ
うに酸化膜２１で覆われているが、この例では集積回路
装置の高耐圧化のため表面分離層５と半導体領域４ｔお
よび４ｄとの間の接合表面の酸化膜２１上に、いわゆる
フィールドプレート３０を多結晶シリコン等で形成して
この接合表面での耐圧低下を予防している。このフィー
ルドプレート３０上にいわゆる眉間絶縁膜である酸化膜
２２を被着した後に、それに明けた窓を介してアルミ等
の接続膜４０を所定の半導体層に導電接触させて、トラ
ンジスタＴのコレクタＣ，ベースＢおよびエミッタＥ用
の端子等とする。なお、フィールドプレート３０は、接
地接続層８に導電接触する接地端子Ｇ用の接続膜４０と
図のように接続されて、通例のように接地電位に置かれ
る。

この例での基板ダイオードＤ用の半導体領域４ｄは、第
２図と比較すればわかるように従来よりかなり広幅に形
成されており、その上を利用して接続バッドＰを作り込
むため、上述の接続膜４０を所望の大きさに形成し、か
つその下のダイオード接続層１１と導電接触させて第２
図のダイオードＴの負側端子Ｎと共用とする。次に通例
のように接続膜４０を覆って窒化シリコン等の保護膜２
３が被着されるが、それに明けた窓２３ａに露出する接
続膜４０により接続バッドＰが図示のように形成されて
ふつうは負荷端子として用いられる。

以上のように構成されたこの実施例での接合分離構造で
も、ｎ形の両生導体領域４ｔおよび４ｄとｐ形の基板１
．埋込分離層３および表面分離層５との間に寄生トラン
ジスタｔが図示のように形成されるが、埋込分離層３の
幅が表面分離層５よりも半導体領域４ｄの方に広げられ
ているので、そのベース幅を実質上火める基板１内の図
の左右方向の長さが第２図と比べて大きくなり、従って
その電流増幅率が従来よりも格段に減少する。

これを数値例で説明すると、第２図の従来構造では、埋
込分離層３と表面分離層５の幅はフォトマスクのパター
ン上ではふつう１０上１ｍ程度とされ、不純物の熱拡散
後では３０Ｉ！ｍ程度の幅になる。これに対して、第１
図の実施例構造では表面分離層５の幅は従来と同じとさ
れるが、埋込分離層３の幅は接続バッドＰの下側スペー
スを利用してこれよりも１００　ｐａ程度は容易に広げ
得る。

従って、寄生トランジスタのベース幅は従来は３〇−程
度で、その電流増幅率はふつう約０．２であったが、こ
の実施例の場合はベース幅を１３０Ｉｍ程度つまり従来
の４〜５倍に広げることができ、電流増幅率は前述のよ
うにベース幅の二乗にほぼ反比例するので、約０．０１
にすなわち従来の２０分の１程度にまで下がる。これに
よって、接地端子Ｇから第１図の例では接続バッドＰに
向けて注入される前述のフリーホイーリング電流等によ
る寄生トランジスタもの導通に対して、従来の約２０倍
の余裕、すなわち強制注入電流に対する耐量を持たせる
ことができる。

また、この実施例では表面分離層５の幅を従来と全く同
じに保ちながら、埋込分離層３の幅だけを広げることが
できるから、集積回路装置のチ・ノブサイズを増すこと
なく上述の強制注入電流耐量を向上し得る利点を有する
。

さらに、上述の説明かられかるように、本発明構造では
基板１の不純物濃度を高める要がなく、集積回路装置の
耐圧を高める上で有利である。例えば第１図の実施例構
造では１００　Ｖ以上の耐圧値を容易にもたせることが
できる。

以上の実施例に限らず本発明は種々の態様で実施をする
ことができる。実施例ではトランジスタ用の半導体領域
と基板ダイオード用半導体領域との間の干渉防止に限っ
て説明したが、他の回路要素用の半導体領域相互間につ
いても本発明をその要旨内で適宜実施して上述の効果を
得ることができる。この際、埋込分離層の幅を広げるた
めに半導体領域間の相互距離を若干大きく取る要がある
が、チップサイズをとくに増すことなく強制注入電流耐
量を１桁程度は向上できる。

〔発明の効果〕

以上述べたとおり本発明による集積回路装置の接合分離
構造では、一方の導電形の基板上に成長された他方の導
電形のエピタキシャル層を一方の導電形の分離層により
それぞれ集積回路用の回路要素を作り込むべき複数個の
半導体領域に基板から接合分離するに際して、分離層を
エピタキシャル層の下側に拡散された埋込分離層とエピ
タキシャル層の表面から拡散された表面分離層で構成し
た上で、隣合う２個の半導体領域相互間の埋込分離層の
拡散幅を表面分離層の拡散幅よりも少なくとも一方の半
導体領域の下側に向けて広げることにより、隣合う２個
の半導体領域とその間に介在する分離層とにより形成さ
れる寄生トランジスタの実効ベース幅を増加させてその
電流増幅率を格段に減少させ、この寄生トランジスタが
導通する強制注入電流に対する耐量を１桁以上向上して
、両生導体領域内に作り込まれる集積回路装置の回路要
素ないしは回路要素群間の干渉を有効に防止することが
できる。

また、かかる干渉が生しるに至らないまでも、寄生トラ
ンジスタの導通により集積回路装置のチップ内で無用な
電流消費が発生ずるおそれを本発明により減少させるこ
とができる。

さらに、埋込分離層を基板ダイオード用半導体領域の下
側に広げ、かくこの半導体領域の上に集積回路の外部と
の接続パッドを配設する本発明の有利な実施態様によれ
ば、チップサイズを全く増すことな（かかる干渉防止と
電流消費減少の効果を上げることができる。

本発明は、容量性や誘導性の負荷を直接に駆動する高耐
圧集積回路装置やＢｉＭＯ３集積回路装置への適用にと
くに有利で、その動作信顛性を格段に向上する著効を奏
することができる。

【図面の簡単な説明】

第１図が本発明に関し、本発明による接合分離構造を例
示する集積回路装置チップの要部拡大断面図である。第
２図は従来の接合分離構造例を示す第１図に対応する集
積回路装置チップの要部拡大断面図である。図において
、 １：基板、２：埋込層、３：埋込分離層、４：エピタキ
シャル層、４ｄ：基板ダイオード用の半導体領域、４ｔ
：トランジスタ用の半導体領域、５：表面分離層、６：
コレクタウオール層、７：ベース層、８：接地接続層、
９：エミツタ層、１０：コレクタ接続層、１１：ダイオ
ード接続層、２１：酸化膜、２２二酸化膜ないし眉間絶
縁膜、２３：保護膜、２３ａ：保護膜の接続パッド用窓
、３０：フィールドプレート、４０：接続膜、Ｂ：ベー
ス端子、Ｃ：コレクタ端子、Ｄ：ダイオードないし基板
ダイオード、Ｅ：エミッタ端子、Ｇ：接地端子、Ｎ：ダ
イオードの負側端子、Ｐ：接続パッド、Ｔ：トランジス
タ、ｔ：寄生トランジスタ、である。

Claims (1)

【特許請求の範囲】
1. 一方の導電形の基板上に成長された他方の導電形のエピ
   タキシャル層を一方の導電形の分離層によりそれぞれ集
   積回路用の回路要素を作り込むべき複数個の半導体領域
   に基板から接合分離する構造であって、分離層をエピタ
   キシャル層の下側に拡散された埋込分離層とエピタキシ
   ャル層の表面から拡散された表面分離層で構成し、隣合
   う２個の半導体領域相互間の埋込分離層の拡散幅を表面
   分離層の拡散幅よりも少なくとも一方の半導体領域の下
   側に向けて広げるようにしたことを特徴とする集積回路
   装置の接合分離構造。