JPH0629518A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 チップ面積の増大を回避することが出来ると
ともに、パワーエレクトロニクス回路の応用に適した性
能のよい集積タイプの半導体装置を提供する。 【構成】 この発明の半導体装置は、半導体基板２の一
側の表面部分にカソード領域とゲート領域が形成されて
いて、半導体基板の上にカソード電極２１とゲート電極
２２が形成されており、これらゲート電極とカソード電
極は、それぞれ、枝部と枝部が接続されている幹部とよ
りなり、電極のコンタクトが枝部でなされ電極の引き出
しが幹部でなされている静電誘導半導体素子３を備えた
構成において、半導体基板における前記両電極の少なく
とも一方の電極の幹部の下方位置には、第２導電型の半
導体層の介在により周りと絶縁分離されている第１導電
型の接合分離領域１６が設けられていて、この接合分離
領域に上記静電誘導半導体素子とは別の半導体素子４を
設けたことを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、パワーエレクトロニ
クス回路に応用するのに適している集積タイプの半導体
装置に関する。

【０００２】

【従来の技術】静電誘導サイリスタはパワーデバイスと
しての適性をもっている。この静電誘導サイリスタが設
けられている半導体基板にサイリスタと別に半導体素子
（例えば、静電誘導サイリスタを制御するためのトラン
ジスタ等の素子）も併設されているならば、非常に利用
し易くて実用性は高まることになる。

【０００３】すなわち、図３に示す半導体装置３１のよ
うに、一つの半導体基板３２に静電誘導サイリスタ３３
と共にトランジスタ３４を設けるのである。この半導体
装置３１の静電誘導サイリスタ３３は、半導体基板３２
の表側の表面部分に、不純物濃度の高いｎ⁺ 型（第１導
電型）のカソード領域４１と不純物濃度の高いｐ⁺ 型
（第２導電型）のゲート領域４２とが、カソード領域４
１がゲート領域４２に挟まれる形で形成されていて、半
導体基板３２の上に、前記カソード領域４１にコンタク
トするカソード電極５１とゲート領域４２にコンタクト
するゲート電極５２が形成されており、一方、半導体基
板３２の裏側の表面部分は、ｐ⁺ 型のアノード領域４３
となっており、その表面にアノード電極（図示省略）が
くる。そして、半導体基板３２におけるカソード領域４
１とアノード領域４３の間がベース領域たるｎ^- 型の高
比抵抗領域４４になっている。

【０００４】一方、半導体装置３１における別の半導体
素子たるトランジスタ３４は、ｎ^-型の接合分離領域３
６に設けられている。図４にみるように、半導体装置３
１を上からみると、静電誘導サイリスタ３３の形成域Ａ
の隣に、トランジスタ３４の形成域Ｂ、つまり、接合分
離領域３６が並んで設けられているのである。接合分離
領域３６はｐ⁺ 型の半導体層３５の介在により周りと絶
縁分離されていて、この接合分離領域３６の中に、ｐ型
のベース領域４５、ｎ⁺ 型のエミッタ領域４６およびコ
レクタ領域４７が形成され、各領域それぞれにコンタク
トする電極５５，５６，５７が形成されている。

【０００５】しかしながら、上記半導体装置は、幾分は
小型化やコストダウンが図れても、十分と言うわけには
いかない。チップ面積が増加し、ウエハ１枚あたりとれ
る個数の減少で歩留りが低下し、実質的にコストダウン
が達成出来ない。チップ面積が、静電誘導サイリスタ３
３の形成域Ａの面積に、トランジスタ３４の形成域Ｂの
面積が加わった分だけ増加し、結構大きくなってしまう
のである。

【０００６】

【発明が解決しようとする課題】上記事情に鑑み、この
発明は、チップ面積の増大を回避することが出来るとと
もに、パワーエレクトロニクス回路の応用に適した性能
のよい集積タイプの半導体装置を提供することを課題と
する。

【０００７】

【課題を解決するための手段】前記課題を解決するた
め、この発明にかかる半導体装置は、半導体基板の一側
の表面部分に、第１導電型のカソード領域と第２導電型
のゲート領域とがカソード領域がゲート領域に挟まれる
形で形成されていて、前記半導体基板の上に、前記カソ
ード領域にコンタクトするカソード電極と前記ゲート領
域にコンタクトするゲート電極が形成されており、これ
らゲート電極とカソード電極は、それぞれ、枝部と枝部
が接続されている幹部とよりなり、電極のコンタクトが
枝部でなされ電極の引き出しが幹部でなされている静電
誘導半導体素子を備えた構成において、前記半導体基板
における前記両電極の少なくとも一方の電極の幹部の下
方位置には、第２導電型の半導体層の介在により周りと
絶縁分離されている第１導電型の接合分離領域が設けら
れていて、この接合分離領域に上記静電誘導半導体素子
とは別の半導体素子を設けるようにしている。

【０００８】この発明の半導体装置の静電誘導半導体素
子としては、静電誘導サイリスタが挙げられるが、これ
に限らず、静電誘導トランジスタであってもよい。但
し、トランジスタの場合、普通、カソードはソース、ア
ノードはドレインと呼ばれる。この発明の半導体装置の
両電極の少なくとも一方の電極の幹部の下方にある接合
分離領域に設けられた別の半導体素子としては、バイポ
ーラトランジスタや電界効果トランジスタ、ダイオード
などの素子が挙げられ、これらが単独ないし複数併存の
形で設けられる。

【０００９】勿論、この発明の場合、第１導電型がｎ型
のときは第２導電型はｐ型であり、逆に、第１導電型が
ｐ型のときは第２導電型はｎ型となる。

【００１０】

【作用】この発明の半導体装置は、十分に電流を流せる
幹部でカソード電極の引き出しがなされているパワーデ
バイス適性のある静電誘導半導体素子を備えている上、
静電誘導半導体素子とは別の半導体素子も備えているた
め、パワーエレクトロニクス回路の応用に適している。

【００１１】それに、この発明の半導体装置における静
電誘導半導体素子とは別の半導体素子は、容量の大きな
静電誘導半導体素子とは接合分離により絶縁分離されて
いて、両素子の間の干渉が防止されているために性能も
良いのである。そして、最も特徴的なことは、この発明
にかかる半導体装置は、静電誘導半導体装置とは別の半
導体素子を設ける接合分離領域は、従来はデッドスペー
スになっていたカソード電極やゲート電極の幹部の下方
の半導体基板部分を利用して設けている。そのため、チ
ップ面積の増大を伴わずにすみ、ウエハ１枚あたりとれ
る個数は殆ど変わらず、集積化が図れた分、そのままコ
ストダウンにつなげられる。

【００１２】

【実施例】以下、この発明の実施例を、図面を参照しな
がら、詳しく説明する。図１は、実施例にかかる半導体
装置の要部構成を断面してあらわし、図２は、実施例に
かかる半導体装置の半導体基板の上に設けられたカソー
ド電極およびゲート電極の平面形状をあらわす。実施例
の半導体装置１は、図１にみるように、一つの半導体基
板２に静電誘導サイリスタ３と共にバイポーラトランジ
スタ４が設けられている。

【００１３】この半導体装置１の静電誘導サイリスタ３
は、半導体基板２の表側の表面部分に、不純物濃度の高
いｎ⁺ 型（第１導電型）のカソード領域１１と不純物濃
度の高いｐ⁺ 型（第２導電型）のゲート領域１２とが、
カソード領域１１がゲート領域１２に挟まれる形で形成
されていて、さらに、半導体基板２の上に、カソード領
域１１にコンタクトするカソード電極２１とゲート領域
１２にコンタクトするゲート電極２２が形成されてお
り、一方、半導体基板２の裏側の表面部分は、ｐ ⁺ 型の
アノード領域１４になっており、その表面にはアノード
電極（図示省略）がくる。そして、半導体基板２におけ
るカソード領域１１とアノード領域１３の間は、ベース
領域たるｎ^- 型の高比抵抗領域１５である。

【００１４】半導体装置１における別の半導体素子たる
バイポーラトランジスタ４の方は、ｎ^- 型の接合分離領
域１６に設けられている。この接合分離領域１６はｐ⁺
型の半導体層１７の介在により周りと絶縁分離されてい
る。そして、接合分離領域１６の中に、ｐ型のベース領
域１８、ｎ⁺ 型のエミッタ領域１９およびコレクタ領域
２０が形成されていて、それぞれに電極２５，２６，２
７がコンタクトしており、バイポーラトランジスタ構成
になっている。

【００１５】一方、カソード電極２１は枝部２１ａと枝
部２１ａが接続されている幹部２１ｂとからなり、枝部
２１ａでカソード領域１１にコンタクトし、電流は幹部
２１ｂに集まってボンディングパッド部（図示省略）ま
で導かれる電極の引き出し構成がとられている。他方、
ゲート電極２２は枝部２２ａと枝部２２ａが接続されて
いる幹部２２ｂとからなり、枝部２２ａでゲート領域１
２にコンタクトしていて、電流は幹部２２ｂに集められ
ボンディングパッド部（図示省略）まで導かれる電極の
引き出し構成となっている。

【００１６】普通、ゲート電極２２の幹部２２ｂの下方
には、部分的にはゲート領域を兼ねる場合もある耐圧維
持用のｐ⁺ 型の半導体層１３が設けられており、このｐ
⁺ 型の半導体層１３に幹部２２ｂが直にコンタクトして
いる。これに対し、従来、カソード電極２１の幹部２１
ｂの下方には、接合分離領域１６が形成されており、こ
こにバイポーラトランジスタ４が形成されているのであ
る。従来、カソード電極２１の幹部２１ｂの下方には何
も設けられておらず、Ｓｉバルク部分がデッドスペース
となっていたのであるが、この発明の半導体装置の場
合、デッドスペースを有効利用するため、チップ面積の
増加を回避して、コストダウンが図れるようになったの
である。普通、バイポーラトランジスタ４の形成後、酸
化膜９を蒸着等により堆積形成し、その上に、２層配線
技術により、カソード電極２１の幹部２１ｂを形成する
ようにする。

【００１７】なお、ｐ⁺ 型の半導体層１７の両側のｎ^-
型半導体層が電気的に絶縁分離されているのは、接合分
離領域１６側のｎ^- 型半導体層はバイポーラトランジス
タのコレクタ領域であり、静電誘導サイリスタ３側のｎ
^- 型半導体層はサイリスタのベース領域であって、実使
用の際でも順方向バイアスがかからず導通しないからで
ある。

【００１８】この発明は、上記実施例に限らない。例え
ば、接合分離領域１６が、カソード電極２１の幹部２１
ｂ下方ではなく、ゲート電極２２の幹部２２ｂ下方、あ
るいは、両電極２１，２２の幹部２１ｂ，２２ｂの下方
に設けられるようであってもよい。勿論、ゲート電極２
２の幹部２２ｂ下方のｐ⁺ 型の半導体層１３は、少なく
とも接合分離領域１６を設ける位置には形成しないよう
にすることは言うまでもない。

【００１９】

【発明の効果】この発明にかかる半導体装置は、パワー
デバイス適性のある静電誘導半導体素子を備えている上
に別の半導体素子をも備えているため、パワーエレクト
ロニクス回路の応用に適しており、しかも、静電誘導半
導体素子と別の半導体素子は、接合分離により両素子間
の干渉が防止されているために性能も良く、加えて、別
の半導体素子はチップ面積の増大を伴わずにすむため
に、十分なコストダウンが見込め、したがって、この発
明の半導体装置は非常に実用的であるということができ
る。

【図面の簡単な説明】

【図１】実施例の半導体装置の要部構成をあらわす断面
図である。

【図２】図１の半導体装置の半導体基板の上に設けられ
たカソード電極およびゲート電極をあらわす平面図であ
る。

【図３】従来の半導体装置の要部構成をあらわす断面図
である。

【図４】図３の半導体装置を上方から見た状態をあらわ
す平面図である。

【符号の説明】 １ 半導体装置 ２ 半導体基板 ３ 静電誘導サイリスタ（静電誘導半導体素子） ４ バイポーラトランジスタ（別の半導体素子） ２１ カソード電極 ２１ａ 枝部 ２１ｂ 幹部 ２２ ゲート電極 ２２ａ 枝部 ２２ｂ 幹部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体基板の一側の表面部分に、第１導
   電型のカソード領域と第２導電型のゲート領域とがカソ
   ード領域がゲート領域に挟まれる形で形成されていて、
   前記半導体基板の上に、前記カソード領域にコンタクト
   するカソード電極と前記ゲート領域にコンタクトするゲ
   ート電極が形成されており、これらゲート電極とカソー
   ド電極は、それぞれ、枝部と枝部が接続されている幹部
   とよりなり、電極のコンタクトが枝部でなされ電極の引
   き出しが幹部でなされている静電誘導半導体素子を備え
   た半導体装置において、前記半導体基板における前記両
   電極の少なくとも一方の電極の幹部の下方位置には、第
   ２導電型の半導体層の介在により周りと絶縁分離されて
   いる第１導電型の接合分離領域が設けられていて、この
   接合分離領域に上記静電誘導半導体素子とは別の半導体
   素子が設けられていることを特徴とする半導体装置。