JPH06209093A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06209093A JPH06209093A JP5002997A JP299793A JPH06209093A JP H06209093 A JPH06209093 A JP H06209093A JP 5002997 A JP5002997 A JP 5002997A JP 299793 A JP299793 A JP 299793A JP H06209093 A JPH06209093 A JP H06209093A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- pad electrode
- region
- type
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/281—Auxiliary members
- H10W72/283—Reinforcing structures, e.g. bump collars
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】リニア回路用マスタスライスＩＣにおいて、未
使用パッド領域の有効利用を図る。 【構成】マスタスライスＩＣの下地において、パッド電
極を形成する領域の直下の電気的に分離されたエピタキ
シャル領域に、あらかじめ、Ｐ型拡散層４ａ、４ｂを形
成しておく。これにより、パッド電極を形成しない場合
例えば４ａを抵抗素子として有効に利用できる。
使用パッド領域の有効利用を図る。 【構成】マスタスライスＩＣの下地において、パッド電
極を形成する領域の直下の電気的に分離されたエピタキ
シャル領域に、あらかじめ、Ｐ型拡散層４ａ、４ｂを形
成しておく。これにより、パッド電極を形成しない場合
例えば４ａを抵抗素子として有効に利用できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にリニア回路用マスタスライス方式の半導体集積回路
に関する。
特にリニア回路用マスタスライス方式の半導体集積回路
に関する。
【０００２】
【従来の技術】従来のリニア回路用マスタスライス方式
の半導体集積回路は、図３に示すようにＰ型シリコン基
板１の上にＮ型エピタキシャル層２を成長させ、Ｎ型エ
ピタキシャル層２に、Ｐ型シリコン基板１に達する素子
分離用Ｐ型絶縁層３を選択的に設けてＮ型エピタキシャ
ル層２を電気的に分離し、島領域を形成する。
の半導体集積回路は、図３に示すようにＰ型シリコン基
板１の上にＮ型エピタキシャル層２を成長させ、Ｎ型エ
ピタキシャル層２に、Ｐ型シリコン基板１に達する素子
分離用Ｐ型絶縁層３を選択的に設けてＮ型エピタキシャ
ル層２を電気的に分離し、島領域を形成する。
【０００３】次に表面上に絶縁層５を堆積し、これを下
地として絶縁層５の上に金属層を選択的に形成し、ボン
ディング用のパッド電極９とする。
地として絶縁層５の上に金属層を選択的に形成し、ボン
ディング用のパッド電極９とする。
【０００４】パッドはＮ型エピタキシャル層３の島領域
上に形成されるが、これはパッド電極とＰ型シリコン基
板１との間の寄生容量を極力低減する為である。
上に形成されるが、これはパッド電極とＰ型シリコン基
板１との間の寄生容量を極力低減する為である。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、一つの下地で各種パッケージに対応する
為、搭載する最大ピン数のパッケージに合わせて、パッ
ド電極を形成できる領域があらかじめ決定されている。
例えば２０ピンから４８ピンのパッケージに搭載する場
合、下地に４８個の領域が形成されている。
集積回路は、一つの下地で各種パッケージに対応する
為、搭載する最大ピン数のパッケージに合わせて、パッ
ド電極を形成できる領域があらかじめ決定されている。
例えば２０ピンから４８ピンのパッケージに搭載する場
合、下地に４８個の領域が形成されている。
【０００６】ここで、２０ピン用の回路を形成した場
合、未使用の２８個分がチップとして活用してない領域
となり、チップ利用の効率が悪いという問題があった。
合、未使用の２８個分がチップとして活用してない領域
となり、チップ利用の効率が悪いという問題があった。
【０００７】本発明の目的は、未使用パッド領域の有効
利用を図ったリニア回路用マスタスライス方式の半導体
集積回路を提供することにある。
利用を図ったリニア回路用マスタスライス方式の半導体
集積回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は、チップ外周部のパッド電極を形成する領域の直下
に、少なくともパッド電極以上の大きさのエピタキシャ
ル領域を形成し、前記エピタキシャル領域に逆導電型の
拡散層を形成し、該領域を抵抗又は接合容量として使用
することを特徴として構成される。
は、チップ外周部のパッド電極を形成する領域の直下
に、少なくともパッド電極以上の大きさのエピタキシャ
ル領域を形成し、前記エピタキシャル領域に逆導電型の
拡散層を形成し、該領域を抵抗又は接合容量として使用
することを特徴として構成される。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の平面図およびそのＡ−Ａ
1 線における断面図である。
る。図１は本発明の一実施例の平面図およびそのＡ−Ａ
1 線における断面図である。
【００１０】図１に示すように、Ｐ型シリコン基板１上
にＮ型エピタキシャル層を形成し、Ｎ型エピタキシャル
層にＰ型シリコン基板１に達するＰ型絶縁層３を形成
し、Ｎ型エピタキシャル２ａ、２ｂに電気的に分離す
る。区画されたＮ型エピタキシャル層２ａ、２ｂのそれ
ぞれにＰ型拡散層４ａ、４ｂを形成し、その表面に絶縁
層５を堆積し、これを半導体集積回路の下地とする。こ
こで、Ｎ型エピタキシャル層２ａ、２ｂの上部はパッド
電極形成可能な領域である。
にＮ型エピタキシャル層を形成し、Ｎ型エピタキシャル
層にＰ型シリコン基板１に達するＰ型絶縁層３を形成
し、Ｎ型エピタキシャル２ａ、２ｂに電気的に分離す
る。区画されたＮ型エピタキシャル層２ａ、２ｂのそれ
ぞれにＰ型拡散層４ａ、４ｂを形成し、その表面に絶縁
層５を堆積し、これを半導体集積回路の下地とする。こ
こで、Ｎ型エピタキシャル層２ａ、２ｂの上部はパッド
電極形成可能な領域である。
【００１１】次に、所望の回路を得る為、マスタスライ
ス法により絶縁層５を選択的に開孔してコンタクト窓６
を設け、コンタクト窓を含む表面に金属層を堆積して選
択的にエッチングし、コンタクト窓を介してＰ型拡散層
４ａと接続する配線７、８および内部回路と接続するパ
ッド電極９を形成する。
ス法により絶縁層５を選択的に開孔してコンタクト窓６
を設け、コンタクト窓を含む表面に金属層を堆積して選
択的にエッチングし、コンタクト窓を介してＰ型拡散層
４ａと接続する配線７、８および内部回路と接続するパ
ッド電極９を形成する。
【００１２】Ｎ型エピタキシャル層２ｂの領域上には、
ボンディングを行うパッド電極を形成し、パッド電極を
形成しないＮ型エピタキシャル層２ａの領域は、Ｐ型拡
散層４ａを内部回路の抵抗素子として使用する為、チッ
プを有効に利用することができる。
ボンディングを行うパッド電極を形成し、パッド電極を
形成しないＮ型エピタキシャル層２ａの領域は、Ｐ型拡
散層４ａを内部回路の抵抗素子として使用する為、チッ
プを有効に利用することができる。
【００１３】図２は本発明の第２の実施例を示す断面図
である。この実施例では、パッド電極を形成しないＮ型
エピタキシャル層２ａの領域は、Ｐ型拡散層４ａと、Ｎ
型エピタキシャル層２ａの接合容量素子として使用され
ている。
である。この実施例では、パッド電極を形成しないＮ型
エピタキシャル層２ａの領域は、Ｐ型拡散層４ａと、Ｎ
型エピタキシャル層２ａの接合容量素子として使用され
ている。
【００１４】
【発明の効果】以上説明したように本発明は、パッド電
極を形成する領域の直下の電気的に分離されたエピタキ
シャル領域に拡散層を形成したので、パッド電極を形成
しなかった場合、その領域を拡散抵抗または接合容量と
して有効に利用することができる。また、パッド電極と
基板間の容量を減らすという役目も課している。
極を形成する領域の直下の電気的に分離されたエピタキ
シャル領域に拡散層を形成したので、パッド電極を形成
しなかった場合、その領域を拡散抵抗または接合容量と
して有効に利用することができる。また、パッド電極と
基板間の容量を減らすという役目も課している。
【図１】本発明の一実施例の平面図およびそのＡ−Ａ1
線の断面図である。
線の断面図である。
【図２】本発明の第２の実施例の断面図である。
【図３】従来のリニア回路用マスタスライス方式の半導
体集積回路チップの一例の平面図およびそのＡ−Ａ1 線
の断面図である。
体集積回路チップの一例の平面図およびそのＡ−Ａ1 線
の断面図である。
１ Ｐ型シリコン基板 ２ａ、２ｂ Ｎ型エピタキシャル層 ３ Ｐ型絶縁層 ４ａ、４ｂ Ｐ型拡散層 ５ 絶縁層 ６ コンタクト窓 ７、８ 配線 ９ パッド電極 １０、１１ 配線
Claims (2)
- 【請求項１】 同一の素子構成を持つ半導体基板を下地
とするマスタースライス集積回路において、チップ外周
部のパッド電極を形成する領域の直下に、少なくともパ
ッド電極以上の大きさのエピタキシャル領域を形成し、
前記エピタキシャル領域に逆導電型の拡散層を形成した
ことを特徴とする半導体集積回路。 - 【請求項２】 前記エピタキシャル領域に形成した逆導
電型の拡散層を抵抗又は接合容量として用いたことを特
徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5002997A JPH06209093A (ja) | 1993-01-12 | 1993-01-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5002997A JPH06209093A (ja) | 1993-01-12 | 1993-01-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06209093A true JPH06209093A (ja) | 1994-07-26 |
Family
ID=11545024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5002997A Pending JPH06209093A (ja) | 1993-01-12 | 1993-01-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06209093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324936B1 (ko) * | 1999-06-29 | 2002-02-28 | 박종섭 | 반도체장치의 패드 |
-
1993
- 1993-01-12 JP JP5002997A patent/JPH06209093A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324936B1 (ko) * | 1999-06-29 | 2002-02-28 | 박종섭 | 반도체장치의 패드 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010123 |