JPH02285669A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スイッチングトランジスタのゲート電極上を
覆って積層型の容量が形成されたメモリ装置に関する。

〔発明の概要〕

本発明は、スイッチング用のトランジスタとこのトラン
ジスタに接続される積層型のキャパシタとでメモリセル
が構成されるメモリ装置において、互いに隣接する少な
くとも２つの上記メモリセルのうち、一方における上記
キャパシタの基板と接続される一方の電極を第１の導電
層で形成し、上記２つのメモリセルのうちの他方におけ
る上記キャパシタの基板と接続される一方の電極を上記
第１の導電層よりも上層の第２の導電層で形成すると共
に、上記隣接部分において、上記第１の導電層と重畳さ
せ、更に第１及び第２の導電層の表面（上面及び下面を
含む）に第１及び第２の導電層よりも上層の第３の導電
層を形成して、この第３の導電層が上記キャパシタの他
方の電極となるように構成することにより、メモリセル
の面積の大幅なる縮小化及び高集積化並びに容量の増大
化を実現できるようにしたものである。

〔従来の技術］ 近時、ＤＲＡＭ　（ダイナミックＲＡＭ）等のメモリ装
置の構造として、情報を記憶するキャパシタの構造を積
層型（スタック型）としたものが知られており、この種
のメモリ装置においては、キャパシタ面積を大きくする
ことと同時にメモリセルのサイズの縮小化や高集積化等
が要求されている。

従来のスタックドキャパシタを有してなるメモリ装置は
、第３図に示すように、フィールド絶縁層（４１）が形
成された半導体基板（４２）の表面にｉ＝んでスイッチ
ングトランジスタの不純物拡散領域が形成されており、
その不純物拡散領域のうちの一方のソース・ドレイン領
域（４３ａ）には、コンタクトホール（４４）を介して
例えばＡｌ配線層からなるピント線（４６）が接続され
（図中、領域ＢＣに該当する）、他方のソース・ドレイ
ン領域（４３ｂ）には、スタックドキャパシタのキャパ
シタ下部電極（４７）が接続されている。

キャパシタ下部電極（４７）は、各メモリセル（図中、
領域ＭＣに該当する）毎に第２層目の多結晶シリコン層
をバターニングして形成されており、第１層目の多結晶
シリコン層である上記スイッチングトランジスタの各ゲ
ート電極（４８）の上部にまで層間絶縁層（４９）を介
して形成されている。このキャパシタ下部電極（４７）
は、その上部に共通電極とされたキャパシタ上部電極（
５０）を誘電体膜（５１）を介して有しており、これら
キャパシタ上部電極（５０）、誘電体膜（５１）及びキ
ャパシタ下部電極（４７）の積層構造によりキャパシタ
が構成されている。

そして、このメモリ装置は、その積層型キャパシタに必
要な電荷の蓄積等が行われ、上記スイッチングトランジ
スタに制御されながらビット線（４６）を介しての読出
しや書き込み等が行われる。

〔発明が解決しようとする課題］ 上述のような従来のメモリ装置においては、キャパシタ
下部電極（４７）の形成時、全面に第２層の多結晶シリ
コン層を形成し、その多結晶シリコン層をフォトリソグ
ラフィー技術を用いて、メモリセル（ＭＣ）毎に分離す
るようにバターニングしている。

この時、上記パターンの幅（Ｒｅ）を小さくすることで
、キャパシタ面積を大きくすることができ、このキャパ
シタ面積を大きくすることで、メモリセルのサイズが小
さくとも十分な動作が可能となり、高集積化等が実現さ
れることとなる。

しかしながら、従来例におけるパターン幅Ｒ６はフォト
リソグラフィー能力の限界から、ある値以上の数値（０
，８〜１．０μ）とされ、その分だけ高集積化が図れな
いでいた。

第４図は、従来のメモリ装置の平面レイアウトの模式図
であり、中央にビット線取出し部分（ＢＣ）を有し、そ
の両側にキャパシタ下部電極（４７）を有する２Ｂｉｔ
　１組のセル構造を１つの単位（Ｕ）として考えた場合
、この単位（Ｕ）毎のキャパシタ下部電極（４７）は上
記パターン幅（Ｒｏ　）だけ互いに隔離されて配列され
ることになり、上記パターン幅（Ｒ，）に供する面積が
バターニングのために必要な面積として必要となり、そ
の面積の存在が高集積化に対する大きな障壁となってい
た。

尚、（５２）の実線はフィールド絶縁層（４１）と素子
形成領域の境界を示す。

このように、従来のメモリ装置においては、キャパシタ
下部電極（４７）が平面的に配置されており、−単位（
、Ｕ）毎に隣接するメモリセル（ＭＣ）のキャパシタ下
部電極（４７）同士を重畳させることができない。この
ため容量を一定にする場合において、メモリセル（ＭＣ
，）の平面的な縮小は、キャパシタ下部電極（４７）の
上面に形成する誘電体膜（５１）の膜厚の低減化が考え
られるが、満足できるメモリセル（ＭＣ）の縮小化には
限界があった。

本発明は、このような点に鑑み成されたもので、その目
的とするところは、単位毎に隣接するメモリセル間のキ
ャパシタ下部電極同士を重畳させて形成でき、もってメ
モリセルのサイズの縮小化や高集積化を実現することが
でき、更に容量の増大化をも図ることができるメモリ装
置を提供することにある。

（課題を解決するための手段〕 本発明のメモリ装置は、スイッチング用のトランジスタ
とこのトランジスタに接続される積層型のキャパシタと
でメモリセルが構成されるメモリ装置（Ｍ）において、
互いに隣接している少なくとも２つのメモリセル（Ａ）
、（Ｂ）のうちの−方のメモリセル（Ａ）におけるキャ
パシタの基板（１）と接続される一方の電極、即ちキャ
パシタ下部電極（１４）を第１の導電層（多結晶シリコ
ン層（１３））で形成し、２つのメモリセル（Ａ）、（
Ｂ）のうちの他方のメモリセル（Ｂ）におけるキャパシ
タの基板（１）と接続される一方の電極、即ちキャパシ
タ下部電極（１９）を第１の導電層〈１３）よりも上層
の第２の導電層（多結晶シリコン層（１８）　）で形成
すると共に、隣接部分（Ｄ）において、第１の導電層（
１３）と重畳され、第１の導電層（１３）の表面（上面
及び下面を含む）と第２の導電層（１８）の表面（上面
及び下面を含む）に、第１及び第２の導電層（１３）及
び（１８）よりも上層の第３の導電層（多結晶シリコン
層（２４））を形成し、この第３の導電層（２４）がキ
ャパシタの他方の電極、即ちキャパシタ上部電極（２５
）となるように構成する。

〔作用〕

上述の本発明の構成によれば、単位（Ｕ）間において互
いに隣接するキャパシタ下部電極（１４）及び（１９）
をそれぞれ第１及び第２の導電層（１３）及び（１８）
にて別々にパターニングすることが可能となり、そのた
めキャパシタ下部電極（１４）及び（１９）を重畳化さ
せることができ、メモリセルのサイズの縮小化が実現で
きると共にメモリセルの高集積化が図れる。

また、重畳化されたキャパシタ下部電極（１４）及び（
１９）のそれぞれの表面（上面及び下面を含む）にわた
って第３の導電層（２４）によるキャパシタ上部電極（
２５）を形成するので、キャパシタ下部電極（１４）及
び（１９）のそれぞれの表面全てが容量として活用でき
、スタックドキャパシタメモリ装置における容量の増大
化を図ることができる。また、このように、キャパシタ
下部電極（１４）及び（１９）ともその表面を容量とし
て活用するため、隣接するメモリセル間の容量の同一化
のための設計が容易となり実用化に冨む。

〔実施例〕 以下、第１図及び第２図を参照しながら本発明の詳細な
説明する。

本実施例に係るメモリ装置（Ｍ）は、第１図Ｈに示すよ
うにメモリセル（Ａ）、メモリセル（Ｂ）及びビット線
取出し部分（Ｃ）を有する２ビツト１組のセル構造を１
つの単位（Ｕ）としたものであり、第１図は、その−単
位（Ｕ）についての構成を製造工程順に示した工程図で
ある。以下、順を追ってその工程を説明する。

まず、第１図Ａに示すように、第１導電型シリコン基板
等の半導体基板（１）の−上面（１ａ）に選択酸化法に
よりフィールド絶縁層（２）を形成し、このフィールド
絶縁層（２）に囲まれて成る素子形成領域上にゲート絶
縁膜、例えば熱酸化を施してゲート用のＳｉ０ｇ酸化膜
（３）を形成する。その後、ゲート絶縁膜（３）上に不
純物ドープの多結晶シリコン層と高融点金属シリサイド
層よりなる高融点金属ポリサイド層（４）をＣＶＤ法等
で形成する。そして、このポリサイド層（４）上に膜厚
が比較的厚いＳｊＯ□酸化膜（５）をＣＶＤ法等で形成
する。

次に、第１図Ｂに示すように、ワード線パターンに沿っ
て５ｉ（ｈ酸化膜（５）及びポリサイド層（４）を選択
的にエツチングする。このとき、ポリサイド層（４）に
よるゲート電極（６）が形成される。その後、ＳｉＯ＊
酸化膜のＣＶＤ法等による全面被着を行なったのち、エ
ッチバックすることによりサイドウオール（７）を形成
する。そして、ゲート電極（６）及びサイドウオール（
７）をマスクとして基板（１）の表面（１ａ）に第２導
電型の不純物をイオン注入してソース・ドレイン領域（
８ａ）　、　（８ｂ）　、　（８ｃ）を形成する。この
とき、基板（１）の表面（１ａ）に非常に薄いＳｉＯ□
酸化膜を熱酸化によって形成する。

次に、第１図Ｃに示すように、ゲート電極（６）及びサ
イドウオール（７）を含む全面にＳｉＯ□酸化膜（９）
をＣＶＤ法等で形成したのち、このＳｉＯ□酸化膜（９
）上に５ｉＪ４膜（１０）を減圧のＣＶＤ法等で被着形
成する。この５ｉＪａ膜（１０）は、後に上方に形成さ
れる酸化膜の除去時、５ｉ３Ｎ４膜（１０）よりも下層
に存するＳｉＯ□酸化膜（９）及びザイドウォール（７
）を保護するためのストッパマスクとして用いられる。

その後、Ｓｉ　３Ｎ４膜（１０）上に比較的膜厚の厚い
ＳｉＯ□酸化膜（１１）をＣＶＤ法等で形成する。

次に、第１図りに示すように、ソース・ドレイン領域（
８ａ）上のＳｉＯ２酸化ＮＧ？　（９）　、　Ｓ　ｉ　
３　Ｎ　４膜（１０）及びＳｉＯ□酸化膜（１１）を反
応性イオンエツチング（Ｒｅａｃｔｉｖｅ　Ｊｏｎ　Ｅ
ｔｃｈｉｎｇ　：　ＲＩ　Ｅ　）にて除去してコンタク
トホール（１２）を開口する。その後、コンタクトホー
ル（１２）を含む全面に不純物ドープの多結晶シリコン
層（第１の導電層）　（１３）をＣＶＤ法等にて形成し
たのち、この多結晶シリコン層（１３）をＲＩＢにてバ
ターニングしてメモリセル（Ａ）のキャパシタ下部電極
（１４）となす。尚、サイドウオール（７）及びＳｉＯ
□酸化膜（９）から成る層を今後は、層間絶縁層（１５
）と記す。

次に、第１図Ｅに示すように、キャパシタ下部電極（１
４）を含む全面にＳｉＯ□酸化膜（１６）をＣＶＤ法等
で形成したのち、ソース・ドレイン領域（８Ｃ）上の層
間絶縁層（１５）、Ｓｉ：＋）Ｌ膜（１０）、　５ｉＯ
ｚ酸化膜（１１）及び（１６）をＲＩＥにて除去してコ
ンタクＩ・ボール（１７）を開口する。そして、コンタ
クトホール（１７）を含む全面に不純物トープの多結晶
シリコン層（第２の導電層）、　（１Ｂ）をＣＶＤ法等
で形成したのち、この多結晶シリコン層（１８）をＲＩ
Ｅにてパタニングしてメモリセル（Ｂ）のキャパシタ下
部電極（１９）となす。このとき、単位（ｔＪ）間にお
けるメモリセル（Ａ）及び（Ｂ）の隣接部分（即ち、フ
ィールド絶縁層（２）の上方）（Ｄ）では、キャパシタ
下部電極（１４）及び（１９）同士がその一部において
ＳｉＯ□酸化膜（１６）を介して重畳される。

次に、第１図Ｆに示すように、５ｉ０２酸化膜（１６）
及び（１１）全面に対しフッ酸系エツチング液によるウ
ェットエツチングを行なう。このとき、キャパシタ下部
電極（１４）　、　（１９）間のＳｉＯ□膜（１６）及
び（１１）もサイドエツチングされる。５ｉＯ７酸化膜
（１６）及び（１１）の下層にはストッパである５ｉＪ
４膜（１０）が存在するため、このＳｉ３Ｎ４膜（１０
）に被覆されている層間絶縁層（１５）等は除去されな
い。このウェットエツチングの結果、隣接部分（Ｄ）に
おいて、キャパシタ下部電極（１９）は、下層のキャパ
シタ下部電極（１４）上へ庇状に延び、キャパシタ下部
電極（１４）は、５ｉＪｎ膜（１０）上を庇状に延びて
、キャパシタ下部電極（１９）　、　（１４）間からキ
ャパシタ下部電極（１４）ＳＬＮｓ膜（１０）間に延び
る断面はぼＳ字状の空洞（２０）が形成される。また、
各キャパシタ下部電極（１９）（１４）は、それぞれビ
ット線取出し部分（Ｃ）側にも庇状に延び、各キャパシ
タ下部電極（１９”ｌ　、　（１４）のＳｉＪ、膜（１
０）との間にも空洞（２１）　、　（２２）がそれぞれ
形成される。

次に、第１図Ｇに示すように、露出しているキャパシタ
下部電極（１９）、（１４）の表面（上面及び下面を含
む、以下間し）を熱処理して、それらの表面に５ｉ０２
酸化膜からなる誘電体膜（２３）を形成する。

尚、この５ｉｎ２酸化膜の代わりに５ｉＪ４膜や５ｉｎ
２Ｓｉ３Ｎ４−３ｉＯ□膜を誘電体膜（２３）としても
よい。そして、キャパシタ下部電極（１９）　、　（１
４）を含む全面に不純物ドープの多結晶シリコン層（２
４）を形成する。

この多結晶シリコン層（２４）は、例えば減圧のＣＶＤ
法等により形成することができ、キャパシタ下部電極（
１９）　、　（１４）全面を被覆した誘電体膜（２３）
を更に被覆するように形成される。即ち、多結晶シリコ
ン層（２４）が誘電体膜（２３）を介してキャパシタ下
部電極（１９）　、　（１，１）の上面、側面及び下面
全体に形成されると共に、空洞（２０）　、　（２１）
及び（２２）内にも十分に充填される。その後、多結晶
シリコン層（２４）をＲＩＥによりバターニングしてキ
ャパシタ上部電極（２５）となす。通常、キャパシタ下
部電極を互いに異なる層で形成する場合、キャパシタ下
部電極毎にその上面にキャパシタ上部電極を形成し、そ
れを１つの組として更にそれら糾問に層間絶縁層を介在
させるという工程が必要であるが、本実施例では、キャ
パシタ下部電極（１９）　、　（１４）間のＳｉＯ□酸
化膜（１６）及び（１１）をウェットエツチングで除去
し、その後キャパシタ上部電極（２５）を減圧のＣＶＤ
で一括形成するようにしたので、上述の如く、キャパシ
タ下部電極とキャパシタ上部電極とから成る組を層間絶
縁層を介して何層も重ねるという必要がなくなり、工程
が簡略化される。

次に、第１図Ｉ］に示すように、キャパシタ上部電極（
２５）を含む全面にＳｉＯ□からなる層間絶縁層（２６
）をＣＶＤ法等で形成したのち、ソース・ドレイン領域
（８ｂ）上の層間絶縁層（１５）、　Ｓｉ＋Ｎ４膜（１
０）及び層間絶縁層（２６）をＲＩＥにて除去してビッ
ト線コンタクトホール（２７）を開口し、その後、全面
にＡｎ配線層（２８）を形成したのち、このＡｊ２配線
層（２８）を例えば、第２図に示すように、ビット線（
２９）としてＲＩＥにてパターニングすることによって
本実施例に係るメモリ装置（Ｍ）が完成する。

上記工程は、説明の便宜上、メモリ装置（Ｍ）の−単位
（Ｕ）について述べてきたが、実際には、第２図に示す
ように、複数の単位が同時に形成される。このとき、各
単位（Ｕ）の両側が互いに重なったかたちで形成される
。即ち、キャパシタ下部電極（１９）　、　（１４）が
重畳された部分（斜線で示す）（ａ）において重な、る
。尚、（３０）で示す実線は、フィールド絶縁層（２）
と素子形成領域との境界を示したものである。また、口
承しないが、各単位は千鳥状に配列される。

上述の如く本例によれば、メモリセル（Ａ）のキャパシ
タ下部電極（１４）と、メモリセル（Ｂ）のキャパシタ
下部電極（１９）とを互いに異なる層（多結晶シリコン
層（１３）と多結晶シリコン層（１８））で形成するよ
うにしたので、各単位（Ｕ）間において、互いに隣接す
るキャパシタ下部電極（１４）　、　（１９）を別々に
パターニングして形成することが可能となり、そのため
、キャパシタ下部電極（１４）　、　（１９）をその隣
接部分（Ｄ）°において重畳化させることができ、即ち
、各単位（Ｕ）の両側（第２図において、斜線で示す）
（ａ）を互いに重なったかたちで形成できるため、メモ
リセルの面積の大幅なる縮小化が可能となり、メモリセ
ルの高集積化を図る１に とができる。

また、キャパシタ下部電極（１４）　、　（１９）及び
Ｓｉ：＋Ｎａ膜（１０）間に形成される空洞（２０）、
　（２１）及び（２２）内にキャパシタ上部電極（２５
）となる多結晶シリコン層（２４）が充填されることに
より、キャパシタ下部電極（１４）及び（１９）の各表
面（上面及び下面を含む）にわたってキャパシタ上部電
極（２５）が形成されることになり、その結果、キャパ
シタ下部電極（１４）及び（１９）のそれぞれの表面全
てが容量として活用でき、容量の増大化を図ることがで
きる。

また、」二連の如く、キャパシタ下部電極（１４）及び
（１９）ともその表面全部を容量として活用するため、
同一面積、例えばキャパシタ下部電極（１４）（１９）
同士が重なった部分の投影面積（第２図においては、斜
線で示ず（ａ）の領域）に関する容量がキャパシタ下部
電極（１４）　、　（１９）間で同一になる。従って、
メモリセル間において、同一容量を得る場合、高さ方向
の寸法を考慮したとしても、キャパシタ下部電極（１４
）　、　（１９）の投影面積形状をほぼ近億的に左右対
称とすることで実現でき、このことは設計上容易であり
、実用化に富む。

〔発明の効果〕

本発明に係るメモリ装置は、スイッチング用のトランジ
スタとこのトランジスタに接続される積層型のキャパシ
タとでメモリセルが構成されるメモリ装置において、互
いに隣接している少なくとも２つの上記メモリセルのう
ちの一方における上記キャパシタの基板と接続される一
方の電極を第１の導電層で形成し、また、上記２つのメ
モリセルのうちの他方における」二記キャパシタの基板
と接続される一方の電極を上記第１の導電層よりも上層
の第２の導電層で形成すると共に、上記隣接する部分に
おいて、上記第１の導電層と重畳され、更に第１の導電
層の表面（上面及び下面を含む）と第２の導電層の表面
（上面及び下面を含む）に第１及び第２の導電層よりも
上層の第３の導電層を形成し、この第３の導電層が上記
キャパシタの他方の電極となるように構成したので、メ
モリセルの面積の大幅なる縮小化及び高集積化並びに容
量の増大化を実現することができる。

【図面の簡単な説明】

第１図は本実施例に係るメモリ装置の構成を示す工程図
、第２図は本実施例の平面レイアウトの一例を示す平面
図、第３図は従来例を示す構成図、第４図は従来例の平
面レイアウトの一例を示す平面図である。 （Ｍ）はメモリ装置、（Ａ）、（Ｂ）はメモリセル、（
Ｃ）はビット線取出し部分、（Ｄ）は隣接部分（重畳部
分）　、（１）は半導体基板、（２）はフィルド絶縁層
、（６）はゲート電極、（８ａ）　、　（８ｂ）　、　
（８ｃ）はソース・ドレイン領域、（１０）は５ｉＪｎ
膜、（１４）はキャパシタ下部電極、（１５）は眉間絶
縁層、（１９）はキャパシタ下部電極、（２５）はキャ
パシタ上部電極、（２Ｇ）は眉間絶縁層、（２８）はＡ
Ｉ！配線層、（２９）はビット線である。

Claims (1)

1. 【特許請求の範囲】 　スイッチング用のトランジスタとこのトランジスタに
   接続される積層型のキャパシタとでメモリセルが構成さ
   れるメモリ装置において、 互いに隣接している少なくとも２つの上記メモリセルの
   うちの一方における上記キャパシタの基板と接続される
   一方の電極が第１の導電層で形成され、 上記２つのメモリセルのうちの他方における上記キャパ
   シタの基板と接続される一方の電極が上記第１の導電層
   よりも上層の第２の導電層で形成されると共に、上記隣
   接の部分において、上記第１の導電層と重畳され、 第１の導電層の上面及び下面を含む第１の導電層の表面
   と第２の導電層の上面及び下面を含む第２の導電層の表
   面に第１及び第２の導電層よりも上層の第３の導電層が
   形成され、この第３の導電層が上記キャパシタの他方の
   電極となっているメモリ装置。