JPH06151768A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06151768A JPH06151768A JP4294444A JP29444492A JPH06151768A JP H06151768 A JPH06151768 A JP H06151768A JP 4294444 A JP4294444 A JP 4294444A JP 29444492 A JP29444492 A JP 29444492A JP H06151768 A JPH06151768 A JP H06151768A
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Abstract
(57)【要約】
【目的】 半導体装置のメモリブロック部と間隙部の段
差の低減を図ることにより、メモリブロックの高集積化
を可能とする半導体装置およびその製造方法を提供す
る。 【構成】 半導体装置のメモリブロック５４の間の間隙
部５７において、半導体基板１と配線層１３との間に補
助膜１６，１８を設けている。これにより、メモリブロ
ック領域５４と間隙部５７との段差が低減される。
差の低減を図ることにより、メモリブロックの高集積化
を可能とする半導体装置およびその製造方法を提供す
る。 【構成】 半導体装置のメモリブロック５４の間の間隙
部５７において、半導体基板１と配線層１３との間に補
助膜１６，１８を設けている。これにより、メモリブロ
ック領域５４と間隙部５７との段差が低減される。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置およびその
製造方法に関し、特に、半導体装置内に形成されるメモ
リブロックの高集積化を可能とする半導体装置の構造お
よびその製造方法に関するものである。
製造方法に関し、特に、半導体装置内に形成されるメモ
リブロックの高集積化を可能とする半導体装置の構造お
よびその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置たとえばＤＲＡＭ（Ｄ
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）などの構造は、図１７を参照して、同一基板上に
ロウデコーダ５１、センスアンプ５２、コラムデコーダ
５３および情報の書込などを行なうための複数個のメモ
リブロック５４の各領域が、高集積に同一基板上に形成
されている。
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）などの構造は、図１７を参照して、同一基板上に
ロウデコーダ５１、センスアンプ５２、コラムデコーダ
５３および情報の書込などを行なうための複数個のメモ
リブロック５４の各領域が、高集積に同一基板上に形成
されている。
【０００３】これらのうち、メモリブロック５４は、同
一基板内において複数のユニットに分けられている。こ
の同一ユニット内におけるメモリブロック５４は、図１
８を参照して、共通のワード線（図示せず）が基板上に
形成されている。また、高集積化の要求のために、たと
えば、ワード線の場合、微細化による配線抵抗の高抵抗
化による演算速度の低下を回避するために、上層に配線
層を設け、メモリブロック５４の間隙部５７においてコ
ンタクト５６をとることにより、配線の低抵抗化を図っ
ている。
一基板内において複数のユニットに分けられている。こ
の同一ユニット内におけるメモリブロック５４は、図１
８を参照して、共通のワード線（図示せず）が基板上に
形成されている。また、高集積化の要求のために、たと
えば、ワード線の場合、微細化による配線抵抗の高抵抗
化による演算速度の低下を回避するために、上層に配線
層を設け、メモリブロック５４の間隙部５７においてコ
ンタクト５６をとることにより、配線の低抵抗化を図っ
ている。
【０００４】図１９は、隣接するメモリブロック５４，
５４およびその間隙部５７の平面拡大図である。
５４およびその間隙部５７の平面拡大図である。
【０００５】メモリブロック５４内においては、複数の
ＭＯＳ型トランジスタおよびキャパシタからなるメモリ
セルがｍ行ｎ列のマトリックス状に配置されている。図
においては、メモリセルの活性領域２２と、キャパシタ
の上部電極８と、アルミ配線層１３および下層に形成さ
れているワード線と、このアルミ配線層１３のコンタク
トの位置であるコンタクト部１４のみを記載している。
ＭＯＳ型トランジスタおよびキャパシタからなるメモリ
セルがｍ行ｎ列のマトリックス状に配置されている。図
においては、メモリセルの活性領域２２と、キャパシタ
の上部電極８と、アルミ配線層１３および下層に形成さ
れているワード線と、このアルミ配線層１３のコンタク
トの位置であるコンタクト部１４のみを記載している。
【０００６】アルミ配線層１３は、隣接するメモリブロ
ック５４において、下層に形成されるワード線に対しほ
ぼ平行に形成されている。また、間隙部５７に形成され
るコンタクト部１４は、アルミ配線１３を高集積に形成
するために、行方向においてその位置がずれて形成され
ている。
ック５４において、下層に形成されるワード線に対しほ
ぼ平行に形成されている。また、間隙部５７に形成され
るコンタクト部１４は、アルミ配線１３を高集積に形成
するために、行方向においてその位置がずれて形成され
ている。
【０００７】次に、隣接するメモリブロック５４，５４
および間隙部５７の断面構造について、図２０を参照し
て説明する。図２０は、図１９中Ｘ−Ｘ線矢視断面に従
った断面図である。
および間隙部５７の断面構造について、図２０を参照し
て説明する。図２０は、図１９中Ｘ−Ｘ線矢視断面に従
った断面図である。
【０００８】まず、図２０を参照して、半導体基板１上
に分離酸化膜２を介してワード線４が形成されている。
メモリブロック５４の所定箇所には、ゲート酸化膜３が
形成され、この箇所において、ワード線４はＭＯＳ型ト
ランジスタのゲート電極をなしている。
に分離酸化膜２を介してワード線４が形成されている。
メモリブロック５４の所定箇所には、ゲート酸化膜３が
形成され、この箇所において、ワード線４はＭＯＳ型ト
ランジスタのゲート電極をなしている。
【０００９】次に、メモリブロック５４のワード線４の
上方には、所定の間隔をもって、層間絶縁膜１０ａを介
してビット線５が図中垂直方向に形成されている。さら
に、ビット線５の上方には、層間絶縁膜１０ｂを介し
て、キャパシタの下部電極をなすストレージノード６が
形成されている。このストレージノード６のビット線５
の上方には、キャパシタの容量を大きくするために、上
方向に延びた円筒形状のストレージノード７が形成され
ている。
上方には、所定の間隔をもって、層間絶縁膜１０ａを介
してビット線５が図中垂直方向に形成されている。さら
に、ビット線５の上方には、層間絶縁膜１０ｂを介し
て、キャパシタの下部電極をなすストレージノード６が
形成されている。このストレージノード６のビット線５
の上方には、キャパシタの容量を大きくするために、上
方向に延びた円筒形状のストレージノード７が形成され
ている。
【００１０】この円筒形状のストレージノード７の内部
および間隙部５７の領域は、層間絶縁膜１１により覆わ
れている。また、隣接する円筒形状のストレージノード
７の間には、誘電体膜（図示せず）を介して、上部電極
をなすセルプレート８が形成されている。
および間隙部５７の領域は、層間絶縁膜１１により覆わ
れている。また、隣接する円筒形状のストレージノード
７の間には、誘電体膜（図示せず）を介して、上部電極
をなすセルプレート８が形成されている。
【００１１】セルプレート８の上層および間隙部５７の
層間絶縁膜１１の上層には、層間絶縁膜１２を介して、
アルミニウムなどからなる配線層１３がワード線４に平
行に形成されている。
層間絶縁膜１１の上層には、層間絶縁膜１２を介して、
アルミニウムなどからなる配線層１３がワード線４に平
行に形成されている。
【００１２】また、間隙部５７の領域には、配線層１３
をワード線４に電気的に接続するためのコンタクト部１
４が設けられている。
をワード線４に電気的に接続するためのコンタクト部１
４が設けられている。
【００１３】次に、図２０に示すコンタクト部１４が形
成されるまでの製造工程について、図２１〜図２７を参
照して説明する。
成されるまでの製造工程について、図２１〜図２７を参
照して説明する。
【００１４】まず、図２１を参照して、半導体基板１の
上にＬＯＣＯＳ法により分離酸化膜２を形成する。その
後、メモリブロック５４の所定の箇所に、ゲート酸化膜
３を形成する。
上にＬＯＣＯＳ法により分離酸化膜２を形成する。その
後、メモリブロック５４の所定の箇所に、ゲート酸化膜
３を形成する。
【００１５】次に、半導体基板１の表面全面に不純物を
ドープしたポリシリコンあるいは、高融点金属（Ｗ，Ｔ
ｉ）ポリサイドなどを堆積して、ワード線４を形成す
る。その後、ワード線４の上方に、ＳｉＯ2 などよりな
る層間絶縁膜１０ａを形成する。
ドープしたポリシリコンあるいは、高融点金属（Ｗ，Ｔ
ｉ）ポリサイドなどを堆積して、ワード線４を形成す
る。その後、ワード線４の上方に、ＳｉＯ2 などよりな
る層間絶縁膜１０ａを形成する。
【００１６】次に、図２２を参照して、層間絶縁膜１０
ａの上全面に、高融点金属あるいは高融点金属ポリサイ
ドなどを堆積し、写真製版技術を用いて、所定の形状に
パターニングし、メモリブロック５４に、ビット線５を
形成する。その後、半導体基板１の表面全面に、ＳｉＯ
2 などよりなる層間絶縁膜１０ｂを堆積する。
ａの上全面に、高融点金属あるいは高融点金属ポリサイ
ドなどを堆積し、写真製版技術を用いて、所定の形状に
パターニングし、メモリブロック５４に、ビット線５を
形成する。その後、半導体基板１の表面全面に、ＳｉＯ
2 などよりなる層間絶縁膜１０ｂを堆積する。
【００１７】次に、図２３を参照して、基板表面全面に
ポリシリコンなどを堆積し、写真製版技術を用いて、ビ
ット線５の略上方近傍にのみポリシリコンを残存させ
て、ストレージノード６を形成する。
ポリシリコンなどを堆積し、写真製版技術を用いて、ビ
ット線５の略上方近傍にのみポリシリコンを残存させ
て、ストレージノード６を形成する。
【００１８】次に、図２４を参照して、基板表面全面
に、ＳｉＯ2 などよりなる層間絶縁膜１１を所定の厚さ
に形成する。その後、写真製版技術を用いて，ビット線
５の上方に層間絶縁膜１０ｂに達する開口部１７を形成
する。次に、この開口部１７の内壁に沿うようにポリシ
リコン７を形成する。
に、ＳｉＯ2 などよりなる層間絶縁膜１１を所定の厚さ
に形成する。その後、写真製版技術を用いて，ビット線
５の上方に層間絶縁膜１０ｂに達する開口部１７を形成
する。次に、この開口部１７の内壁に沿うようにポリシ
リコン７を形成する。
【００１９】次に、図２５を参照して、開口部１７の側
壁部のみに、ポリシリコン７を残存するように、ポリシ
リコン７の異方性エッチングを行ない、ストレージノー
ドの円筒部７を形成する。その後、開口部１７の内部に
まで充填するようにポリシリコン８を基板表面全面に堆
積し、その後、間隙部５７のポリシリコン８のみをエッ
チングにより除去し、キャパシタの上部電極からなるセ
ルプレート８が形成される。なお、セルプレート８と、
ストレージノードの円筒部７との接触面には、ＳｉＯ2
やＳｉ3 Ｎ4 などよりなる誘電体膜（図示せず）が形成
されている。
壁部のみに、ポリシリコン７を残存するように、ポリシ
リコン７の異方性エッチングを行ない、ストレージノー
ドの円筒部７を形成する。その後、開口部１７の内部に
まで充填するようにポリシリコン８を基板表面全面に堆
積し、その後、間隙部５７のポリシリコン８のみをエッ
チングにより除去し、キャパシタの上部電極からなるセ
ルプレート８が形成される。なお、セルプレート８と、
ストレージノードの円筒部７との接触面には、ＳｉＯ2
やＳｉ3 Ｎ4 などよりなる誘電体膜（図示せず）が形成
されている。
【００２０】次に、図２６を参照して、半導体基板１の
表面全面にＳｉＯ2 などよりなる層間酸化膜１２を所定
の厚さ形成する。
表面全面にＳｉＯ2 などよりなる層間酸化膜１２を所定
の厚さ形成する。
【００２１】次に、図２７を参照して、写真製版技術を
用いて、間隙部５７の領域に、ワード線４に通ずるコン
タクトホール１４を開口する。その後、基板表面全面に
Ａｌなどよりなる金属配線層１３を所定厚さ堆積する。
このとき、コンタクトホール１４内にもＡｌが充填さ
れ、ワード線４と電気的に接続するコンタクト部１４が
形成される。
用いて、間隙部５７の領域に、ワード線４に通ずるコン
タクトホール１４を開口する。その後、基板表面全面に
Ａｌなどよりなる金属配線層１３を所定厚さ堆積する。
このとき、コンタクトホール１４内にもＡｌが充填さ
れ、ワード線４と電気的に接続するコンタクト部１４が
形成される。
【００２２】以上により、図２０に示すメモリブロック
５４，５４と間隙部５７の断面構造を有する半導体装置
が完成する。
５４，５４と間隙部５７の断面構造を有する半導体装置
が完成する。
【００２３】
【発明が解決しようとする課題】しかしながら、上記従
来技術によれば、以下に示す問題点を有している。
来技術によれば、以下に示す問題点を有している。
【００２４】まず、図２６を参照して、半導体装置のメ
モリブロック５４には、所定のメモリセルが形成される
ために、メモリブロック５４と間隙部５７との層間絶縁
膜１２の上面に段差ｈが生じてしまう。このために、図
２７を参照して、層間絶縁膜１１，１２にコンタクトホ
ール１４ａを形成する場合、まず、第１に、図に示す段
差部Ｘの領域にコンタクトホール１４ａを開口すること
は、写真製版において、焦点距離が徐々に異なるため
に、困難であり、第２に、図に示す平坦部Ｙの領域にお
いては、写真製版において、レジスト膜が厚くなってし
まうために、レジスト膜をうまくパターニングすること
ができない。そのため、所望の径を有するコンタクトホ
ールを高精度に開口することができず、コンタクトホー
ル開口のためのマージンを多くとる必要がある。
モリブロック５４には、所定のメモリセルが形成される
ために、メモリブロック５４と間隙部５７との層間絶縁
膜１２の上面に段差ｈが生じてしまう。このために、図
２７を参照して、層間絶縁膜１１，１２にコンタクトホ
ール１４ａを形成する場合、まず、第１に、図に示す段
差部Ｘの領域にコンタクトホール１４ａを開口すること
は、写真製版において、焦点距離が徐々に異なるため
に、困難であり、第２に、図に示す平坦部Ｙの領域にお
いては、写真製版において、レジスト膜が厚くなってし
まうために、レジスト膜をうまくパターニングすること
ができない。そのため、所望の径を有するコンタクトホ
ールを高精度に開口することができず、コンタクトホー
ル開口のためのマージンを多くとる必要がある。
【００２５】以上により、間隙部の微細化を図ることが
できないために、半導体装置全体としての高集積化を果
たすことができないという問題点があった。
できないために、半導体装置全体としての高集積化を果
たすことができないという問題点があった。
【００２６】この発明は、上記問題点を解決するために
なされたもので、メモリブロックの領域と、間隙部との
段差の低減を図ることにより、メモリブロックの高集積
化を図ることを可能とする半導体装置およびその製造方
法を提供することを目的とする。
なされたもので、メモリブロックの領域と、間隙部との
段差の低減を図ることにより、メモリブロックの高集積
化を図ることを可能とする半導体装置およびその製造方
法を提供することを目的とする。
【００２７】
【課題を解決するための手段】この発明に基づいた請求
項１に記載の半導体装置においては、主表面を有する半
導体基板と、この半導体基板の主表面上に所定の間隙部
をもって配置されたＭＯＳ型トランジスタとキャパシタ
とを含む第１および第２のメモリブロックと、上記第１
および第２のメモリブロックに共通に設けられた上記Ｍ
ＯＳ型トランジスタを構成するワード線と、上記ワード
線に対して所定の層間膜を介して前記ワード線の配列方
向に対して同方向に設けられた上部配線層とを備えてい
る。さらに、上記間隙部の上記半導体基板と、上記上部
配線層との間に補助膜を含んでいる。
項１に記載の半導体装置においては、主表面を有する半
導体基板と、この半導体基板の主表面上に所定の間隙部
をもって配置されたＭＯＳ型トランジスタとキャパシタ
とを含む第１および第２のメモリブロックと、上記第１
および第２のメモリブロックに共通に設けられた上記Ｍ
ＯＳ型トランジスタを構成するワード線と、上記ワード
線に対して所定の層間膜を介して前記ワード線の配列方
向に対して同方向に設けられた上部配線層とを備えてい
る。さらに、上記間隙部の上記半導体基板と、上記上部
配線層との間に補助膜を含んでいる。
【００２８】次に、この発明に基づいた請求項２に記載
の半導体装置は、請求項１に記載の半導体装置であっ
て、上記補助膜は、上記第１および第２のメモリブロッ
クの領域の上記ＭＯＳトランジスタを構成するビット線
と略同一の高さに設けられている。
の半導体装置は、請求項１に記載の半導体装置であっ
て、上記補助膜は、上記第１および第２のメモリブロッ
クの領域の上記ＭＯＳトランジスタを構成するビット線
と略同一の高さに設けられている。
【００２９】次に、この発明に基づいた請求項３に記載
の半導体装置においては、請求項１に記載の半導体装置
であって、上記第１および第２のメモリブロックの領域
の上記補助膜は、上記キャパシタを構成する上部電極と
略同一の高さに設けられている。
の半導体装置においては、請求項１に記載の半導体装置
であって、上記第１および第２のメモリブロックの領域
の上記補助膜は、上記キャパシタを構成する上部電極と
略同一の高さに設けられている。
【００３０】次に、この発明に基づいた請求項４に記載
の半導体装置においては、請求項１に記載の半導体装置
であって、上記補助膜は、上記ＭＯＳトランジスタを構
成するビット線および上記キャパシタを構成する上部電
極が、それぞれ上記第１および第２のメモリブロックの
領域の上記ビット線および上記上部電極と略同一の高さ
に設けられている。
の半導体装置においては、請求項１に記載の半導体装置
であって、上記補助膜は、上記ＭＯＳトランジスタを構
成するビット線および上記キャパシタを構成する上部電
極が、それぞれ上記第１および第２のメモリブロックの
領域の上記ビット線および上記上部電極と略同一の高さ
に設けられている。
【００３１】次に、この発明に基づいた請求項５に記載
の半導体装置の製造方法においては、以下の構成を備え
ている。
の半導体装置の製造方法においては、以下の構成を備え
ている。
【００３２】まず、主表面を有する半導体基板の上に所
定の間隙を隔てて第１のメモリブロック形成領域と、第
２のメモリブロック形成領域とが形成される。その後、
上記第１および第２のメモリブロック形成領域の所定の
箇所に前記第１および第２のメモリブロック形成領域に
渡って共通に延びるワード線が形成され、さらにメモリ
セルを構成するＭＯＳ型トランジスタが形成される。
定の間隙を隔てて第１のメモリブロック形成領域と、第
２のメモリブロック形成領域とが形成される。その後、
上記第１および第２のメモリブロック形成領域の所定の
箇所に前記第１および第２のメモリブロック形成領域に
渡って共通に延びるワード線が形成され、さらにメモリ
セルを構成するＭＯＳ型トランジスタが形成される。
【００３３】次に、上記第１および第２のメモリブロッ
ク形成領域の所定の箇所に、メモリセルを構成するキャ
パシタが形成される。
ク形成領域の所定の箇所に、メモリセルを構成するキャ
パシタが形成される。
【００３４】その後、上記第１および第２のメモリブロ
ック間の間隙部に、上記第１および第２のメモリブロッ
ク領域に形成される所定の層間膜と、上記間隙部に形成
される上記層間膜との高さが等しくなるように補助膜が
形成される。
ック間の間隙部に、上記第１および第２のメモリブロッ
ク領域に形成される所定の層間膜と、上記間隙部に形成
される上記層間膜との高さが等しくなるように補助膜が
形成される。
【００３５】次に、上記ＭＯＳ型トランジスタおよび上
記キャパシタが形成された上記第１および第２のメモリ
ブロック形成領域の上に、上記層間膜を介して、上記ワ
ード線に平行に配線層が形成される。
記キャパシタが形成された上記第１および第２のメモリ
ブロック形成領域の上に、上記層間膜を介して、上記ワ
ード線に平行に配線層が形成される。
【００３６】次に、この発明に基づいた請求項６に記載
の半導体装置の製造方法においては、請求項５に記載の
半導体装置の製造方法であって、上記補助膜を形成する
工程は、上記ＭＯＳトランジスタを構成するビット線
と、上記第１および第２のメモリブロックの領域の上記
ビット線とを、略同一の高さに設けている。
の半導体装置の製造方法においては、請求項５に記載の
半導体装置の製造方法であって、上記補助膜を形成する
工程は、上記ＭＯＳトランジスタを構成するビット線
と、上記第１および第２のメモリブロックの領域の上記
ビット線とを、略同一の高さに設けている。
【００３７】次に、この発明に基づいた請求項７に記載
の半導体装置の製造方法においては、請求項５に記載の
半導体装置の製造方法であって、上記補助膜を形成する
工程は、上記キャパシタを構成する上部電極を、上記第
１および第２のメモリブロックの領域の上記上部電極と
略同一の高さに設けている。
の半導体装置の製造方法においては、請求項５に記載の
半導体装置の製造方法であって、上記補助膜を形成する
工程は、上記キャパシタを構成する上部電極を、上記第
１および第２のメモリブロックの領域の上記上部電極と
略同一の高さに設けている。
【００３８】次に、この発明に基づいた請求項８に記載
の半導体装置の製造方法においては、請求項５に記載の
半導体装置の製造方法であって、上記補助膜を形成する
工程は、上記ＭＯＳトランジスタを構成するビット線お
よび上記キャパシタと構成する上部電極を、上記第１お
よび第２のメモリブロックの領域の上記ビット線および
上記上部電極とそれぞれ略同一の高さに設けている。
の半導体装置の製造方法においては、請求項５に記載の
半導体装置の製造方法であって、上記補助膜を形成する
工程は、上記ＭＯＳトランジスタを構成するビット線お
よび上記キャパシタと構成する上部電極を、上記第１お
よび第２のメモリブロックの領域の上記ビット線および
上記上部電極とそれぞれ略同一の高さに設けている。
【００３９】
【作用】この発明に基づいた請求項１に記載の半導体装
置によれば、半導体装置のメモリブロック間の間隙部に
おいて、半導体基板と配線層との間に補助膜を設けてい
る。これにより、メモリブロック領域と間隙部との段差
が低減され、コンタクトホール開口のための写真製版を
高精度に行なうことが可能となるために、写真製版にお
けるマージンを小さくすることができ、間隙部の微細化
を図ることが可能となる。
置によれば、半導体装置のメモリブロック間の間隙部に
おいて、半導体基板と配線層との間に補助膜を設けてい
る。これにより、メモリブロック領域と間隙部との段差
が低減され、コンタクトホール開口のための写真製版を
高精度に行なうことが可能となるために、写真製版にお
けるマージンを小さくすることができ、間隙部の微細化
を図ることが可能となる。
【００４０】次に、この発明に基づいた請求項２に記載
の半導体装置によれば、請求項１に記載の発明におい
て、補助膜として、ＭＯＳトランジスタのビット線材料
を、メモリブロックのビット線と略同一の高さに残存さ
せている。これにより、メモリブロックと間隙部との段
差は低減され、コンタクトホール開口のための写真製版
を高精度に行なうことが可能となるために、写真製版に
おけるマージンを小さくすることができ、間隙部の微細
化を図ることが可能となる。
の半導体装置によれば、請求項１に記載の発明におい
て、補助膜として、ＭＯＳトランジスタのビット線材料
を、メモリブロックのビット線と略同一の高さに残存さ
せている。これにより、メモリブロックと間隙部との段
差は低減され、コンタクトホール開口のための写真製版
を高精度に行なうことが可能となるために、写真製版に
おけるマージンを小さくすることができ、間隙部の微細
化を図ることが可能となる。
【００４１】次に、この発明に基づいた請求項３に記載
の半導体装置によれば、請求項１に記載の発明におい
て、補助膜として、キャパシタの上部電極材料を、メモ
リブロックの上部電極と略同一の高さに残存させてい
る。これにより、メモリブロックと間隙部との段差が低
減され、コンタクトホール開口のための写真製版を高精
度に行なうことが可能となるために、写真製版における
マージンを小さくすることができ間隙部の微細化を図る
ことが可能となる。
の半導体装置によれば、請求項１に記載の発明におい
て、補助膜として、キャパシタの上部電極材料を、メモ
リブロックの上部電極と略同一の高さに残存させてい
る。これにより、メモリブロックと間隙部との段差が低
減され、コンタクトホール開口のための写真製版を高精
度に行なうことが可能となるために、写真製版における
マージンを小さくすることができ間隙部の微細化を図る
ことが可能となる。
【００４２】次に、この発明に基づいた請求項４に記載
の半導体装置によれば、請求項１に記載の発明におい
て、補助膜として、ＭＯＳトランジスタのビット線材料
とキャパシタの上部電極材料とをそれぞれメモリブロッ
クのビット線および上部電極と略同一の高さに残存させ
ている。これにより、請求項２および請求項３に記載の
発明に比べて、さらにメモリブロックと間隙部との段差
を低減することが可能となり、写真製版におけるマージ
ンをさらに小さくすることができるために、間隙部の微
細化をさらに図ることが可能となる。
の半導体装置によれば、請求項１に記載の発明におい
て、補助膜として、ＭＯＳトランジスタのビット線材料
とキャパシタの上部電極材料とをそれぞれメモリブロッ
クのビット線および上部電極と略同一の高さに残存させ
ている。これにより、請求項２および請求項３に記載の
発明に比べて、さらにメモリブロックと間隙部との段差
を低減することが可能となり、写真製版におけるマージ
ンをさらに小さくすることができるために、間隙部の微
細化をさらに図ることが可能となる。
【００４３】この発明に基づいた請求項５に記載の発明
の製造方法によれば、半導体装置のメモリブロック間の
間隙部において、半導体基板と配線層との間に補助膜を
形成している。これにより、メモリブロックと間隙部と
の段差が低減されるために、コンタクトホール開口時
に、写真製版を高精度に行なうことが可能となるため
に、写真製版におけるマージンを小さくすることが可能
となる。
の製造方法によれば、半導体装置のメモリブロック間の
間隙部において、半導体基板と配線層との間に補助膜を
形成している。これにより、メモリブロックと間隙部と
の段差が低減されるために、コンタクトホール開口時
に、写真製版を高精度に行なうことが可能となるため
に、写真製版におけるマージンを小さくすることが可能
となる。
【００４４】次に、この発明に基づいた請求項６に記載
の半導体装置の製造方法によれば、請求項５に記載の発
明において、補助膜を、ＭＯＳトランジスタのビット線
材料を形成する際に、間隙部にも残存させている。これ
により、メモリブロックと間隙部との段差が低減され、
コンタクトホールの開口時に、写真製版を高精度に行な
うことが可能となり、写真製版におけるマージンを小さ
くすることが可能となる。
の半導体装置の製造方法によれば、請求項５に記載の発
明において、補助膜を、ＭＯＳトランジスタのビット線
材料を形成する際に、間隙部にも残存させている。これ
により、メモリブロックと間隙部との段差が低減され、
コンタクトホールの開口時に、写真製版を高精度に行な
うことが可能となり、写真製版におけるマージンを小さ
くすることが可能となる。
【００４５】次に、この発明に基づいた請求項７に記載
の半導体装置の製造方法によれば、請求項５に記載の発
明において、補助膜を、キャパシタの上部電極材料を形
成する際に、間隙部にも、上部電極材料を残存させてい
る。これにより、メモリブロックと間隙部との段差が低
減され、コンタクトホール開口時に、写真製版を高精度
に行なうことが可能となるために、写真製版におけるマ
ージンを小さくすることが可能となる。
の半導体装置の製造方法によれば、請求項５に記載の発
明において、補助膜を、キャパシタの上部電極材料を形
成する際に、間隙部にも、上部電極材料を残存させてい
る。これにより、メモリブロックと間隙部との段差が低
減され、コンタクトホール開口時に、写真製版を高精度
に行なうことが可能となるために、写真製版におけるマ
ージンを小さくすることが可能となる。
【００４６】次に、この発明に基づいた請求項８に記載
の半導体装置の製造方法によれば、ＭＯＳトランジスタ
のビット線材料およびキャパシタの上部電極材料を形成
する際に、それぞれ間隙部にも、ビット線材料および上
部電極材料を残存させている。
の半導体装置の製造方法によれば、ＭＯＳトランジスタ
のビット線材料およびキャパシタの上部電極材料を形成
する際に、それぞれ間隙部にも、ビット線材料および上
部電極材料を残存させている。
【００４７】これにより、請求項６および請求項７に記
載の発明に比べて、さらに、メモリブロックと間隙部と
の段差が低減され、コンタクトホール開口時に、写真製
版を高精度に行なうことが可能となるために、写真製版
におけるマージンを小さくすることが可能となる。
載の発明に比べて、さらに、メモリブロックと間隙部と
の段差が低減され、コンタクトホール開口時に、写真製
版を高精度に行なうことが可能となるために、写真製版
におけるマージンを小さくすることが可能となる。
【００４８】
【実施例】以下、この発明に基づいた第１の実施例につ
いて説明する。図１は、この発明に基づいて製造された
ＤＲＡＭの隣接するメモリブロック５４とおよびその間
隙部５７の平面拡大図である。
いて説明する。図１は、この発明に基づいて製造された
ＤＲＡＭの隣接するメモリブロック５４とおよびその間
隙部５７の平面拡大図である。
【００４９】メモリブロック５４内においては、複数の
ＭＯＳ型トランジスタおよびキャパシタからなるメモリ
セルがｍ行ｎ列のマトリックス状に配置されている。図
においては、メモリセルの活性領域２２と、キャパシタ
の上部電極８と、アルミ配線１３および下層に形成され
るワード線と、アルミ配線層１３のコンタクトの位置で
あるコンタクト部１４および間隙部５７に形成された補
助膜２３のみをわかりやすく記載している。
ＭＯＳ型トランジスタおよびキャパシタからなるメモリ
セルがｍ行ｎ列のマトリックス状に配置されている。図
においては、メモリセルの活性領域２２と、キャパシタ
の上部電極８と、アルミ配線１３および下層に形成され
るワード線と、アルミ配線層１３のコンタクトの位置で
あるコンタクト部１４および間隙部５７に形成された補
助膜２３のみをわかりやすく記載している。
【００５０】アルミ配線層１３は、隣接するメモリブロ
ック５４において、下層に形成されているワード線に対
しほぼ平行に形成されている。また、間隙部５７に形成
されるコンタクト部１４は、アルミ配線１３を高集積に
形成するために行方向においてずれて形成されている。
また補助膜２３は、コンタクト部１４と接触しないよう
に、パターニングされている。
ック５４において、下層に形成されているワード線に対
しほぼ平行に形成されている。また、間隙部５７に形成
されるコンタクト部１４は、アルミ配線１３を高集積に
形成するために行方向においてずれて形成されている。
また補助膜２３は、コンタクト部１４と接触しないよう
に、パターニングされている。
【００５１】次に、隣接するメモリブロック５４および
間隙部５７の断面構造について、図２を参照して説明す
る。
間隙部５７の断面構造について、図２を参照して説明す
る。
【００５２】図２は、図１中Ｘ−Ｘ線矢視断面に従った
断面図である。図２を参照して、半導体基板１上に分離
酸化膜２を介してワード線４が形成されている。メモリ
ブロック領域５４の所定箇所には、ゲート酸化膜３が形
成され、この箇所においてワード線４はＭＯＳトランジ
スタのゲート電極をなしている。
断面図である。図２を参照して、半導体基板１上に分離
酸化膜２を介してワード線４が形成されている。メモリ
ブロック領域５４の所定箇所には、ゲート酸化膜３が形
成され、この箇所においてワード線４はＭＯＳトランジ
スタのゲート電極をなしている。
【００５３】次に、メモリブロック５４のワード線４の
上方には、所定の間隔をもって層間絶縁膜１０ａを介し
てビット線５が図中垂直方向に形成されている。
上方には、所定の間隔をもって層間絶縁膜１０ａを介し
てビット線５が図中垂直方向に形成されている。
【００５４】また、間隙部５７の領域においても、ワー
ド線４に対して層間絶縁膜１０ａを介してビット線５と
同じ材質からなる補助膜１６がビット線５同じ高さに形
成されている。
ド線４に対して層間絶縁膜１０ａを介してビット線５と
同じ材質からなる補助膜１６がビット線５同じ高さに形
成されている。
【００５５】また、ビット線５の上方には、キャパシタ
の下部電極をなすストレージノード６が形成されてい
る。このストレージノード６のビット線５の上方には、
キャパシタの容量を大きくするために、円筒形状のスト
レージノード７が形成されている。
の下部電極をなすストレージノード６が形成されてい
る。このストレージノード６のビット線５の上方には、
キャパシタの容量を大きくするために、円筒形状のスト
レージノード７が形成されている。
【００５６】円筒形状のストレージノード７の内部およ
び間隙部５７の領域は、層間絶縁膜１１により覆われて
いる。また、隣接する円筒形状のストレージノード７の
中部には、誘電体膜（図示せず）を介して上部電極をな
すセルプレート８が形成されている。また、間隙部５７
上方の層間絶縁膜１１の上には、セルプレート８と同じ
材質の補助膜１８が形成され、セルプレート８と同じ厚
さを有している。
び間隙部５７の領域は、層間絶縁膜１１により覆われて
いる。また、隣接する円筒形状のストレージノード７の
中部には、誘電体膜（図示せず）を介して上部電極をな
すセルプレート８が形成されている。また、間隙部５７
上方の層間絶縁膜１１の上には、セルプレート８と同じ
材質の補助膜１８が形成され、セルプレート８と同じ厚
さを有している。
【００５７】次に、このセルプレート８および補助膜１
８の上層には、層間絶縁膜１２を介して、アルミニウム
などからなる配線層１３がワード線４に平行に形成され
ている。また、間隙部５７の領域には、配線層１３をワ
ード線４に電気的に接続するためのコンタクト部１４が
設けられている。なお、上述した補助膜１６および１８
は、このコンタクト部１４とは電気的に接続しないよう
所定の間隙を隔てて設けられている。
８の上層には、層間絶縁膜１２を介して、アルミニウム
などからなる配線層１３がワード線４に平行に形成され
ている。また、間隙部５７の領域には、配線層１３をワ
ード線４に電気的に接続するためのコンタクト部１４が
設けられている。なお、上述した補助膜１６および１８
は、このコンタクト部１４とは電気的に接続しないよう
所定の間隙を隔てて設けられている。
【００５８】次に、図２に示すコンタクト部１４が形成
されるまでの製造工程について、図３〜図８を参照して
説明する。
されるまでの製造工程について、図３〜図８を参照して
説明する。
【００５９】まず、図３を参照して、半導体基板１の上
に、ＬＯＣＯＳ法により分離酸化膜２を形成する。その
後、メモリブロック領域５４の所定の箇所に、ゲート酸
化膜３を形成する。
に、ＬＯＣＯＳ法により分離酸化膜２を形成する。その
後、メモリブロック領域５４の所定の箇所に、ゲート酸
化膜３を形成する。
【００６０】次に、半導体基板１の表面全面に不純物を
ドープしたポリシリコンあるいは高融点金属（Ｗ，Ｔ
ｉ）ボリサイド等を堆積して、ワード線４を形成する。
その後、ワード線４の上方にＳｉＯ2 などよりなる層間
絶縁膜１０ａを形成する。
ドープしたポリシリコンあるいは高融点金属（Ｗ，Ｔ
ｉ）ボリサイド等を堆積して、ワード線４を形成する。
その後、ワード線４の上方にＳｉＯ2 などよりなる層間
絶縁膜１０ａを形成する。
【００６１】次に、図４を参照して、層間絶縁膜１０ａ
の上全面に、高融点金属（Ｗ，Ｔｉ）あるいは高融点金
属ポリサイド等を堆積し、写真製版技術を用いて、所定
の形状にパターニングをして、メモリブロック５４にビ
ット線５および間隙部５７の領域に補助膜１６を形成す
る。その後、半導体基板１の表面全面にＳｉＯ2 などよ
りなる層間絶縁膜１０ｂを堆積する。
の上全面に、高融点金属（Ｗ，Ｔｉ）あるいは高融点金
属ポリサイド等を堆積し、写真製版技術を用いて、所定
の形状にパターニングをして、メモリブロック５４にビ
ット線５および間隙部５７の領域に補助膜１６を形成す
る。その後、半導体基板１の表面全面にＳｉＯ2 などよ
りなる層間絶縁膜１０ｂを堆積する。
【００６２】次に、図５を参照して、基板表面全面にポ
リシリコン等を堆積し、写真製版技術によりビット線５
の略上方にのみ、ポリシリコンを残存させて、ストレー
ジノード６を形成する。
リシリコン等を堆積し、写真製版技術によりビット線５
の略上方にのみ、ポリシリコンを残存させて、ストレー
ジノード６を形成する。
【００６３】次に、図６を参照して、基板表面全面にＳ
ｉＯ2 などよりなる層間絶縁膜１１を所定の厚さ形成す
る。その後、写真製版技術を用いて、ビット線１５の上
方に、層間絶縁膜１０ｂに達する開口部１７を形成す
る。次に、この開口部１７の内壁に沿うようにポリシリ
コン７を形成する。
ｉＯ2 などよりなる層間絶縁膜１１を所定の厚さ形成す
る。その後、写真製版技術を用いて、ビット線１５の上
方に、層間絶縁膜１０ｂに達する開口部１７を形成す
る。次に、この開口部１７の内壁に沿うようにポリシリ
コン７を形成する。
【００６４】次に、図７を参照して、開口部１７の側壁
部のみにポリシリコン７が残存するように、ポリシリコ
ン７の異方性エッチングを行ない、ストレージノードの
円筒部７を形成する。その後、開口部１７の内部にまで
ポリシリコン８を基板表面全面に堆積し、その後、間隙
部５７のコンタクトホール開口部領域のポリシリコン８
のみをエッチングにより除去する。このとき、間隙部５
７上方に残されたポリシリコン８は、補助膜１８として
の役割をはたす。これにより、キャパシタの上部電極と
なるセルプレート８が形成される。なお、セルプレート
８と、ストレージノードの円筒部７との接触面には、Ｓ
ｉＯ2 やＳｉ3 Ｎ4 などよりなる誘電体膜（図示せず）
が形成されている。
部のみにポリシリコン７が残存するように、ポリシリコ
ン７の異方性エッチングを行ない、ストレージノードの
円筒部７を形成する。その後、開口部１７の内部にまで
ポリシリコン８を基板表面全面に堆積し、その後、間隙
部５７のコンタクトホール開口部領域のポリシリコン８
のみをエッチングにより除去する。このとき、間隙部５
７上方に残されたポリシリコン８は、補助膜１８として
の役割をはたす。これにより、キャパシタの上部電極と
なるセルプレート８が形成される。なお、セルプレート
８と、ストレージノードの円筒部７との接触面には、Ｓ
ｉＯ2 やＳｉ3 Ｎ4 などよりなる誘電体膜（図示せず）
が形成されている。
【００６５】次に、図８を参照して、半導体基板の表面
全面にＳｉＯ2 などよりなる層間酸化膜１２を所定の厚
さ形成する。
全面にＳｉＯ2 などよりなる層間酸化膜１２を所定の厚
さ形成する。
【００６６】次に、写真製版技術を用いて、間隙部５７
の所定の領域に、ワード線４に通ずるコンタクトホール
１４を開口する。その後、基板表面全面にＡｌなどより
なる配線層１３を所定厚さ堆積する。このときコンタク
トホール１４内にもＡｌが充填され、ワード線と電気的
に接続するコンタクト部１４が形成される。以上によ
り、図２に示す断面のメモリブロック５４，５４と間隙
部５７の断面構造が完成する。
の所定の領域に、ワード線４に通ずるコンタクトホール
１４を開口する。その後、基板表面全面にＡｌなどより
なる配線層１３を所定厚さ堆積する。このときコンタク
トホール１４内にもＡｌが充填され、ワード線と電気的
に接続するコンタクト部１４が形成される。以上によ
り、図２に示す断面のメモリブロック５４，５４と間隙
部５７の断面構造が完成する。
【００６７】以上この実施例における半導体装置によれ
ば、半導体装置のメモリブロックの間の間隙部におい
て、半導体基板と配線層との間にビット線材料およびセ
ルプレート材料からなる補助膜をそれぞれメモリブロッ
ク領域におけるビット線およびセルプレートと略同一の
高さに形成している。これにより、メモリブロック領域
と間隙部との段差が低減されるために、図８を参照し
て、段差部Ｘの領域は減少する。また、コンタクトホー
ル開口時に写真製版を高精度に行なうことができるため
に、写真製版時におけるマージンを小さくすることがで
き、平坦部Ｙの短縮化を図ることができる。よって、全
体として間隙部の縮小化が可能となり、半導体装置の高
集積化を図ることが可能となる。
ば、半導体装置のメモリブロックの間の間隙部におい
て、半導体基板と配線層との間にビット線材料およびセ
ルプレート材料からなる補助膜をそれぞれメモリブロッ
ク領域におけるビット線およびセルプレートと略同一の
高さに形成している。これにより、メモリブロック領域
と間隙部との段差が低減されるために、図８を参照し
て、段差部Ｘの領域は減少する。また、コンタクトホー
ル開口時に写真製版を高精度に行なうことができるため
に、写真製版時におけるマージンを小さくすることがで
き、平坦部Ｙの短縮化を図ることができる。よって、全
体として間隙部の縮小化が可能となり、半導体装置の高
集積化を図ることが可能となる。
【００６８】また、電位が固定されたセルプレートが最
大限にメモリブロック間の間隙部に存在するため、上部
配線層であるＡｌ配線からの電界等の影響を下部配線層
であるワード線やビット線が受けにくくなり、デバイス
の動作マージンを向上させることが可能となる、いわゆ
るセルプレートのシールド効果を増すことも可能とな
る。
大限にメモリブロック間の間隙部に存在するため、上部
配線層であるＡｌ配線からの電界等の影響を下部配線層
であるワード線やビット線が受けにくくなり、デバイス
の動作マージンを向上させることが可能となる、いわゆ
るセルプレートのシールド効果を増すことも可能とな
る。
【００６９】なお、上記実施例においては、補助膜とし
て、ビット線材料およびセルプレート材料を用いている
が、いずれか一方を用いることによっても、メモリブロ
ックと間隙部の段差の低減を図ることができる。
て、ビット線材料およびセルプレート材料を用いている
が、いずれか一方を用いることによっても、メモリブロ
ックと間隙部の段差の低減を図ることができる。
【００７０】次に、この発明に基づいた第２の実施例に
ついて説明する。図９は、この実施例に基づいて製造さ
れたＤＲＡＭの隣接するメモリブロック５４とおよびそ
の間隙部５７の構造を示す断面図である。
ついて説明する。図９は、この実施例に基づいて製造さ
れたＤＲＡＭの隣接するメモリブロック５４とおよびそ
の間隙部５７の構造を示す断面図である。
【００７１】まず、図９を参照して、半導体基板１上に
分離酸化膜２を介してワード線４が形成されているメモ
リブロック領域５４の所定箇所には、ゲート酸化膜３が
形成され、この箇所において、ワード線４はＭＯＳトラ
ンジスタのゲート電極をなしている。
分離酸化膜２を介してワード線４が形成されているメモ
リブロック領域５４の所定箇所には、ゲート酸化膜３が
形成され、この箇所において、ワード線４はＭＯＳトラ
ンジスタのゲート電極をなしている。
【００７２】次に、メモリブロック領域５４のワード線
４の上方には、所定の間隔をもって層間絶縁膜１０ａを
介してビット線５が図中垂直方向に形成されている。ま
た、間隙部５７の層間絶縁膜１０ａ上には、ビット線材
料からなる補助膜１６が形成されている。
４の上方には、所定の間隔をもって層間絶縁膜１０ａを
介してビット線５が図中垂直方向に形成されている。ま
た、間隙部５７の層間絶縁膜１０ａ上には、ビット線材
料からなる補助膜１６が形成されている。
【００７３】さらに、ビット線５の上方にはキャパシタ
の下部電極をなすストレージノード６が形成されてい
る。このストレージノード６のビット線５の上方には、
キャパシタの容量を大きくするために円筒形状のストレ
ージノード７が形成されている。
の下部電極をなすストレージノード６が形成されてい
る。このストレージノード６のビット線５の上方には、
キャパシタの容量を大きくするために円筒形状のストレ
ージノード７が形成されている。
【００７４】円筒形状のストレージノード７の内部およ
び間隙部５７の領域には、層間絶縁膜１１により覆われ
ている。また、隣接する円筒形状のストレージノード７
の内側には、誘電体膜（図示せず）を介して上部電極を
なすセルプレート８が形成されている。また、このセル
プレート８の材料は、間隙部５７の上方においても層間
絶縁膜１１の上面において延在して補助膜１８をなして
いる。
び間隙部５７の領域には、層間絶縁膜１１により覆われ
ている。また、隣接する円筒形状のストレージノード７
の内側には、誘電体膜（図示せず）を介して上部電極を
なすセルプレート８が形成されている。また、このセル
プレート８の材料は、間隙部５７の上方においても層間
絶縁膜１１の上面において延在して補助膜１８をなして
いる。
【００７５】次に、セルプレート８および補助膜１８の
上層には、層間絶縁膜１２を介して配線層１３がワード
線４に平行に形成されている。また、間隙部５７の領域
には、配線層１３からワード線４に電気的に接続するた
めのコンタクト部１４が設けられている。このコンタク
ト部１４の側面には、補助膜１６および補助膜１８に対
して絶縁性を持たすためにＳｉＯ2 などからなる絶縁側
壁２０が形成されている。
上層には、層間絶縁膜１２を介して配線層１３がワード
線４に平行に形成されている。また、間隙部５７の領域
には、配線層１３からワード線４に電気的に接続するた
めのコンタクト部１４が設けられている。このコンタク
ト部１４の側面には、補助膜１６および補助膜１８に対
して絶縁性を持たすためにＳｉＯ2 などからなる絶縁側
壁２０が形成されている。
【００７６】次に、図９に示すコンタクト部１４が形成
されるまでの製造工程について図１０〜図１６を参照し
て説明する。
されるまでの製造工程について図１０〜図１６を参照し
て説明する。
【００７７】まず、図１０を参照して、半導体基板１の
上に、ＬＯＣＳ法により分離酸化膜２を形成する。その
後メモリブロック５４の所定の箇所にゲート酸化膜３を
形成する。
上に、ＬＯＣＳ法により分離酸化膜２を形成する。その
後メモリブロック５４の所定の箇所にゲート酸化膜３を
形成する。
【００７８】次に、半導体基板１の主表面全面に不純物
をドープしたポリシリコンあるいは、高融点金属（Ｔ
ｉ，Ｗ）ポリサイド等を堆積してワード線４を形成す
る。その後、ワード線４の上方にＳｉＯ2 などよりなる
層間絶縁膜１０ａを形成する。
をドープしたポリシリコンあるいは、高融点金属（Ｔ
ｉ，Ｗ）ポリサイド等を堆積してワード線４を形成す
る。その後、ワード線４の上方にＳｉＯ2 などよりなる
層間絶縁膜１０ａを形成する。
【００７９】次に、図１１を参照して、層間絶縁膜１０
ａの上面全面に高融点金属含有層あるいは高融点ポリサ
イド等を堆積し、写真製版を用いて所定の形状にパター
ニングを行ない、メモリブロック５４にビット線５を形
成し、間隙部の領域に補助膜１６を形成する。その後、
半導体基板１の表面全面にＳｉＯ2 などよりなる層間絶
縁膜１０ｂを堆積する。
ａの上面全面に高融点金属含有層あるいは高融点ポリサ
イド等を堆積し、写真製版を用いて所定の形状にパター
ニングを行ない、メモリブロック５４にビット線５を形
成し、間隙部の領域に補助膜１６を形成する。その後、
半導体基板１の表面全面にＳｉＯ2 などよりなる層間絶
縁膜１０ｂを堆積する。
【００８０】次に、図１２を参照して、基板表面全面に
ポリシリコンなどを堆積し、写真製版技術を用いて、ビ
ット線５の略上方にのみポリシリコンを残存させて、ス
トレージノード６を形成する。
ポリシリコンなどを堆積し、写真製版技術を用いて、ビ
ット線５の略上方にのみポリシリコンを残存させて、ス
トレージノード６を形成する。
【００８１】次に、図１３を参照して、基板表面全面に
ＳｉＯ2 などよりなる層間絶縁膜１１を所定の厚さに形
成する。その後、写真製版技術を用いて、ビット線５の
上方に、層間絶縁膜１０ｂに達する開口部１７を形成す
る。次に、この開口部１７の内壁に沿うようにポリシリ
コン７を形成する。
ＳｉＯ2 などよりなる層間絶縁膜１１を所定の厚さに形
成する。その後、写真製版技術を用いて、ビット線５の
上方に、層間絶縁膜１０ｂに達する開口部１７を形成す
る。次に、この開口部１７の内壁に沿うようにポリシリ
コン７を形成する。
【００８２】次に、図１４を参照して、開口部１７の側
壁部のみにポリシリコン７を残存するようにポリシリコ
ン７の異方性エッチングを行ない、ストレージノードの
円筒部７を形成する。その後、開口部１７の内部にまで
ポリシリコン８を基板表面全面に堆積する。これによ
り、このポリシリコン８は、メモリブロック領域におい
てはセルプレート８の役目をなし、間隙部の領域におい
ては、補助膜１８の役目をなす。
壁部のみにポリシリコン７を残存するようにポリシリコ
ン７の異方性エッチングを行ない、ストレージノードの
円筒部７を形成する。その後、開口部１７の内部にまで
ポリシリコン８を基板表面全面に堆積する。これによ
り、このポリシリコン８は、メモリブロック領域におい
てはセルプレート８の役目をなし、間隙部の領域におい
ては、補助膜１８の役目をなす。
【００８３】なお、セルプレート８とストレージノード
の円筒部７との接触面には、ＳｉＯ 2 やＳｉ3 Ｎ4 など
よりなる誘電体膜（図示せず）が形成されている。
の円筒部７との接触面には、ＳｉＯ 2 やＳｉ3 Ｎ4 など
よりなる誘電体膜（図示せず）が形成されている。
【００８４】次に、図１５を参照して、半導体基板１の
表面全面にＳｉＯ2 などよりなる層間酸化膜１２を所定
の厚さ形成する。
表面全面にＳｉＯ2 などよりなる層間酸化膜１２を所定
の厚さ形成する。
【００８５】次に、写真製版技術を用いて、間隙部５７
の領域にワード線４に通ずるコンタクトホール１４を開
口する。その後このコンタクトホール１４の内壁に沿う
ようにＳｉＯ2 などよりなる絶縁側壁２０を形成する。
の領域にワード線４に通ずるコンタクトホール１４を開
口する。その後このコンタクトホール１４の内壁に沿う
ようにＳｉＯ2 などよりなる絶縁側壁２０を形成する。
【００８６】次に、図１６を参照して、コンタクトホー
ル１４の側壁部のみに絶縁側壁２０膜が残存するよう
に、絶縁側壁２０の異方性エッチングを行ない、コンタ
クトホールの側壁部のみに絶縁側壁２０を形成する。そ
の後、コンタクトホール１４の内部にまでＡｌなどより
なる配線層１４を所定厚さ堆積する。このとき、コンタ
クトホール１４内においてもＡｌが充填され、ワード線
４と電気的に接続するコンタクト部１４が形成される。
ル１４の側壁部のみに絶縁側壁２０膜が残存するよう
に、絶縁側壁２０の異方性エッチングを行ない、コンタ
クトホールの側壁部のみに絶縁側壁２０を形成する。そ
の後、コンタクトホール１４の内部にまでＡｌなどより
なる配線層１４を所定厚さ堆積する。このとき、コンタ
クトホール１４内においてもＡｌが充填され、ワード線
４と電気的に接続するコンタクト部１４が形成される。
【００８７】以上により、図９に示す断面のメモリブロ
ック部５４と間隙部５７の断面構造が完成する。
ック部５４と間隙部５７の断面構造が完成する。
【００８８】以上この実施例に基づいた半導体装置にお
いては、半導体装置のメモリブロックの領域の間の間隙
部において、半導体基板と配線層等の間にビット線材料
およびセルプレート材料からなる補助膜を設けている。
これにより、メモリブロックの領域と間隙部との段差が
低減されるため、図１６を参照して、段差部Ｘの領域が
低減する。また、コンタクトホール開口時に写真製版を
高精度に行なうことが可能となるために、写真製版時に
おけるマージンを小さくすることができ、平坦部Ｙの短
縮化を図ることができる。よって、全体として間隙部の
縮小化が可能となり、半導体装置の微細化を図ることが
可能となる。また、本実施例においては、上述した第１
の実施例と比較した場合、補助膜として形成されるビッ
ト線材料およびセルプレート材料のパターニングにおい
て、コンタクトホールの側壁に絶縁側壁を設けるため、
コンタクトホールを回避するためのパターニングを不要
とし、容易に補助膜を形成することが可能となってい
る。
いては、半導体装置のメモリブロックの領域の間の間隙
部において、半導体基板と配線層等の間にビット線材料
およびセルプレート材料からなる補助膜を設けている。
これにより、メモリブロックの領域と間隙部との段差が
低減されるため、図１６を参照して、段差部Ｘの領域が
低減する。また、コンタクトホール開口時に写真製版を
高精度に行なうことが可能となるために、写真製版時に
おけるマージンを小さくすることができ、平坦部Ｙの短
縮化を図ることができる。よって、全体として間隙部の
縮小化が可能となり、半導体装置の微細化を図ることが
可能となる。また、本実施例においては、上述した第１
の実施例と比較した場合、補助膜として形成されるビッ
ト線材料およびセルプレート材料のパターニングにおい
て、コンタクトホールの側壁に絶縁側壁を設けるため、
コンタクトホールを回避するためのパターニングを不要
とし、容易に補助膜を形成することが可能となってい
る。
【００８９】また、電位が固定されたセルプレートが最
大限にメモリブロック間の間隙部に存在するため、上部
配線層であるＡｌ配線からの電界等の影響を下部配線層
であるワード線やビット線が受けにくくなり、デバイス
の動作マージンを向上させることが可能となる、いわゆ
るセルプレートのシールド効果を増すことも可能とな
る。
大限にメモリブロック間の間隙部に存在するため、上部
配線層であるＡｌ配線からの電界等の影響を下部配線層
であるワード線やビット線が受けにくくなり、デバイス
の動作マージンを向上させることが可能となる、いわゆ
るセルプレートのシールド効果を増すことも可能とな
る。
【００９０】なお、上記実施例においては、補助膜とし
てビット線材料およびセルプレート材料を用いている
が、いずれか一方を用いることによってもメモリブロッ
クと間隙部の段差の低減を図ることができる。
てビット線材料およびセルプレート材料を用いている
が、いずれか一方を用いることによってもメモリブロッ
クと間隙部の段差の低減を図ることができる。
【００９１】
【発明の効果】この発明に基づいた半導体装置およびそ
の製造方法によれば、メモリブロック領域の間の間隙部
において、半導体基板と配線層の間に補助膜を設けてい
る。これにより、メモリブロックの領域と間隙部との段
差が低減されるため、メモリブロックの領域と間隙部と
の段差によって生じる段差部の領域を減少させることが
可能となる。よって、段差部の低減に伴い、コンタクト
ホール開口時に写真製版を高精度に行なうことが可能と
なるために、写真製版時においてマージンを小さくする
ことかでき、平坦部の短縮化をも図ることができる。こ
れにより、全体として間隙部の縮小化が可能となり、半
導体装置の微細化を図ることが可能となる。
の製造方法によれば、メモリブロック領域の間の間隙部
において、半導体基板と配線層の間に補助膜を設けてい
る。これにより、メモリブロックの領域と間隙部との段
差が低減されるため、メモリブロックの領域と間隙部と
の段差によって生じる段差部の領域を減少させることが
可能となる。よって、段差部の低減に伴い、コンタクト
ホール開口時に写真製版を高精度に行なうことが可能と
なるために、写真製版時においてマージンを小さくする
ことかでき、平坦部の短縮化をも図ることができる。こ
れにより、全体として間隙部の縮小化が可能となり、半
導体装置の微細化を図ることが可能となる。
【００９２】また、電位が固定されたセルプレートが最
大限にメモリブロック間の間隙部に存在するため、上部
配線層であるＡｌ配線からの電界等の影響を下部配線層
であるワード線やビット線が受けにくくなり、デバイス
の動作マージンを向上させることが可能となる、いわゆ
るセルプレートのシールド効果を増すことも可能とな
る。
大限にメモリブロック間の間隙部に存在するため、上部
配線層であるＡｌ配線からの電界等の影響を下部配線層
であるワード線やビット線が受けにくくなり、デバイス
の動作マージンを向上させることが可能となる、いわゆ
るセルプレートのシールド効果を増すことも可能とな
る。
【００９３】また、この発明に基づいた半導体装置の製
造方法においては、補助膜として、ビット線材料および
セルプレート材料を用いて、それぞれのビット線および
セルプレートを形成する工程において、同時に補助膜を
設けることができるために、補助膜を形成するための別
工程を設けることがなく、効率よく補助膜の形成を可能
としている。
造方法においては、補助膜として、ビット線材料および
セルプレート材料を用いて、それぞれのビット線および
セルプレートを形成する工程において、同時に補助膜を
設けることができるために、補助膜を形成するための別
工程を設けることがなく、効率よく補助膜の形成を可能
としている。
【図１】この発明に基づいた第１の実施例における隣接
するメモリブロックおよびその間隙部の平面拡大図であ
る。
するメモリブロックおよびその間隙部の平面拡大図であ
る。
【図２】図１中Ｘ−Ｘ線矢視断面図である。
【図３】この発明に基づいた第１の実施例における第１
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４】この発明に基づいた第１の実施例における第２
製造工程を示す断面図である。
製造工程を示す断面図である。
【図５】この発明に基づいた第１の実施例における第３
製造工程を示す断面図である。
製造工程を示す断面図である。
【図６】この発明に基づいた第１の実施例における第４
製造工程を示す断面図である。
製造工程を示す断面図である。
【図７】この発明に基づいた第１の実施例における第５
製造工程を示す断面図である。
製造工程を示す断面図である。
【図８】この発明に基づいた第１の実施例における第６
製造工程を示す断面図である。
製造工程を示す断面図である。
【図９】この発明に基づいた第２の実施例における半導
体装置の断面構造図である。
体装置の断面構造図である。
【図１０】この発明に基づいた第２の実施例における第
１製造工程を示す断面図である。
１製造工程を示す断面図である。
【図１１】この発明に基づいた第２の実施例における第
２製造工程を示す断面図である。
２製造工程を示す断面図である。
【図１２】この発明に基づいた第２の実施例における第
３製造工程を示す断面図である。
３製造工程を示す断面図である。
【図１３】この発明に基づいた第２の実施例における第
４製造工程を示す断面図である。
４製造工程を示す断面図である。
【図１４】この発明に基づいた第２の実施例における第
５製造工程を示す断面図である。
５製造工程を示す断面図である。
【図１５】この発明に基づいた第２の実施例における第
６製造工程を示す断面図である。
６製造工程を示す断面図である。
【図１６】この発明に基づいた第２の実施例における第
７製造工程を示す断面図である。
７製造工程を示す断面図である。
【図１７】半導体装置の全体構造を示す平面図である。
【図１８】１ユニットにおけるメモリブロックの構造を
示す平面図である。
示す平面図である。
【図１９】従来技術における半導体装置の平面拡大図で
ある。
ある。
【図２０】図１９中Ｘ−Ｘ線矢視断面図である。
【図２１】従来技術における製造方法に基づいた第１工
程を示す断面図である。
程を示す断面図である。
【図２２】従来技術における製造方法に基づいた第２工
程を示す断面図である。
程を示す断面図である。
【図２３】従来技術における製造方法に基づいた第３工
程を示す断面図である。
程を示す断面図である。
【図２４】従来技術における製造方法に基づいた第４工
程を示す断面図である。
程を示す断面図である。
【図２５】従来技術における製造方法に基づいた第５工
程を示す断面図である。
程を示す断面図である。
【図２６】従来技術における製造方法に基づいた第６工
程を示す断面図である。
程を示す断面図である。
【図２７】従来技術における製造方法に基づいた第７工
程を示す断面図である。
程を示す断面図である。
１ 半導体基板 ２ 分離酸化膜 ３ ゲート酸化膜 ４ ワード線 ５ ビット線 ６ ストレージノード（下部電極） ７ ストレージノード（円筒部） ８ セルプレート（上部電極） １０，１０ａ，１０ｂ，１１，１２ 層間絶縁膜 １３ アルミ配線層 １４ コンタクト部 １６ 補助ビット線 １８ 補助セルプレート ２０ 絶縁側壁 ２２ メモリセル活性領域 ５４ メモリブロック ５７ 間隙部 なお、図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｐ
Claims (8)
- 【請求項１】 主表面を有する半導体基板と、 この半導体基板の主表面上に所定の間隙部をもって配置
されたＭＯＳ型トランジスタとキャパシタとを含む第１
および第２のメモリブロックと、 前記第１および第２のメモリブロックに共通に設けられ
た前記ＭＯＳ型トランジスタを構成するワード線と、 前記ワード線上に、所定の層間膜を介して前記ワード線
の配列方向に対して同方向に設けられた上部配線層と、
を備え、 前記間隙部の前記半導体基板と、前記上部配線層との間
に補助膜を含む、半導体装置。 - 【請求項２】 前記補助膜は、前記第１および第２のメ
モリブロック領域の前記ＭＯＳ型トランジスタを構成す
るビット線と略同一の高さに設けられた請求項１に記載
の半導体装置。 - 【請求項３】 前記補助膜は、前記第１および第２のメ
モリブロック領域の前記キャパシタを構成する上部電極
と略同一の高さに設けられた請求項１に記載の半導体装
置。 - 【請求項４】 前記補助膜は、前記ＭＯＳトランジスタ
を構成するビット線および前記キャパシタを構成する上
部電極が、それぞれ前記第１および第２のメモリブロッ
ク領域の前記ビット線および前記上部電極と略同一の高
さに設けられた請求項１に記載の半導体装置。 - 【請求項５】 主表面を有する半導体基板の上に、所定
の間隙を隔てて、第１のメモリブロック形成領域と、第
２のメモリブロック形成領域とを形成する工程と、 前記第１および第２のメモリブロック形成領域の所定の
箇所に、前記第１および第２のメモリブロック形成領域
に渡って共通に延びるワード線を形成し、さらに、メモ
リセルを構成するＭＯＳ型トランジスタを形成する工程
と、 前記第１および第２のメモリブロック形成領域の所定の
箇所に、メモリセルを構成するキャパシタを形成する工
程と、 前記第１および第２のメモリブロック領域間の間隙部
に、前記第１および第２のメモリブロック領域に形成さ
れる所定の層間膜と、前記間隙に形成される前記層間膜
との高さが等しくなるように補助膜を形成する工程と、 前記ＭＯＳ型トランジスタおよび前記キャパシタが形成
された前記第１および第２のメモリブロック形成領域の
上に、前記層間膜を介して、前記ワード線に平行な配線
層を形成する工程と、を備えた半導体装置の製造方法。 - 【請求項６】 前記補助膜を形成する工程は、前記ＭＯ
Ｓトランジスタを構成するビット線と、前記第１および
第２のメモリブロックの領域の前記ビット線とを、略同
一の高さに設ける工程を含む請求項５に記載の半導体装
置の製造方法。 - 【請求項７】 前記補助膜を形成する工程は、前記キャ
パシタを構成する上部電極を、前記第１および第２のメ
モリブロックの領域の前記上部電極と略同一の高さに設
ける工程を含む請求項５に記載の半導体装置の製造方
法。 - 【請求項８】 前記補助膜を形成する工程は、前記ＭＯ
Ｓトランジスタを構成するビット線および前記キャパシ
タを構成する上部電極を、前記第１および第２のメモリ
ブロックの領域の前記ビット線および前記上部電極と略
同一の高さに設けた請求項５に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4294444A JPH06151768A (ja) | 1992-11-02 | 1992-11-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4294444A JPH06151768A (ja) | 1992-11-02 | 1992-11-02 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151768A true JPH06151768A (ja) | 1994-05-31 |
Family
ID=17807859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4294444A Pending JPH06151768A (ja) | 1992-11-02 | 1992-11-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151768A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270788A (ja) * | 2001-03-14 | 2002-09-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7163870B2 (en) | 1997-03-31 | 2007-01-16 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| JP2011035413A (ja) * | 1997-03-31 | 2011-02-17 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2018525823A (ja) * | 2015-08-28 | 2018-09-06 | マイクロン テクノロジー， インク． | 導電線を含む半導体デバイス、および、導電線を含む半導体デバイスの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0529563A (ja) * | 1991-07-18 | 1993-02-05 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びその製造方法 |
-
1992
- 1992-11-02 JP JP4294444A patent/JPH06151768A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0529563A (ja) * | 1991-07-18 | 1993-02-05 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びその製造方法 |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7626267B2 (en) | 1997-03-31 | 2009-12-01 | Renesas Technology Corporation | Semiconductor integrated circuit device including wiring lines and interconnections |
| US7678684B2 (en) | 1997-03-31 | 2010-03-16 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7187039B2 (en) | 1997-03-31 | 2007-03-06 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7199432B2 (en) | 1997-03-31 | 2007-04-03 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7250682B2 (en) | 1997-03-31 | 2007-07-31 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7274074B2 (en) | 1997-03-31 | 2007-09-25 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7163870B2 (en) | 1997-03-31 | 2007-01-16 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7474003B2 (en) | 1997-03-31 | 2009-01-06 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US8420527B2 (en) | 1997-03-31 | 2013-04-16 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US7554202B2 (en) | 1997-03-31 | 2009-06-30 | Renesas Technology Corp | Semiconductor integrated circuit device |
| JP2011035413A (ja) * | 1997-03-31 | 2011-02-17 | Renesas Electronics Corp | 半導体集積回路装置 |
| US8022550B2 (en) | 1997-03-31 | 2011-09-20 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| JP2002270788A (ja) * | 2001-03-14 | 2002-09-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2018525823A (ja) * | 2015-08-28 | 2018-09-06 | マイクロン テクノロジー， インク． | 導電線を含む半導体デバイス、および、導電線を含む半導体デバイスの製造方法 |
| US10388601B2 (en) | 2015-08-28 | 2019-08-20 | Micron Technology, Inc. | Semiconductor devices including conductive lines and methods of forming the semiconductor devices |
| US10811355B2 (en) | 2015-08-28 | 2020-10-20 | Micron Technology, Inc. | Methods of forming semiconductor devices |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980721 |