JP2943268B2 - 半導体メモリ及びその製造方法 - Google Patents
半導体メモリ及びその製造方法Info
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- JP2943268B2 JP2943268B2 JP2192241A JP19224190A JP2943268B2 JP 2943268 B2 JP2943268 B2 JP 2943268B2 JP 2192241 A JP2192241 A JP 2192241A JP 19224190 A JP19224190 A JP 19224190A JP 2943268 B2 JP2943268 B2 JP 2943268B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ及びその製造方法に関し、特
に、ダイナミックRAMに適用して好適なものである。
に、ダイナミックRAMに適用して好適なものである。
本発明は、キャパシタとアクセストランジスタとによ
り構成されるメモリセルを有する半導体メモリにおい
て、絶縁分離された島状の単結晶半導体層とこの島状の
単結晶半導体層を保持する基台とを具備し、島状の単結
晶半導体層にアクセストランジスタを形成し、基台と島
状の単結晶半導体層との間における島状の単結晶半導体
層側に誘電体膜を介して少なくとも第１のキャパシタ電
極を形成し、アクセストランジスタの、ビット線が接続
されない半導体領域上に少なくとも第２のキャパシタ電
極を形成することによって、半導体メモリの高速化、α
線によるソフトエラーに対する耐性の向上及びメモリセ
ルの高集積密度化を図ることができるようにしたもので
ある。
り構成されるメモリセルを有する半導体メモリにおい
て、絶縁分離された島状の単結晶半導体層とこの島状の
単結晶半導体層を保持する基台とを具備し、島状の単結
晶半導体層にアクセストランジスタを形成し、基台と島
状の単結晶半導体層との間における島状の単結晶半導体
層側に誘電体膜を介して少なくとも第１のキャパシタ電
極を形成し、アクセストランジスタの、ビット線が接続
されない半導体領域上に少なくとも第２のキャパシタ電
極を形成することによって、半導体メモリの高速化、α
線によるソフトエラーに対する耐性の向上及びメモリセ
ルの高集積密度化を図ることができるようにしたもので
ある。
高集積のダイナミックRAMを実現するための技術とし
て、メモリセルを構成するアクセストランジスタを多結
晶シリコン（Si）薄膜を用いた薄膜トランジスタ（TF
T）により形成し、このアクセストランジスタとしてのT
FTをキャパシタ上に積層することによりメモリセルの面
積の縮小を図る技術が知られている（例えば、特開昭61
−4271号公報、特開昭61−156863号公報）。
て、メモリセルを構成するアクセストランジスタを多結
晶シリコン（Si）薄膜を用いた薄膜トランジスタ（TF
T）により形成し、このアクセストランジスタとしてのT
FTをキャパシタ上に積層することによりメモリセルの面
積の縮小を図る技術が知られている（例えば、特開昭61
−4271号公報、特開昭61−156863号公報）。
上述の従来の技術によれば、メモリセルの高集積密度
化を図ることは可能であるが、単結晶Siを用いたMOSト
ランジスタに比べて動作速度の点などで劣るTFTにより
アクセストランジスタを形成しているので、ダイナミッ
クRAMの高速化が困難である。
化を図ることは可能であるが、単結晶Siを用いたMOSト
ランジスタに比べて動作速度の点などで劣るTFTにより
アクセストランジスタを形成しているので、ダイナミッ
クRAMの高速化が困難である。
従って本発明の目的は、高速化を図ることができる半
導体メモリを提供することにある。
導体メモリを提供することにある。
本発明の他の目的は、α線によるソフトエラーに対す
る耐性の向上を図ることができる半導体メモリを提供す
ることにある。
る耐性の向上を図ることができる半導体メモリを提供す
ることにある。
本発明の他の目的は、メモリセルの高集積密度化を図
ることができる半導体メモリを提供することにある。
ることができる半導体メモリを提供することにある。
本発明の他の目的は、半導体メモリの高速化、α線に
よるソフトエラーに対する耐性の向上及びメモリセルの
高集積密度化を図ることができる半導体メモリの製造方
法を提供することにある。
よるソフトエラーに対する耐性の向上及びメモリセルの
高集積密度化を図ることができる半導体メモリの製造方
法を提供することにある。
上記目的を達成するために、第１の発明は、キャパシ
タとアクセストランジスタとにより構成されるメモリセ
ルを有する半導体メモリにおいて、絶縁分離された島状
の単結晶半導体層（７）と、島状の単結晶半導体層
（７）を保持する基台（１）とを具備し、島状の単結晶
半導体層（７）にアクセストランジスタが形成され、基
台（１）と島状の単結晶半導体層（７）との間における
島状の単結晶半導体層（７）側に誘電体膜（５）を介し
て少なくとも第１のキャパシタ電極（３）が形成され、
アクセストランジスタの、ビット線（BL）が接続されな
い半導体領域（11）上に少なくとも第２のキャパシタ電
極（15a）が形成されている。
タとアクセストランジスタとにより構成されるメモリセ
ルを有する半導体メモリにおいて、絶縁分離された島状
の単結晶半導体層（７）と、島状の単結晶半導体層
（７）を保持する基台（１）とを具備し、島状の単結晶
半導体層（７）にアクセストランジスタが形成され、基
台（１）と島状の単結晶半導体層（７）との間における
島状の単結晶半導体層（７）側に誘電体膜（５）を介し
て少なくとも第１のキャパシタ電極（３）が形成され、
アクセストランジスタの、ビット線（BL）が接続されな
い半導体領域（11）上に少なくとも第２のキャパシタ電
極（15a）が形成されている。
また、第２の発明は、キャパシタとアクセストランジ
スタとにより構成されるメモリセルを有する半導体メモ
リにおいて、絶縁分離された島状の単結晶半導体層
（７）と、島状の単結晶半導体層（７）を保持する島状
の単結晶半導体層（７）にアクセストランジスタが形成
され、基台（１）と島状の単結晶半導体層（７）との間
に、島状の単結晶半導体層（７）の側面に延在して少な
くともこの側面で島状の単結晶半導体層（７）に形成さ
れたアクセストランジスタの、ビット線（BL）が接続さ
れない半導体領域（11）と電気的に接続された第３のキ
ャパシタ電極（16）とこの第３のキャパシタ電極（16）
に誘電体膜（17）を介して対向する第４のキャパシタ電
極（３）とが形成されている。
スタとにより構成されるメモリセルを有する半導体メモ
リにおいて、絶縁分離された島状の単結晶半導体層
（７）と、島状の単結晶半導体層（７）を保持する島状
の単結晶半導体層（７）にアクセストランジスタが形成
され、基台（１）と島状の単結晶半導体層（７）との間
に、島状の単結晶半導体層（７）の側面に延在して少な
くともこの側面で島状の単結晶半導体層（７）に形成さ
れたアクセストランジスタの、ビット線（BL）が接続さ
れない半導体領域（11）と電気的に接続された第３のキ
ャパシタ電極（16）とこの第３のキャパシタ電極（16）
に誘電体膜（17）を介して対向する第４のキャパシタ電
極（３）とが形成されている。
さらに、第３の発明は、キャパシタとアクセストラン
ジスタとにより構成されるメモリセルを有する半導体メ
モリの製造方法において、単結晶半導体基板（13）の第
１の主面に所定の溝（13a）を形成する工程と、溝（13
a）内に研磨ストッパー（６）を埋め込む工程と、単結
晶半導体基板（13）の第１の主面上に誘電体膜（５）を
形成する工程と、単結晶半導体基板（13）の第１の主面
上に少なくとも一方のキャパシタ電極（３）を形成する
工程と、単結晶半導体基板（13）の第１の主面側を基台
（１）と貼り合わせる工程と、単結晶半導体基板（13）
の第２の主面側から単結晶半導体基板（13）を研磨スト
ッパー（６）が露出するまで研磨する工程とを具備す
る。
ジスタとにより構成されるメモリセルを有する半導体メ
モリの製造方法において、単結晶半導体基板（13）の第
１の主面に所定の溝（13a）を形成する工程と、溝（13
a）内に研磨ストッパー（６）を埋め込む工程と、単結
晶半導体基板（13）の第１の主面上に誘電体膜（５）を
形成する工程と、単結晶半導体基板（13）の第１の主面
上に少なくとも一方のキャパシタ電極（３）を形成する
工程と、単結晶半導体基板（13）の第１の主面側を基台
（１）と貼り合わせる工程と、単結晶半導体基板（13）
の第２の主面側から単結晶半導体基板（13）を研磨スト
ッパー（６）が露出するまで研磨する工程とを具備す
る。
上述のように構成された第１の発明の半導体メモリに
よれば、単結晶半導体層（７）にアクセストランジスタ
を形成していること及びこの単結晶半導体層（７）は絶
縁分離されていていわゆるSOI（semiconductor on insu
lator）と同様な構造となっているために寄生容量が小
さいことにより、TFTによりアクセストランジスタを形
成した場合に比べてアクセストランジスタの動作速度の
向上を図ることができ、これによって半導体メモリの高
速化を図ることができる。また、半導体基板ではなく島
状の単結晶半導体層（７）にアクセストランジスタを形
成しているので、α線が入射しても電荷蓄積ノードへの
影響はほとんどなく、従ってα線によるソフトエラーに
対する耐性の向上を図ることができる。さらに、キャパ
シタ上にアクセストランジスタが積層された構造とする
ことができるので、例えばプレーナ型メモリセルに比べ
てメモリセル１個当たりの面積を縮小することができ、
このためメモリセルの高集積密度化を図ることができ
る。しかも、アクセストランジスタの、ビット線が接続
されない半導体領域上に少なくとも第２のキャパシタ電
極が形成されており、島状の単結晶半導体層（７）の下
面のみならず、上面にもキャパシタが形成されているの
で、キャパシタの容量をより一層大きくすることができ
る。
よれば、単結晶半導体層（７）にアクセストランジスタ
を形成していること及びこの単結晶半導体層（７）は絶
縁分離されていていわゆるSOI（semiconductor on insu
lator）と同様な構造となっているために寄生容量が小
さいことにより、TFTによりアクセストランジスタを形
成した場合に比べてアクセストランジスタの動作速度の
向上を図ることができ、これによって半導体メモリの高
速化を図ることができる。また、半導体基板ではなく島
状の単結晶半導体層（７）にアクセストランジスタを形
成しているので、α線が入射しても電荷蓄積ノードへの
影響はほとんどなく、従ってα線によるソフトエラーに
対する耐性の向上を図ることができる。さらに、キャパ
シタ上にアクセストランジスタが積層された構造とする
ことができるので、例えばプレーナ型メモリセルに比べ
てメモリセル１個当たりの面積を縮小することができ、
このためメモリセルの高集積密度化を図ることができ
る。しかも、アクセストランジスタの、ビット線が接続
されない半導体領域上に少なくとも第２のキャパシタ電
極が形成されており、島状の単結晶半導体層（７）の下
面のみならず、上面にもキャパシタが形成されているの
で、キャパシタの容量をより一層大きくすることができ
る。
上述のように構成された第２の発明の半導体メモリに
よれば、第１の発明の半導体メモリの場合と同様に、半
導体メモリの高速化、α線によるソフトエラーに対する
耐性の向上及びメモリセルの高集積密度化を図ることが
できる。これに加えて、この第２の発明の半導体メモリ
によれば、単結晶半導体層（７）による段差を利用する
ことによりキャパシタを湾曲した構造とすることができ
ることから、キャパシタの実効面積をより大きくするこ
とができ、従ってキャパシタの容量をより大きくするこ
とができる。
よれば、第１の発明の半導体メモリの場合と同様に、半
導体メモリの高速化、α線によるソフトエラーに対する
耐性の向上及びメモリセルの高集積密度化を図ることが
できる。これに加えて、この第２の発明の半導体メモリ
によれば、単結晶半導体層（７）による段差を利用する
ことによりキャパシタを湾曲した構造とすることができ
ることから、キャパシタの実効面積をより大きくするこ
とができ、従ってキャパシタの容量をより大きくするこ
とができる。
上述のように構成された第３の発明の半導体メモリの
構造方法によれば、単結晶半導体基板（13）を研磨する
ことにより絶縁分離された島状の単結晶半導体層（７）
が形成される。従って、この絶縁分離された島状の単結
晶半導体層（７）にアクセストランジスタを形成するこ
とにより、アクセストランジスタの動作速度の向上を図
ることができ、これによって半導体メモリの高速化を図
ることができる。また、半導体基板ではなく島状の単結
晶半導体層（７）にアクセストランジスタを形成するこ
とができるので、α線によるソフトエラーに対する耐性
の向上を図ることができる。さらに、キャパシタ上にア
クセストランジスタが積層された構造とすることができ
るので、メモリセルの高集積密度化を図ることができ
る。
構造方法によれば、単結晶半導体基板（13）を研磨する
ことにより絶縁分離された島状の単結晶半導体層（７）
が形成される。従って、この絶縁分離された島状の単結
晶半導体層（７）にアクセストランジスタを形成するこ
とにより、アクセストランジスタの動作速度の向上を図
ることができ、これによって半導体メモリの高速化を図
ることができる。また、半導体基板ではなく島状の単結
晶半導体層（７）にアクセストランジスタを形成するこ
とができるので、α線によるソフトエラーに対する耐性
の向上を図ることができる。さらに、キャパシタ上にア
クセストランジスタが積層された構造とすることができ
るので、メモリセルの高集積密度化を図ることができ
る。
以下、本発明の実施例について図面を参照しながら説
明する。以下の実施例は、いずれもフォールディッドビ
ットライン（folded bit line）構成のダイナミックRAM
に本発明を適用した実施例である。
明する。以下の実施例は、いずれもフォールディッドビ
ットライン（folded bit line）構成のダイナミックRAM
に本発明を適用した実施例である。
第１図は本発明の第１実施例によるダイナミックRAM
の平面図、第２図は第１図のII−II線に沿っての断面図
である。
の平面図、第２図は第１図のII−II線に沿っての断面図
である。
第１図及び第２図に示すように、この第１実施例によ
るダイナミックRAMにおいては、補強用の基台１上に、
平坦化膜２を介して、キャパシタ電極としての例えばリ
ン（Ｐ）のような不純物がドープされた多結晶Si膜３が
形成されている。符号４は例えば膜厚が1000Å程度の例
えばSiO2膜のような絶縁膜を示す。この絶縁膜４は、後
述のビット線BLの半導体領域10に対するコンタクト部に
対応する部分に形成されている。この絶縁膜４は、キャ
パシタ電極としての多結晶Si膜３によるビット線BLのコ
ンタクト部への影響を抑えるためのものである。符号５
は誘電体膜を示す。この誘電体膜５としては、例えばSi
O2膜や、SiO2膜とSi3N4膜とSiO2膜とから成るONO膜など
の複合膜を用いることができる。この誘電体膜５の膜厚
は例えば200Å程度である。符号６は研磨ストッパーと
しての例えばSi3N4膜のような絶縁膜を示す。
るダイナミックRAMにおいては、補強用の基台１上に、
平坦化膜２を介して、キャパシタ電極としての例えばリ
ン（Ｐ）のような不純物がドープされた多結晶Si膜３が
形成されている。符号４は例えば膜厚が1000Å程度の例
えばSiO2膜のような絶縁膜を示す。この絶縁膜４は、後
述のビット線BLの半導体領域10に対するコンタクト部に
対応する部分に形成されている。この絶縁膜４は、キャ
パシタ電極としての多結晶Si膜３によるビット線BLのコ
ンタクト部への影響を抑えるためのものである。符号５
は誘電体膜を示す。この誘電体膜５としては、例えばSi
O2膜や、SiO2膜とSi3N4膜とSiO2膜とから成るONO膜など
の複合膜を用いることができる。この誘電体膜５の膜厚
は例えば200Å程度である。符号６は研磨ストッパーと
しての例えばSi3N4膜のような絶縁膜を示す。
符号７は例えばｐ型の島状の単結晶Si層を示す。この
場合、この単結晶Si層７の下面7a及び三つの側面7b,7c,
7dにキャパシタ電極としての多結晶Si膜３が誘電体膜５
を介して対向している。そして、これらの多結晶Si膜
３、誘電体膜５及び単結晶Si層７によりキャパシタが形
成されている。
場合、この単結晶Si層７の下面7a及び三つの側面7b,7c,
7dにキャパシタ電極としての多結晶Si膜３が誘電体膜５
を介して対向している。そして、これらの多結晶Si膜
３、誘電体膜５及び単結晶Si層７によりキャパシタが形
成されている。
一方、この単結晶Si層７上には、SiO2膜のようなゲー
ト絶縁膜８が形成されている。また、この単結晶Si層７
中には、ソース領域またはドレイン領域として用いられ
る例えばn+型の半導体領域9,10,11が形成されている。W
L1,WL2,WL3,WL4,WL5,WL6はワード線を示す。これらのワ
ード線WL1,WL2,WL3,WL4,WL5,WL6は、例えばＰのような
不純物がドープされた多結晶Si膜や、この不純物がドー
プされた多結晶Si膜上に例えばタングステンシリサイド
（WSiX）膜のような高融点金属シリサイド膜を重ねたポ
リサイド膜により形成される。この場合、ワード線WL3
と半導体領域9,10とにより、アクセストランジスタとし
てのｎチャネルMOSトランジスタが形成されている。同
様に、ワード線WL4と半導体領域10,11とにより、アクセ
ストランジスタとしてのｎチャネルMOSトランジスタが
形成されている。
ト絶縁膜８が形成されている。また、この単結晶Si層７
中には、ソース領域またはドレイン領域として用いられ
る例えばn+型の半導体領域9,10,11が形成されている。W
L1,WL2,WL3,WL4,WL5,WL6はワード線を示す。これらのワ
ード線WL1,WL2,WL3,WL4,WL5,WL6は、例えばＰのような
不純物がドープされた多結晶Si膜や、この不純物がドー
プされた多結晶Si膜上に例えばタングステンシリサイド
（WSiX）膜のような高融点金属シリサイド膜を重ねたポ
リサイド膜により形成される。この場合、ワード線WL3
と半導体領域9,10とにより、アクセストランジスタとし
てのｎチャネルMOSトランジスタが形成されている。同
様に、ワード線WL4と半導体領域10,11とにより、アクセ
ストランジスタとしてのｎチャネルMOSトランジスタが
形成されている。
符号12は層間絶縁膜を示す。ワード線WL3とワード線W
L4との間におけるこの層間絶縁膜12及びゲート絶縁膜８
の所定部分には、コンタクトホールＣが形成されてい
る。BLは例えばアルミニウム（Al）配線のようなビット
線を示す。このビット線BLは、コンタクトホールＣを通
じて半導体領域10に接続されている。
L4との間におけるこの層間絶縁膜12及びゲート絶縁膜８
の所定部分には、コンタクトホールＣが形成されてい
る。BLは例えばアルミニウム（Al）配線のようなビット
線を示す。このビット線BLは、コンタクトホールＣを通
じて半導体領域10に接続されている。
次に、上述のように構成されたこの第１実施例による
ダイナミックRAMの製造方法について説明する。
ダイナミックRAMの製造方法について説明する。
第３図及び第４図に示すように、まず例えば反応性イ
オンエッチング（RIE）法により例えばｐ型の単結晶Si
基板13の素子分離領域に対応する部分を例えば1000Å程
度の深さまでエッチング除去して溝13aを形成する。次
に、例えばCVD法により全面にSi3N4膜のような絶縁膜６
を形成し、さらにこの絶縁膜６上に例えばレジストのよ
うな平坦化膜（図示せず）を形成して表面平坦化を行っ
た後、例えばRIE法により基板表面と垂直方向にエッチ
バックを行う。これによって、溝13a内に研磨ストッパ
ーとしての絶縁膜６が埋め込まれる。次に、例えば熱酸
化法により単結晶Si基板13上に絶縁膜４及び誘電体膜５
を形成する。次に、例えばCVD法により全面に多結晶Si
膜３を形成した後、この多結晶Si膜３に例えばＰのよう
な不純物をドープして低抵抗化する。
オンエッチング（RIE）法により例えばｐ型の単結晶Si
基板13の素子分離領域に対応する部分を例えば1000Å程
度の深さまでエッチング除去して溝13aを形成する。次
に、例えばCVD法により全面にSi3N4膜のような絶縁膜６
を形成し、さらにこの絶縁膜６上に例えばレジストのよ
うな平坦化膜（図示せず）を形成して表面平坦化を行っ
た後、例えばRIE法により基板表面と垂直方向にエッチ
バックを行う。これによって、溝13a内に研磨ストッパ
ーとしての絶縁膜６が埋め込まれる。次に、例えば熱酸
化法により単結晶Si基板13上に絶縁膜４及び誘電体膜５
を形成する。次に、例えばCVD法により全面に多結晶Si
膜３を形成した後、この多結晶Si膜３に例えばＰのよう
な不純物をドープして低抵抗化する。
次に、第５図に示すように、多結晶Si膜３上に平坦化
膜２を形成して表面平坦化を行った後、この平坦化膜２
を補強用の基台１と貼り合わせる。
膜２を形成して表面平坦化を行った後、この平坦化膜２
を補強用の基台１と貼り合わせる。
次に、単結晶Si基板13をこの単結晶Si基板13の基台１
と反対側の主面側から絶縁膜６が露出するまで研磨す
る。この研磨時には、研磨ストッパーとしての絶縁膜６
が露出した時点で研磨が自動的に停止する。この研磨に
よって、第６図に示すように、島状の単結晶Si層７が形
成される。
と反対側の主面側から絶縁膜６が露出するまで研磨す
る。この研磨時には、研磨ストッパーとしての絶縁膜６
が露出した時点で研磨が自動的に停止する。この研磨に
よって、第６図に示すように、島状の単結晶Si層７が形
成される。
次に、第７図に示すように、この島状の単結晶Si層７
上に例えば熱酸化法によりゲート絶縁膜８を形成する。
上に例えば熱酸化法によりゲート絶縁膜８を形成する。
次に、CVD法により全面に多結晶Si膜を形成し、この
多結晶Si膜に例えばＰのような不純物をドープして低抵
抗化した後、この多結晶Si膜をエッチングによりパター
ニングしてワード線WL1,WL2,WL3,WL4,WL5,WL6を形成す
る。これらのワード線WL1,WL2,WL3,WL4,WL5,WL6をポリ
サイド膜により形成する場合には、上述の不純物がドー
プされた多結晶Si膜上に高融点金属シリサイド膜を形成
した後にパターニングを行う。
多結晶Si膜に例えばＰのような不純物をドープして低抵
抗化した後、この多結晶Si膜をエッチングによりパター
ニングしてワード線WL1,WL2,WL3,WL4,WL5,WL6を形成す
る。これらのワード線WL1,WL2,WL3,WL4,WL5,WL6をポリ
サイド膜により形成する場合には、上述の不純物がドー
プされた多結晶Si膜上に高融点金属シリサイド膜を形成
した後にパターニングを行う。
次に、これらのワード線WL1,WL2,WL3,WL4,WL5,WL6を
マスクとして単結晶Si膜７中に例えばヒ素（As）のよう
なｎ型不純物を高濃度にイオン注入した後、注入不純物
の電気的活性化のためのアニールを行う。これによっ
て、第１図及び第２図に示すように、単結晶Si層７中に
例えばn+型の半導体領域9,10,11が形成される。
マスクとして単結晶Si膜７中に例えばヒ素（As）のよう
なｎ型不純物を高濃度にイオン注入した後、注入不純物
の電気的活性化のためのアニールを行う。これによっ
て、第１図及び第２図に示すように、単結晶Si層７中に
例えばn+型の半導体領域9,10,11が形成される。
次に、CVD法により全面に層間絶縁膜12を形成した
後、この層間絶縁膜12及びゲート絶縁膜８の所定部分を
エッチング除去してコンタクトホールＣを形成する。次
に、例えばスパッタ法により全面にAl膜を形成し、この
Al膜をエッチングにより所定形状にパターニングしてビ
ット線BLを形成する。この後、パッシベーション膜（図
示せず）を形成し、目的とするダイナミックRAMを完成
させる。
後、この層間絶縁膜12及びゲート絶縁膜８の所定部分を
エッチング除去してコンタクトホールＣを形成する。次
に、例えばスパッタ法により全面にAl膜を形成し、この
Al膜をエッチングにより所定形状にパターニングしてビ
ット線BLを形成する。この後、パッシベーション膜（図
示せず）を形成し、目的とするダイナミックRAMを完成
させる。
この第１実施例によれば、次のような多くの利点があ
る。第１に、単結晶Si層７にアクセストランジスタが形
成され、しかもこの単結晶Si層７は絶縁膜４、誘電体膜
５及び絶縁膜６により絶縁分離されているので、従来の
ようにアクセストランジスタをTFTにより形成した場合
に比べてアクセストランジスタの動作速度の向上を図る
ことができ、これによってダイナミックRAMの高速化を
図ることができる。第２に、半導体基板ではなく単結晶
Si層７にアクセストランジスタが形成されているため、
α線が入射しても電荷蓄積ノードにはほとんど影響がな
く、従ってα線によるソフトエラーに対する耐性の向上
を図ることができる。第３に、キャパシタ上にアクセス
トランジスタが積層された構造となっているので、メモ
リセル１個当たりの面積を縮小することができ、従って
メモリセルの高集積密度化を図ることができる。第４
に、単結晶Si層７の下面7a及び三つの側面7b,7c,7dにキ
ャパシタが形成されているので、メモリセルの面積を同
一とした場合、例えば従来のプレーナ型キャパシタに比
べてキャパシタの容量を大きくすることができる。第５
に、キャパシタは単結晶Si層７の下面7a及び側面7b,7c,
7dに形成されているので、その分だけダイナミックRAM
の表面の段差を小さくすることができ、従ってビット線
BLの段切れなどが生じるおそれが少なくなる。
る。第１に、単結晶Si層７にアクセストランジスタが形
成され、しかもこの単結晶Si層７は絶縁膜４、誘電体膜
５及び絶縁膜６により絶縁分離されているので、従来の
ようにアクセストランジスタをTFTにより形成した場合
に比べてアクセストランジスタの動作速度の向上を図る
ことができ、これによってダイナミックRAMの高速化を
図ることができる。第２に、半導体基板ではなく単結晶
Si層７にアクセストランジスタが形成されているため、
α線が入射しても電荷蓄積ノードにはほとんど影響がな
く、従ってα線によるソフトエラーに対する耐性の向上
を図ることができる。第３に、キャパシタ上にアクセス
トランジスタが積層された構造となっているので、メモ
リセル１個当たりの面積を縮小することができ、従って
メモリセルの高集積密度化を図ることができる。第４
に、単結晶Si層７の下面7a及び三つの側面7b,7c,7dにキ
ャパシタが形成されているので、メモリセルの面積を同
一とした場合、例えば従来のプレーナ型キャパシタに比
べてキャパシタの容量を大きくすることができる。第５
に、キャパシタは単結晶Si層７の下面7a及び側面7b,7c,
7dに形成されているので、その分だけダイナミックRAM
の表面の段差を小さくすることができ、従ってビット線
BLの段切れなどが生じるおそれが少なくなる。
第８図は本発明の第２実施例によるダイナミックRAM
の平面図、第９図は第８図のIX−IX線に沿っての断面図
である。
の平面図、第９図は第８図のIX−IX線に沿っての断面図
である。
第８図及び第９図に示すように、この第２実施例によ
るダイナミックRAMにおいては、単結晶Si層７の下面に
第１実施例のように絶縁膜４が形成されておらず、その
代わりにこの部分の多結晶Si膜３に開口3aが形成されて
いる。すなわち、この場合には、ビット線BLの半導体領
域10に対するコンタクト部に対応する部分の多結晶Si膜
３を除去することにより、キャパシタ電極としての多結
晶Si膜３によるビット線BLのコンタクト部への影響を抑
えている。その他の構成は第１実施例によるダイナミッ
クRAMと同様であるので説明を省略する。
るダイナミックRAMにおいては、単結晶Si層７の下面に
第１実施例のように絶縁膜４が形成されておらず、その
代わりにこの部分の多結晶Si膜３に開口3aが形成されて
いる。すなわち、この場合には、ビット線BLの半導体領
域10に対するコンタクト部に対応する部分の多結晶Si膜
３を除去することにより、キャパシタ電極としての多結
晶Si膜３によるビット線BLのコンタクト部への影響を抑
えている。その他の構成は第１実施例によるダイナミッ
クRAMと同様であるので説明を省略する。
この第２実施例によるダイナミックRAMの製造方法
は、絶縁膜４を形成せず、また多結晶Si膜３に開口3aを
形成することを除いて第１実施例によるダイナミックRA
Mの製造方法と同様である。
は、絶縁膜４を形成せず、また多結晶Si膜３に開口3aを
形成することを除いて第１実施例によるダイナミックRA
Mの製造方法と同様である。
この第２実施例によれば、第１実施例と同様な利点が
ある。
ある。
第10図は本発明の第３実施例によるダイナミックRAM
の断面図である。
の断面図である。
第10図に示すように、この第３実施例によるダイナミ
ックRAMにおいては、ワード線WL1,WL2,WL3,WL4,WL5,WL6
を覆うように層間絶縁膜14が形成されている。この層間
絶縁膜14には、半導体領域9,11に対応する部分にそれぞ
れ開口14a,14bが形成されている。符号15aは例えばＰの
ような不純物がドープされた多結晶Si膜を示す。この多
結晶Si膜15aは、層間絶縁膜14に形成された開口14a,14b
を通じてゲート絶縁膜８に接触している。従って、この
場合には、これらの多結晶Si膜15a、ゲート絶縁膜８か
ら成る誘電体膜及び単結晶Si層７によってもキャパシタ
が形成されることになる。すなわち、この場合には、単
結晶Si層７の下面7a及び側面7b,7b,7cばかりでなく、開
口14a,14bの部分の単結晶Si層７の上面7eにもキャパシ
タが形成されることになる。
ックRAMにおいては、ワード線WL1,WL2,WL3,WL4,WL5,WL6
を覆うように層間絶縁膜14が形成されている。この層間
絶縁膜14には、半導体領域9,11に対応する部分にそれぞ
れ開口14a,14bが形成されている。符号15aは例えばＰの
ような不純物がドープされた多結晶Si膜を示す。この多
結晶Si膜15aは、層間絶縁膜14に形成された開口14a,14b
を通じてゲート絶縁膜８に接触している。従って、この
場合には、これらの多結晶Si膜15a、ゲート絶縁膜８か
ら成る誘電体膜及び単結晶Si層７によってもキャパシタ
が形成されることになる。すなわち、この場合には、単
結晶Si層７の下面7a及び側面7b,7b,7cばかりでなく、開
口14a,14bの部分の単結晶Si層７の上面7eにもキャパシ
タが形成されることになる。
一方、層間絶縁膜14及びゲート絶縁膜８の所定部分に
はコンタクトホールC1が形成され、このコンタクトホー
ルC1を通じて半導体領域10に例えばＰのような不純物が
ドープされた多結晶Si膜15bがコンタクトしている。そ
して、層間絶縁膜12に形成されたコンタクトホールC2を
通じて、この多結晶Si膜15bにビット線BLがコンタクト
している。従って、ビット線BLはこの多結晶Si膜15bを
介して半導体領域10にコンタクトしている。
はコンタクトホールC1が形成され、このコンタクトホー
ルC1を通じて半導体領域10に例えばＰのような不純物が
ドープされた多結晶Si膜15bがコンタクトしている。そ
して、層間絶縁膜12に形成されたコンタクトホールC2を
通じて、この多結晶Si膜15bにビット線BLがコンタクト
している。従って、ビット線BLはこの多結晶Si膜15bを
介して半導体領域10にコンタクトしている。
次に、上述のように構成されたこの第３実施例による
ダイナミックRAMの製造方法について説明する。
ダイナミックRAMの製造方法について説明する。
まず、第１実施例と同様に工程を進めてワード線WL1,
WL2,WL3,WL4,WL5,WL6まで形成した後、CVD方により全面
に層間絶縁膜14を形成する。次に、層間絶縁膜14の所定
部分をエッチング除去して開口14a,14bを形成する。こ
の際、これらの開口14a,14b内のゲート絶縁膜８をエッ
チング除去されるので、熱酸化法によりこれらの開口14
a,14b内の単結晶Si層７上に再度ゲート絶縁膜８を形成
する。次に、この層間絶縁膜14及びゲート絶縁膜８の所
定部分をエッチング除去してコンタクトホールC1を形成
する。次に、CVD法により全面に多結晶Si膜を形成し、
この多結晶Si膜に例えばＰのような不純物をドープして
低抵抗化した後、この多結晶Si膜をエッチングにより所
定形状にパターニングする。これによって、多結晶Si膜
15a,15bが形成される。次に、CVD法により全面に層間絶
縁膜12を形成した後、この層間絶縁膜12の所定部分をエ
ッチング除去してコンタクトホールC2を形成する。この
後、このコンタクトホールC2を通じて多結晶Si膜19bに
コンタクトするビット線BLを形成する。
WL2,WL3,WL4,WL5,WL6まで形成した後、CVD方により全面
に層間絶縁膜14を形成する。次に、層間絶縁膜14の所定
部分をエッチング除去して開口14a,14bを形成する。こ
の際、これらの開口14a,14b内のゲート絶縁膜８をエッ
チング除去されるので、熱酸化法によりこれらの開口14
a,14b内の単結晶Si層７上に再度ゲート絶縁膜８を形成
する。次に、この層間絶縁膜14及びゲート絶縁膜８の所
定部分をエッチング除去してコンタクトホールC1を形成
する。次に、CVD法により全面に多結晶Si膜を形成し、
この多結晶Si膜に例えばＰのような不純物をドープして
低抵抗化した後、この多結晶Si膜をエッチングにより所
定形状にパターニングする。これによって、多結晶Si膜
15a,15bが形成される。次に、CVD法により全面に層間絶
縁膜12を形成した後、この層間絶縁膜12の所定部分をエ
ッチング除去してコンタクトホールC2を形成する。この
後、このコンタクトホールC2を通じて多結晶Si膜19bに
コンタクトするビット線BLを形成する。
この第３実施例によれば、単結晶Si層７の上面7eにも
キャパシタが形成されているので、キャパシタの実効面
積を第１実施例及び第２実施例よりも大きくすることが
できる。これによって、キャパシタの容量をより一層大
きくすることができる。これ以外に、第１実施例と同様
に、ダイナミックRAMの高速化、α線によるソフトエラ
ーに対する耐性の向上、メモリセルの高集積密度化など
の利点があることは言うまでもない。
キャパシタが形成されているので、キャパシタの実効面
積を第１実施例及び第２実施例よりも大きくすることが
できる。これによって、キャパシタの容量をより一層大
きくすることができる。これ以外に、第１実施例と同様
に、ダイナミックRAMの高速化、α線によるソフトエラ
ーに対する耐性の向上、メモリセルの高集積密度化など
の利点があることは言うまでもない。
第11図は本発明の第４実施例によるダイナミックRAM
の断面図である。
の断面図である。
第11図に示すように、この第４実施例によるダイナミ
ックRAMにおいては、単結晶Si層７の下面7a及び三つの
側面に沿って一方のキャパシタ電極としての多結晶Si膜
16が形成されている。この場合、単結晶Si層７の三つの
側面には誘電体膜５が形成されておらず、一方のキャパ
シタ電極としての多結晶Si膜16はこれらの側において半
導体領域９にコンタクトしている。符号17は例えばSiO2
膜のような誘電体膜を示す。そして、この場合には、多
結晶Si膜16と誘電体膜17と多結晶Si膜３とによりキャパ
シタが形成されている。
ックRAMにおいては、単結晶Si層７の下面7a及び三つの
側面に沿って一方のキャパシタ電極としての多結晶Si膜
16が形成されている。この場合、単結晶Si層７の三つの
側面には誘電体膜５が形成されておらず、一方のキャパ
シタ電極としての多結晶Si膜16はこれらの側において半
導体領域９にコンタクトしている。符号17は例えばSiO2
膜のような誘電体膜を示す。そして、この場合には、多
結晶Si膜16と誘電体膜17と多結晶Si膜３とによりキャパ
シタが形成されている。
次に、上述のように構成されたこの第４実施例による
ダイナミックRAMの製造方法について説明する。
ダイナミックRAMの製造方法について説明する。
第12図に示すように、例えばまず単結晶Si基板13上に
誘電体膜５を形成した後、この誘電体膜５の所定部分を
エッチング除去し、この部分に溝13aを形成する。次
に、この溝13a内に研磨ストッパーとしての絶縁膜６を
埋め込む。次に、全面に多結晶Si膜16を形成した後、こ
の多結晶Si膜16上の所定部分にレジストパターン18をリ
ソグラフィーにより形成する。
誘電体膜５を形成した後、この誘電体膜５の所定部分を
エッチング除去し、この部分に溝13aを形成する。次
に、この溝13a内に研磨ストッパーとしての絶縁膜６を
埋め込む。次に、全面に多結晶Si膜16を形成した後、こ
の多結晶Si膜16上の所定部分にレジストパターン18をリ
ソグラフィーにより形成する。
次に、このレジストパターン18をマスクとして例えば
RIE法により多結晶Si膜16を基板表面と垂直方向にエッ
チングする。これによって、第13図に示すように、レジ
ストパターン18の下側の部分に多結晶Si膜16が残される
とともに、溝13aの側面にサイドウォールスペーサ状に
この多結晶Si膜16が残される。この後、レジストパター
ン18を除去する。
RIE法により多結晶Si膜16を基板表面と垂直方向にエッ
チングする。これによって、第13図に示すように、レジ
ストパターン18の下側の部分に多結晶Si膜16が残される
とともに、溝13aの側面にサイドウォールスペーサ状に
この多結晶Si膜16が残される。この後、レジストパター
ン18を除去する。
次に、第14図に示すように、CVD法により全面に多結
晶Si膜３を形成し、この多結晶Si膜３に例えばＰのよう
な不純物をドープして低抵抗化した後、この多結晶Si膜
３をエッチングによりキャパシタ電極の形状にパターニ
ングする。
晶Si膜３を形成し、この多結晶Si膜３に例えばＰのよう
な不純物をドープして低抵抗化した後、この多結晶Si膜
３をエッチングによりキャパシタ電極の形状にパターニ
ングする。
この後、第１実施例で述べたと同様にして平坦化膜の
形成以降の工程を進め、目的とするダイナミックRAMを
完成させる。
形成以降の工程を進め、目的とするダイナミックRAMを
完成させる。
この第４実施例によれば、キャパシタが湾曲した構造
となり、しかもこの多結晶Si膜16の側壁にもキャパシタ
が形成されるので、キャパシタの実効面積を大きくする
ことができ、従ってキャパシタの容量を大きくすること
ができる。これ以外に、第１実施例と同様に、ダイナミ
ックRAMの高速化、α線によるソフトエラーに対する耐
性の向上及びメモリセルの高集積密度化、表面の段差の
低減などの利点があることは言うまでもない。
となり、しかもこの多結晶Si膜16の側壁にもキャパシタ
が形成されるので、キャパシタの実効面積を大きくする
ことができ、従ってキャパシタの容量を大きくすること
ができる。これ以外に、第１実施例と同様に、ダイナミ
ックRAMの高速化、α線によるソフトエラーに対する耐
性の向上及びメモリセルの高集積密度化、表面の段差の
低減などの利点があることは言うまでもない。
第15図は本発明の第５実施例によるダイナミックRAM
の断面図である。
の断面図である。
第15図に示すように、この第５実施例によるダイナミ
ックRAMにおいては、第４実施例と同様に多結晶Si膜16
と誘電体膜17と多結晶Si膜３とによりキャパシタが形成
されているほか、単結晶Si層７の上面に、例えばＰのよ
うな不純物がドープされた多結晶Si膜19a、例えばSiO2
膜のような誘電体膜20及び例えばＰのような不純物がド
ープされた多結晶Si膜21から成るスタックトキャパシタ
が形成されている。ここで、多結晶Si膜19aは、層間絶
縁膜14及びゲート絶縁膜８の所定部分に形成されたコン
タクトホールC3,C4を通じて半導体領域9,11にコンタク
トしている。また、ビット線BLは、例えばＰのような不
純物がドープされた多結晶Si膜19bを介して半導体領域1
0にコンタクトしている。
ックRAMにおいては、第４実施例と同様に多結晶Si膜16
と誘電体膜17と多結晶Si膜３とによりキャパシタが形成
されているほか、単結晶Si層７の上面に、例えばＰのよ
うな不純物がドープされた多結晶Si膜19a、例えばSiO2
膜のような誘電体膜20及び例えばＰのような不純物がド
ープされた多結晶Si膜21から成るスタックトキャパシタ
が形成されている。ここで、多結晶Si膜19aは、層間絶
縁膜14及びゲート絶縁膜８の所定部分に形成されたコン
タクトホールC3,C4を通じて半導体領域9,11にコンタク
トしている。また、ビット線BLは、例えばＰのような不
純物がドープされた多結晶Si膜19bを介して半導体領域1
0にコンタクトしている。
次に、上述のように構成されたこの第５実施例による
ダイナミックRAMの製造方法について説明する。
ダイナミックRAMの製造方法について説明する。
まず、第４実施例で述べたと同様に工程を進めてワー
ド線WL1,WL2,WL3,WL4,WL5,WL6まで形成した後、CVD法に
より全面に層間絶縁膜14を形成する。次に、この層間絶
縁膜14及びゲート絶縁膜８の所定部分をエッチング除去
してコンタクトホールC1,C3,C4を形成する。次に、CVD
法により全面に多結晶Si膜を形成し、この多結晶Si膜に
例えばＰのような不純物をドープして低抵抗化した後、
この多結晶Si膜をエッチングにより所定形状にパターニ
ングする。これによって、多結晶Si膜19a,19bが形成さ
れる。次に、これらの多結晶Si膜19a,19b上に誘電体膜2
0を形成する。次に、CVD法により全面に多結晶Si膜21を
形成し、この多結晶Si膜21に例えばＰのような不純物を
ドープして低抵抗化した後、この多結晶Si膜21をエッチ
ングにより所定形状にパターニングする。次に、CVD法
により全面に層間絶縁膜12を形成した後、この層間絶縁
膜12及び誘電体膜20の所定部分をエッチング除去してコ
ンタクトホールC2を形成する。この後、このコンタクト
ホールC2を通じて多結晶Si膜19bにコンタクトするビッ
ト線BLを形成する。
ド線WL1,WL2,WL3,WL4,WL5,WL6まで形成した後、CVD法に
より全面に層間絶縁膜14を形成する。次に、この層間絶
縁膜14及びゲート絶縁膜８の所定部分をエッチング除去
してコンタクトホールC1,C3,C4を形成する。次に、CVD
法により全面に多結晶Si膜を形成し、この多結晶Si膜に
例えばＰのような不純物をドープして低抵抗化した後、
この多結晶Si膜をエッチングにより所定形状にパターニ
ングする。これによって、多結晶Si膜19a,19bが形成さ
れる。次に、これらの多結晶Si膜19a,19b上に誘電体膜2
0を形成する。次に、CVD法により全面に多結晶Si膜21を
形成し、この多結晶Si膜21に例えばＰのような不純物を
ドープして低抵抗化した後、この多結晶Si膜21をエッチ
ングにより所定形状にパターニングする。次に、CVD法
により全面に層間絶縁膜12を形成した後、この層間絶縁
膜12及び誘電体膜20の所定部分をエッチング除去してコ
ンタクトホールC2を形成する。この後、このコンタクト
ホールC2を通じて多結晶Si膜19bにコンタクトするビッ
ト線BLを形成する。
この第５実施例によれば、多結晶Si膜16、誘電体膜17
及び多結晶Si膜３から成るキャパシタが形成されている
ばかりでなく、単結晶Si層７上に多結晶Si膜19a、誘電
体膜20及び多結晶Si膜21から成るスタックトキャパシタ
が形成されているので、キャパシタの実効面積を極めて
大きくすることができ、従ってキャパシタの容量を極め
て大きくすることができる。これ以外に、第１実施例と
同様に、ダイナミックRAMの高速化、α線によるソフト
エラーに対する耐性の向上、メモリセルの高集積密度化
などの利点があることは言うまでもない。
及び多結晶Si膜３から成るキャパシタが形成されている
ばかりでなく、単結晶Si層７上に多結晶Si膜19a、誘電
体膜20及び多結晶Si膜21から成るスタックトキャパシタ
が形成されているので、キャパシタの実効面積を極めて
大きくすることができ、従ってキャパシタの容量を極め
て大きくすることができる。これ以外に、第１実施例と
同様に、ダイナミックRAMの高速化、α線によるソフト
エラーに対する耐性の向上、メモリセルの高集積密度化
などの利点があることは言うまでもない。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
本発明は、以上述べたように構成されているので、半
導体メモリの高速化、α線によるソフトエラーに対する
耐性の向上及びメモリセルの高集積密度化を図ることが
できる。
導体メモリの高速化、α線によるソフトエラーに対する
耐性の向上及びメモリセルの高集積密度化を図ることが
できる。
第１図は本発明の第１実施例によるダイナミックRAMの
平面図、第２図は第１図のII−II線に沿っての断面図、
第３図は本発明の第１実施例によるダイナミックRAMの
製造方法を説明するための平面図、第４図は第３図のIV
−IV線に沿っての断面図、第５図〜第７図は本発明の第
１実施例によるダイナミックRAMの製造方法を説明する
ための断面図、第８図は本発明の第２実施例によるダイ
ナミックRAMの平面図、第９図は第８図のIX−IX線に沿
っての断面図、第10図は本発明の第３実施例によるダイ
ナミックRAMの断面図、第11図は本発明の第４実施例に
よるダイナミックRAMの断面図、第12図〜第14図は本発
明の第４実施例によるダイナミックRAMの製造方法を説
明するための断面図、第15図は本発明の第５実施例によ
るダイナミックRAMの断面図である。 図面における主要な符号の説明 1:基台、2:平坦化膜、3,15a,16,19a,21:多結晶Si膜、5:
誘電体膜、6:絶縁膜、7:島状の単結晶Si層、8:ゲート絶
縁膜、9,10,11:半導体領域、12,14:層間絶縁膜、13:単
結晶Si基板、BL:ビット線。
平面図、第２図は第１図のII−II線に沿っての断面図、
第３図は本発明の第１実施例によるダイナミックRAMの
製造方法を説明するための平面図、第４図は第３図のIV
−IV線に沿っての断面図、第５図〜第７図は本発明の第
１実施例によるダイナミックRAMの製造方法を説明する
ための断面図、第８図は本発明の第２実施例によるダイ
ナミックRAMの平面図、第９図は第８図のIX−IX線に沿
っての断面図、第10図は本発明の第３実施例によるダイ
ナミックRAMの断面図、第11図は本発明の第４実施例に
よるダイナミックRAMの断面図、第12図〜第14図は本発
明の第４実施例によるダイナミックRAMの製造方法を説
明するための断面図、第15図は本発明の第５実施例によ
るダイナミックRAMの断面図である。 図面における主要な符号の説明 1:基台、2:平坦化膜、3,15a,16,19a,21:多結晶Si膜、5:
誘電体膜、6:絶縁膜、7:島状の単結晶Si層、8:ゲート絶
縁膜、9,10,11:半導体領域、12,14:層間絶縁膜、13:単
結晶Si基板、BL:ビット線。
Claims (3)
- 【請求項１】キャパシタとアクセストランジスタとによ
り構成されるメモリセルを有する半導体メモリにおい
て、 絶縁分離された島状の単結晶半導体層と、 上記島状の単結晶半導体層を保持する基台とを具備し、 上記島状の単結晶半導体層に上記アクセストランジスタ
が形成され、 上記基台と上記島状の単結晶半導体層との間における上
記島状の単結晶半導体層側に誘電体膜を介して少なくと
も第１のキャパシタ電極が形成され、 上記アクセストランジスタの、ビット線が接続されない
半導体領域上に少なくとも第２のキャパシタ電極が形成
されていることを特徴とする半導体メモリ。 - 【請求項２】キャパシタとアクセストランジスタとによ
り構成されるメモリセルを有する半導体メモリにおい
て、 絶縁分離された島状の単結晶半導体層と、 上記島状の単結晶半導体層を保持する基台とを具備し、 上記島状の単結晶半導体層に上記アクセストランジスタ
が形成され、 上記基台と上記島状の単結晶半導体層との間に、上記島
状の単結晶半導体層の側面に延在して少なくともこの側
面で上記島状の単結晶半導体層に形成された上記アクセ
ストランジスタの、ビット線が接続されない半導体領域
と電気的に接続された第３のキャパシタ電極とこの第３
のキャパシタ電極に誘電体膜を介して対向する第４のキ
ャパシタ電極とが形成されていることを特徴とする半導
体メモリ。 - 【請求項３】キャパシタとアクセストランジスタとによ
り構成されるメモリセルを有する半導体メモリの製造方
法において、 単結晶半導体基板の第１の主面に所定の溝を形成する工
程と、 上記溝内に研磨ストッパーを埋め込む工程と、 上記単結晶半導体基板の上記第１の主面上に誘電体膜を
形成する工程と、 上記単結晶半導体基板の上記第１の主面上に少なくとも
一方のキャパシタ電極を形成する工程と、 上記単結晶半導体基板の上記第１の主面側を基台と貼り
合わせる工程と、 上記単結晶半導体基板の第２の主面側から上記単結晶半
導体基板を上記研磨ストッパーが露出するまで研磨する
工程とを具備することを特徴とする半導体メモリの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2192241A JP2943268B2 (ja) | 1990-07-20 | 1990-07-20 | 半導体メモリ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2192241A JP2943268B2 (ja) | 1990-07-20 | 1990-07-20 | 半導体メモリ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0478166A JPH0478166A (ja) | 1992-03-12 |
| JP2943268B2 true JP2943268B2 (ja) | 1999-08-30 |
Family
ID=16288008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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