JPH02285680A - 不揮発性ｍｏｓ半導体記憶装置 - Google Patents
不揮発性ｍｏｓ半導体記憶装置Info
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- JPH02285680A JPH02285680A JP1108324A JP10832489A JPH02285680A JP H02285680 A JPH02285680 A JP H02285680A JP 1108324 A JP1108324 A JP 1108324A JP 10832489 A JP10832489 A JP 10832489A JP H02285680 A JPH02285680 A JP H02285680A
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- Japan
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- diffusion layer
- layer
- gate
- insulating film
- polycrystalline silicon
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は消去可能な不揮発性ＭＯＳ半導体メモリー素子
に関し、特に、−層の多結晶シリコンゲートを浮遊ゲー
トとするＥＰＲＯＭセルに関する。
に関し、特に、−層の多結晶シリコンゲートを浮遊ゲー
トとするＥＰＲＯＭセルに関する。
［従来の技術］
従来、この種のＥＰＲＯＭとしては、第３図（ａ）、
（ｂ）に示すタイプのメモリーセルが発表されている
が（８６年１８ ｔ ｈ （１９８６Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ） Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ５ｏｌ
ｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄＭａｔｅｒ
ｉａｌｓ、 Ｔｏｐｋｙｏ、 ｐｐ３２３〜３２６発表
）、第３図（ａ）から容易にわかるように従来において
通常の二層ゲートポリシリコン型ＥＰＲＯＭのワード線
に対応する制御ゲートを多結晶シリコン層の替わりに拡
散層１３を用いている。この型式のセルは、従来おいて
通常となっている型式のセルと比較して制御ゲート用の
拡散層形成を新たな工程として必要とするが、−層のポ
リシリコンでセルを形成するため、工程的には周辺の通
常トランジス夕のゲートと同時形成でき、複雑な工程を
必要とせず、歩留まりも良く、安価な製品に載せるのに
向いた型式のセルである。
（ｂ）に示すタイプのメモリーセルが発表されている
が（８６年１８ ｔ ｈ （１９８６Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ） Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ５ｏｌ
ｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄＭａｔｅｒ
ｉａｌｓ、 Ｔｏｐｋｙｏ、 ｐｐ３２３〜３２６発表
）、第３図（ａ）から容易にわかるように従来において
通常の二層ゲートポリシリコン型ＥＰＲＯＭのワード線
に対応する制御ゲートを多結晶シリコン層の替わりに拡
散層１３を用いている。この型式のセルは、従来おいて
通常となっている型式のセルと比較して制御ゲート用の
拡散層形成を新たな工程として必要とするが、−層のポ
リシリコンでセルを形成するため、工程的には周辺の通
常トランジス夕のゲートと同時形成でき、複雑な工程を
必要とせず、歩留まりも良く、安価な製品に載せるのに
向いた型式のセルである。
［発明が解決しようとする課題］
しかしながら、上述した従来の一部ポリシリコン型式の
ＥＰＲＯＭは、制御ゲートワード線１３を拡散層で形成
するため、従来において通常の型式であるＥＰＲＯＭの
ようにソースラインを拡散層で形成することはできず、
各ソースにコンタクトとを設はアルミで配線してソース
ライン９を形成している。従って、−層ポリシリコン型
セルは工程的には従来型セルより大幅に簡略化すること
ができるが、セル面積の点では、従来型セルの３〜４倍
になり大容量化に対しては不利である。すなわち、先ず
第一に制御ゲートワード線１３を拡散層で形成すること
によるスペースが必要となり、さらには前記拡散＄１３
は書き込み時に高電圧が印加されるため、書き込み／読
み出し用のトランジスタとの寄生チャンネルができない
程度にトランジスタ部の拡散層との間隔を広げなければ
ならない。第二にはコンタクト数において、従来型セル
は２ビツトに１個の割合で設ければよいが、上記−層ポ
リシリコン型セルでは第３図（ａ）に示す如く２ビツト
に３個の割合で必要とする。このように第３図に示す型
式のものにあってはその利点がある反面、セル面積の上
では、従来より通常となっている型式のものより不利な
欠点を持っている。
ＥＰＲＯＭは、制御ゲートワード線１３を拡散層で形成
するため、従来において通常の型式であるＥＰＲＯＭの
ようにソースラインを拡散層で形成することはできず、
各ソースにコンタクトとを設はアルミで配線してソース
ライン９を形成している。従って、−層ポリシリコン型
セルは工程的には従来型セルより大幅に簡略化すること
ができるが、セル面積の点では、従来型セルの３〜４倍
になり大容量化に対しては不利である。すなわち、先ず
第一に制御ゲートワード線１３を拡散層で形成すること
によるスペースが必要となり、さらには前記拡散＄１３
は書き込み時に高電圧が印加されるため、書き込み／読
み出し用のトランジスタとの寄生チャンネルができない
程度にトランジスタ部の拡散層との間隔を広げなければ
ならない。第二にはコンタクト数において、従来型セル
は２ビツトに１個の割合で設ければよいが、上記−層ポ
リシリコン型セルでは第３図（ａ）に示す如く２ビツト
に３個の割合で必要とする。このように第３図に示す型
式のものにあってはその利点がある反面、セル面積の上
では、従来より通常となっている型式のものより不利な
欠点を持っている。
本発明は上記従来の事情に鑑みなされたもので、−層の
多結晶シリコンゲートを浮遊ゲートとするＥＰＲＯＭセ
ルにおいてセル面積を縮小することを目的とする。
多結晶シリコンゲートを浮遊ゲートとするＥＰＲＯＭセ
ルにおいてセル面積を縮小することを目的とする。
［発明の従来技術に対する相違点コ
上述した従来の一部ポリシリコン型式のＥＰＲＯＭに対
し、本発明は制御ゲートワード線を従来例のように半導
体基板主面上の拡散層で形成せず、埋込拡散層で形成す
ることを特徴としており、主面表面の別の拡散層配線を
ソース拡散層として使うので、従来例（第３図）のよう
にソースコンタクトとを設けてアルミ配線で接続する必
要がないという相違点を有する。
し、本発明は制御ゲートワード線を従来例のように半導
体基板主面上の拡散層で形成せず、埋込拡散層で形成す
ることを特徴としており、主面表面の別の拡散層配線を
ソース拡散層として使うので、従来例（第３図）のよう
にソースコンタクトとを設けてアルミ配線で接続する必
要がないという相違点を有する。
［課題を解決するための手段］
本発明の不揮発性ＭＯＳ半導体記憶装置は、相互に並走
する基板と４店逆導電型の拡散層配線群を埋め込んだ半
導体基板上に形成される基板と同一導電型のエピタキシ
ャル層表面を主面とするＭＯＳトランジスタ装置であっ
て、前記エピタキシャル層内に形成され、かつ前記埋込
拡散層配線の１つにその底部が接してなる基板と逆導電
型の第１拡散層と、前記ＭＯ９トランジスタを構成する
ソース、ドレインとなる基板と逆導電型の第２拡散層、
第一ゲート絶縁膜及び多結晶シリコンゲートを有し、か
つ前記多結晶シリコンゲートの一部が前記第１拡散層ま
でオーバーラツプして当該第１拡散層と第２ゲート絶縁
膜を介して対抗していることを特徴とする。
する基板と４店逆導電型の拡散層配線群を埋め込んだ半
導体基板上に形成される基板と同一導電型のエピタキシ
ャル層表面を主面とするＭＯＳトランジスタ装置であっ
て、前記エピタキシャル層内に形成され、かつ前記埋込
拡散層配線の１つにその底部が接してなる基板と逆導電
型の第１拡散層と、前記ＭＯ９トランジスタを構成する
ソース、ドレインとなる基板と逆導電型の第２拡散層、
第一ゲート絶縁膜及び多結晶シリコンゲートを有し、か
つ前記多結晶シリコンゲートの一部が前記第１拡散層ま
でオーバーラツプして当該第１拡散層と第２ゲート絶縁
膜を介して対抗していることを特徴とする。
本発明の好ましい態様としては、第１図（ａ）〜（ｄ）
に示す如く半導体基板１上に形成したエピタキシャル層
２を活性層とする素子であり、埋込拡散層３をワード線
とし、主面から導入されて形成されてその下端が前記埋
込拡散層３と接してなる不純物拡散Ｎ８を制御ゲートと
し、これと第２ゲート絶縁膜７を介して対向し、かつ第
一ゲート絶縁膜６上までオーバーラツプするように形成
された多結晶シリコン層５を浮遊ゲートとし、多結晶シ
リコン層５をゲートとするトランジスタのソースは拡散
層１０としてワード線方向の他セルとコンタクトを設け
ることなく拡散層でつながっており、ドレイン１１は第
１図（ａ）に示す如く２セルで１つのドレインを共有す
る構造になっている。
に示す如く半導体基板１上に形成したエピタキシャル層
２を活性層とする素子であり、埋込拡散層３をワード線
とし、主面から導入されて形成されてその下端が前記埋
込拡散層３と接してなる不純物拡散Ｎ８を制御ゲートと
し、これと第２ゲート絶縁膜７を介して対向し、かつ第
一ゲート絶縁膜６上までオーバーラツプするように形成
された多結晶シリコン層５を浮遊ゲートとし、多結晶シ
リコン層５をゲートとするトランジスタのソースは拡散
層１０としてワード線方向の他セルとコンタクトを設け
ることなく拡散層でつながっており、ドレイン１１は第
１図（ａ）に示す如く２セルで１つのドレインを共有す
る構造になっている。
［実施例］
次に、本発明について図面を参照して説明する。
第１図（ａ）、 （ｂ）〜（ｄ）は本発明の一実施例
の平面図及び縦断面図である。第１図（ａ）に示すよう
に各セル毎に１つの浮遊ゲート多結晶シリコンＮ５が対
応しており、これをゲートとするＭＯＳトランジスタを
構成する基板１と逆導電型のソース拡散層１０及びドレ
イン拡散Ｎ１１が第１図（ａ）の如くに配置される。
の平面図及び縦断面図である。第１図（ａ）に示すよう
に各セル毎に１つの浮遊ゲート多結晶シリコンＮ５が対
応しており、これをゲートとするＭＯＳトランジスタを
構成する基板１と逆導電型のソース拡散層１０及びドレ
イン拡散Ｎ１１が第１図（ａ）の如くに配置される。
一方、前記浮遊ゲート多結晶シリコン層５は素子分離絶
縁膜４上にオーバーラツプして基板１と逆導電型の制御
ゲート拡散層８上まで延在しており、この制御ゲート拡
散Ｎ８の下端は、上記ＭＯＳトランジスタのチャンネル
方向と直交する方向に走る基板１と逆導電型の埋込拡散
層ワード線３に接した構造になっている。
縁膜４上にオーバーラツプして基板１と逆導電型の制御
ゲート拡散層８上まで延在しており、この制御ゲート拡
散Ｎ８の下端は、上記ＭＯＳトランジスタのチャンネル
方向と直交する方向に走る基板１と逆導電型の埋込拡散
層ワード線３に接した構造になっている。
尚、図中、２は半導体基板１と同一導電型のエピタキシ
ャル層、６はＭＯＳトランジスタを構成する第１ゲート
絶縁膜、７は浮遊ゲート５と制御ゲート８との間に介在
する第２ゲート絶縁膜、９はアルミ配線のデジット線で
ある。
ャル層、６はＭＯＳトランジスタを構成する第１ゲート
絶縁膜、７は浮遊ゲート５と制御ゲート８との間に介在
する第２ゲート絶縁膜、９はアルミ配線のデジット線で
ある。
次に、書き込み動作について説明する。書き込み時にワ
ード線に印加される電圧ＶＰＰは埋込拡散層３を通じて
制御ゲート８に印加される。この際の印加電圧ＶＰＰは
、制御ゲート拡散Ｎ８とエピタキシャル層２間及び埋込
拡散Ｎ３とエピタキシャル層２間のジャンクション逆耐
圧よりも低く、また浮遊ゲート多結晶シリコンＮ５の電
位浮き上がりによる素子分離絶縁膜４下の寄生チャンネ
ルがオンしない程度の電圧とする。
ード線に印加される電圧ＶＰＰは埋込拡散層３を通じて
制御ゲート８に印加される。この際の印加電圧ＶＰＰは
、制御ゲート拡散Ｎ８とエピタキシャル層２間及び埋込
拡散Ｎ３とエピタキシャル層２間のジャンクション逆耐
圧よりも低く、また浮遊ゲート多結晶シリコンＮ５の電
位浮き上がりによる素子分離絶縁膜４下の寄生チャンネ
ルがオンしない程度の電圧とする。
浮遊ゲート多結晶シリコンＮ５の電位はバイアスされた
前記制御ゲート８により第２ゲート絶縁膜７を介して上
昇し、書き込まれていない状態で恰度第１ゲート絶縁膜
６による容量Ｃ１と第２ゲート絶縁膜７による容量Ｃ２
との容量比、すなわちおよそ（Ｃ２／Ｃ１＋Ｃ２） Ｖ
ＰＰ（７）電位ニナル。
前記制御ゲート８により第２ゲート絶縁膜７を介して上
昇し、書き込まれていない状態で恰度第１ゲート絶縁膜
６による容量Ｃ１と第２ゲート絶縁膜７による容量Ｃ２
との容量比、すなわちおよそ（Ｃ２／Ｃ１＋Ｃ２） Ｖ
ＰＰ（７）電位ニナル。
この電位が上記トランジスタへのゲート印加電圧となり
、チャンネルがオンし、そこを流れるチャンネルキャリ
アの一部がチャンネル方向の電界で加速され、５ｉ−Ｓ
ｉ０２間障壁高さ３．２ｅＶを越える程度にホットにな
って浮遊ゲート多結晶シリコンＮ５に注入され、書き込
まれた状態へと移行する。
、チャンネルがオンし、そこを流れるチャンネルキャリ
アの一部がチャンネル方向の電界で加速され、５ｉ−Ｓ
ｉ０２間障壁高さ３．２ｅＶを越える程度にホットにな
って浮遊ゲート多結晶シリコンＮ５に注入され、書き込
まれた状態へと移行する。
第２図（ａ）（ｂ）は本発明の第２実施例の縦断面図で
ある。本実施例の平面構造は第１図（ａ）とほぼ同じで
あり、第２図（ａ）（ｂ）はそれぞれ第１図中のＢ−Ｂ
、Ｃ−Ｃ線断面に対応する。
ある。本実施例の平面構造は第１図（ａ）とほぼ同じで
あり、第２図（ａ）（ｂ）はそれぞれ第１図中のＢ−Ｂ
、Ｃ−Ｃ線断面に対応する。
本実施例は前記実施例と異なり、素子分離絶縁膜４′が
ＬＯＣＯ３法で形成されるのではなく、溝型素子分離法
で形成されている。この構造によれば、ワード線３に印
加する書き込み電圧の最大値を現在のところ最も決定づ
けている素子分離絶縁膜４下の寄生チャンネルを抑える
ことができ、前記実施例よりも高い書き込み電圧を印加
することができる。このため、書き込みによるしきい値
電圧シフト量が大きく、読み出し時印加電圧■ＣＣのマ
ージンが広くとれ、チャージの保持特性においてもマー
ジンがとれ、隣接する拡散層との間隔を従来より縮めら
れるのでさらにセル面積を縮小できるという利点をもっ
ている。
ＬＯＣＯ３法で形成されるのではなく、溝型素子分離法
で形成されている。この構造によれば、ワード線３に印
加する書き込み電圧の最大値を現在のところ最も決定づ
けている素子分離絶縁膜４下の寄生チャンネルを抑える
ことができ、前記実施例よりも高い書き込み電圧を印加
することができる。このため、書き込みによるしきい値
電圧シフト量が大きく、読み出し時印加電圧■ＣＣのマ
ージンが広くとれ、チャージの保持特性においてもマー
ジンがとれ、隣接する拡散層との間隔を従来より縮めら
れるのでさらにセル面積を縮小できるという利点をもっ
ている。
［発明の効果コ
以上説明したように本発明は埋込拡散層３をワード線と
して使うことにより、主面上の拡散層配線を用いて各セ
ル（ワード線方向）のソースを接続できるため、従来に
おける一層のポリシリコン型式のＥＦＲＯＭで２セル当
り３個のコンタクトを必要としていたのに対し、本発明
では２セル当リドレイン共通コンタクト１個で済み一層
ポリシリコン型式のＥＦＲＯＭのセル面積を大幅に縮小
することができる効果がある。
して使うことにより、主面上の拡散層配線を用いて各セ
ル（ワード線方向）のソースを接続できるため、従来に
おける一層のポリシリコン型式のＥＦＲＯＭで２セル当
り３個のコンタクトを必要としていたのに対し、本発明
では２セル当リドレイン共通コンタクト１個で済み一層
ポリシリコン型式のＥＦＲＯＭのセル面積を大幅に縮小
することができる効果がある。
さらに、本発明に係る構造は埋込拡散層及びエピタキシ
ャル層上に形成するため、すでにこれらの層を必要とす
る素子、すなわちＢ１−ＣＭＯＳ素子上に同時形成する
場合には、余分の工程を必要とせず、従来の２層ポリシ
リコンゲート型式のＥＰＲＯＭセルをＢ１−ＣＭＯＳに
オンチップ化させるよりもはるかに容易で、製造コスト
も安いという効果もある。
ャル層上に形成するため、すでにこれらの層を必要とす
る素子、すなわちＢ１−ＣＭＯＳ素子上に同時形成する
場合には、余分の工程を必要とせず、従来の２層ポリシ
リコンゲート型式のＥＰＲＯＭセルをＢ１−ＣＭＯＳに
オンチップ化させるよりもはるかに容易で、製造コスト
も安いという効果もある。
第１図（ａ）は本発明の一実施例を示す平面図、第１図
（ｂ）は第１図（ａ）におけるＡ−Ａ線断面図、第１図
（ｃ）は第１図（ａ）におけるＢ−Ｂ線断面図、第１図
（ｄ）は第１図（ａ）におけＱ− 一１〇− るＣ−Ｃ線断面図、第２図（ａ）（ｂ）はそれぞれ本発
明の他の一実施例の断面図、第３図（ａ）は従来例の平
面図、第３図（ｂ）は第３図（ａ）のＡ−Ａ線断面図で
ある。 １ ・ ・ ２ ・ ・ ４ ・ ・ ４′ ・ ６ ◆ ・ ７ ・ ◆ 卜φ ９・・ １０・ １１◆ １３φ ・半導体基板、 ・エピタキシャル層、 ・埋込拡散層（ワード線）、 ・素子分離絶縁膜、 ・溝型素子分離絶縁膜、 ・浮遊ゲート多結晶シリコン層、 ・第１ゲート絶縁膜、 ・第２ゲート絶縁膜、 ・制御ゲート拡散層、 ・アルミ配線（デイジット線）、 ・ソース拡散層、 ・ドレイン拡散層、 ・層間絶縁膜、 ・制御ゲート拡散Ｎ（ワード線）、 ・ソースアルミ配線。
（ｂ）は第１図（ａ）におけるＡ−Ａ線断面図、第１図
（ｃ）は第１図（ａ）におけるＢ−Ｂ線断面図、第１図
（ｄ）は第１図（ａ）におけＱ− 一１〇− るＣ−Ｃ線断面図、第２図（ａ）（ｂ）はそれぞれ本発
明の他の一実施例の断面図、第３図（ａ）は従来例の平
面図、第３図（ｂ）は第３図（ａ）のＡ−Ａ線断面図で
ある。 １ ・ ・ ２ ・ ・ ４ ・ ・ ４′ ・ ６ ◆ ・ ７ ・ ◆ 卜φ ９・・ １０・ １１◆ １３φ ・半導体基板、 ・エピタキシャル層、 ・埋込拡散層（ワード線）、 ・素子分離絶縁膜、 ・溝型素子分離絶縁膜、 ・浮遊ゲート多結晶シリコン層、 ・第１ゲート絶縁膜、 ・第２ゲート絶縁膜、 ・制御ゲート拡散層、 ・アルミ配線（デイジット線）、 ・ソース拡散層、 ・ドレイン拡散層、 ・層間絶縁膜、 ・制御ゲート拡散Ｎ（ワード線）、 ・ソースアルミ配線。
Claims (1)
- 相互に並走する基板とは逆導電型の拡散層配線群を埋
め込んだ半導体基板上に形成される基板と同一導電型の
エピタキシャル層表面を主面とするＭＯＳトランジスタ
装置であって、前記エピタキシャル層内に形成され、か
つ前記埋込拡散層配線の１つにその底部が接してなる基
板と逆導電型の第１拡散層と、前記ＭＯＳトランジスタ
を構成するソース、ドレインとなる基板と逆導電型の第
２拡散層、第一ゲート絶縁膜及び多結晶シリコンゲート
を有し、かつ前記多結晶シリコンゲートの一部が前記第
１拡散層までオーバーラップして当該第１拡散層と第２
ゲート絶縁膜を介して対向していることを特徴とする不
揮発性ＭＯＳ半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1108324A JP2832998B2 (ja) | 1989-04-27 | 1989-04-27 | 不揮発性ｍｏｓ半導体記憶装置 |
| US07/509,892 US5042008A (en) | 1989-04-27 | 1990-04-16 | Non-volatile semiconductor memory device having word lines ("control gates") embedded in substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1108324A JP2832998B2 (ja) | 1989-04-27 | 1989-04-27 | 不揮発性ｍｏｓ半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02285680A true JPH02285680A (ja) | 1990-11-22 |
| JP2832998B2 JP2832998B2 (ja) | 1998-12-09 |
Family
ID=14481820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1108324A Expired - Lifetime JP2832998B2 (ja) | 1989-04-27 | 1989-04-27 | 不揮発性ｍｏｓ半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5042008A (ja) |
| JP (1) | JP2832998B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5301150A (en) * | 1992-06-22 | 1994-04-05 | Intel Corporation | Flash erasable single poly EPROM device |
| JPH06318680A (ja) * | 1993-05-10 | 1994-11-15 | Nec Corp | 半導体記憶装置およびその製造方法 |
| US5777361A (en) * | 1996-06-03 | 1998-07-07 | Motorola, Inc. | Single gate nonvolatile memory cell and method for accessing the same |
| US5854114A (en) * | 1997-10-09 | 1998-12-29 | Advanced Micro Devices, Inc. | Data retention of EEPROM cell with shallow trench isolation using thicker liner oxide |
| US6067633A (en) * | 1998-03-31 | 2000-05-23 | International Business Machines Corp | Design and methodology for manufacturing data processing systems having multiple processors |
| US6117732A (en) * | 1998-11-17 | 2000-09-12 | Taiwan Semiconductor Manufacturing Co. | Use of a metal contact structure to increase control gate coupling capacitance for a single polysilicon non-volatile memory cell |
| IL156831A0 (en) | 2001-01-18 | 2004-02-08 | Univ California | Minimally invasive glaucoma surgical instrument and method |
| CA2528060C (en) | 2003-06-10 | 2012-12-11 | Microsurgical Technology, Inc. | Device and methods useable for treatment of glaucoma and other surgical procedures |
| JP4611309B2 (ja) | 2003-06-10 | 2011-01-12 | ネオメディックス コーポレイション | 患者の体から組織片を切り取るための管状の切除装置及びその方法 |
| JP6054514B2 (ja) | 2012-04-24 | 2016-12-27 | ザ リージェンツ オブ ザ ユニバーシティ オブ コロラド，ア ボディー コーポレイトＴＨＥ ＲＥＧＥＮＴＳ ＯＦ ＴＨＥ ＵＮＩＶＥＲＳＩＴＹ ＯＦ ＣＯＬＯＲＡＤＯ，ａ ｂｏｄｙ ｃｏｒｐｏｒａｔｅ | 改変された二重ブレード切断システム |
| US10682254B2 (en) | 2012-04-24 | 2020-06-16 | The Regents Of The University Of Colorado, A Body Corporate | Intraocular device for dual incisions |
| US9872799B2 (en) | 2012-04-24 | 2018-01-23 | The Regents Of The University Of Colorado, A Body Corporate | Intraocular device for dual incisions |
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