JPH02285709A - フリップフロップｉｃ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はフリップフロップＩＣに関し、特番こＩＣ間の
遅延時間を補償することができるフリ・ツブフロップＩ
Ｃに関する。

従来技術 一般に、ＩＣチップを複数個縦続して論理回路を構成す
る場合、クロックスキューが生じてしまう場合がある。

このような場合、フリップフロップＩＣの前段又は後段
においてセットアツプタイムを補償する必要がある。そ
の他、回路設計上の都合によりＩＣ間に遅延時間をもた
せる必要がある場合がある。

例えば、周知のスキャン機能付フリップフロップ回路に
おいてはスキャンアウトの出力端子は１つしかなく、こ
の出力端子からのスキャンアウト信号を外付けの遅延時
間補償用バッファゲートや周知のデイレイライン等によ
って遅延させることにより最小遅延時間を補償していた
。

しかし、そのような従来の方法では外付けの部品数の増
加、配線本数・配線長の増大等が実装上の大きな欠点と
なっていた。また、外付は部品を用いた場合には遅延性
能の観点から見ても効率が悪くなり、ひいてはコスト高
になったりするという欠点があった。

発明の目的 本発明の目的は、容易かつ効率的に他の回路との最小遅
延時間を補償することができるフリ・ンブフロップＩＣ
を提供することである。

発明の構成 本発明によるフリップフロップＩＣは、スキャンイン及
びスキャンアウトの機能を有する機能部を含むフリップ
フロップＩＣであって、複数の入力端子と、外部から前
記入力端子に入力される信号を互いに異なる時間だけ遅
延させて前記機能部へスキャンインせしめる複数の入力
遅延手段と、前記機能部からのスキャンアウト信号を互
いに異なる時間だけ遅延させて送出する複数の出力遅延
手段と、前記出力遅延手段から出力される信号を夫々外
部へ送出する複数の出力端子とを有し、これらが１チツ
プ化されたことを特徴とする。

実施例 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明によるフリップフロップＩＣの一実施例
の構成を示すブロック図である。図において、本発明の
一実施例によるフリップフロップＩＣはフリップフロッ
プ回路１と、遅延回路２及び４と、アンド回路３とが１
チツプ化されて構成されている。なお、ｌＯｌはクロッ
ク信号入力端子、１０２は入力データ信号入力端子、１
０３はデータセット信号入力端子、１０４はホールド信
号入力端子、１０５及び１０７はスキャンイン信号入力
端子、１０９はシフトモード信号入力端子、１１０はマ
スクリセット信号入力端子、１１１及び１１２は出力端
子である。

フリップフロップ回路１はセット、リセット。

ホールド、シフトの各機能を有する一般的なスキャン機
能付のフリップフロップ回路である。

遅延回路２は入力端子１０５に入力される信号を予め定
められた時間だけ遅延させて送出するものである。この
遅延回路２は従来外付けされていた遅延回路と同様の機
能を有しており、複数のゲート又はデイレイラインによ
って実現されている。

この遅延回路２の出力はアンド回路３の入力の一方に入
力されている。

アンド回路３は、その入力の一方が論理値「１」にクラ
ンプされた状態で使用されるものであり、その論理積出
力はフリップフロップ回路１のスキャンイン端子に入力
される。

遅延回路４はフリップフロップ回路１の正論理出力信号
を入力とし、予め定められた時間だけ遅延させて送出す
るものである。この遅延回路４も上述した遅延回路２と
同じく、従来外付けされていた遅延回路と同様の機能を
有しており、複数のゲート又はデイレイラインによって
実現されている。

つまり、本実施例においてはＩＣチップの中に入力用及
び出力用の遅延回路を設けておき、この遅延回路を介し
てフリップフロップ回路へ入力するための入力端子及び
遅延回路を介さずに人力するための入力端子並びに遅延
回路を介してフリップフロップ回路の出力を外部へ送出
するｈめの出力端子更にはフリップフロップ回路の出力
をそのまま（遅延時間は略０）外部へ送出するための出
力端子とを追加した構成となっている。よって、最小遅
延時間の補償が必要である場合には遅延回路２又は４の
出力を用いれば良いのである。

かかる構成とされた本実施例のフリップフロ・ンブＩＣ
を２つ縦続接続して使用する場合の接続方法について第
２図を用いて説明する。

第２図は第１図に示されているフリップフロップＩＣを
２個縦続接続した場合の概略図であり、第１図と同等部
分は同一符号により示されている。

図においては、ＩＣ１００とＩ　Ｃ２００とが縦続接続
されている場合が示されており、本例においては、Ｉ　
Ｃ１００内の遅延回路４は１　（ｎｓ）の遅延時間、遅
延回路２は２　（ｎＳ）の遅延時間を夫々有している。

よって、ＩＣ１００の出力端子とＩＣ２００の入力端子
との接続経路の選択により、図に示されているルート１
〜４の遅延回路の組合せによって４通りの遅延時間を実
現することができるのである。

すなわち、出力端子Ｕｔと、入力端子１０７と、アンド
回路３とを経由するルート１では遅延時間が略０となり
、遅延回路４と、出力端子１１２と、入力端子１０７と
、アンド回路３とを経由するルート２では遅延時間が１
　（ｎｓ）となる。

また、出力端子１１１と、入力端子１０５と、遅延回路
２と、アンド回路３とを経由するルート３では遅延時間
が２　（ｎＳ）となり、遅延回路４と、出力端子１１２
と、入力端子１０５と、遅延回路２と、アンド回路３と
を経由するルート４では遅延時間が３　（ｎＳ）となる
。

さらにまた、３　（ｎｓ）を越える遅延時間が必要な場
合には、やむを得ず従来と同様に外付はバッファ回路３
００を経由するルート５を採用することとなる。なお、
各遅延回路２，４による遅延時間は他の時間としても良
く、必要に応じて予め決定しておけば良い。

次に、第３図を用い、ルート１〜５の選択の手順につい
て説明する。第３図は第２図のルート１〜５の選択の判
断手順を示すフローチャートである。

設計段階においてフリップフロップ間のスキャン経路の
遅延時間を算出する（ステップ３０）。

そのとき、それら１区間の遅延時間が遅延時間補償を必
要としない場合、ＩＣ２００内の入力端子１０５を論理
値「１」にクランプし、入力端子１０７をスキャンイン
信号用、出力端子１１１をスキャンアウト信号用として
夫々使用することにより各遅延回路２．４による遅延を
取込まず、そのまま信号を伝達することとなる（ステッ
プ３１→３６→４０）。この場合、ルート１の接続とな
り、両ＩＣ間の遅延時間は略０となる。

これに対し、１区間の遅延時間が最少１　（ｎＳ）の遅
延時間補償を必要とする場合、ＩＣ２００内の入力端子
１０５を論理値「１」にクランプし、入力端子１０７を
スキャンイン信号用、出力端子１１２をスキャンアウト
信号用として夫々使用することにより遅延回路４による
遅延が取込まれ、最小遅延時間補償をすることができる
（ステップ３１−３２→３７→４０）。

また、１区間の遅延時間が最小２　［ｎＳ］の遅延時間
補償を必要とする場合、ＩＣ２００内の入力端子１０５
をスキャンイン信号用、入力端子１０７を論理値「１」
にクランプし、出力端子Ｉｌｌをスキャンアウト信号用
として夫々使用することにより遅延回路２による遅延が
取込まれ、最小遅延時間を補償することができる（ステ
ップ３１→３２→３３→３８→４０）。

さらにまた、１区間の遅延時間が最小３　（ｎｓ）の遅
延時間補償を必要とする場合、ＩＣ２００内の入力端子
１０５をスキャンイン信号用、入力端子１０７を論理値
「１」にクランプし、出力端子１１２をスキャンアウト
信号用として夫々使用することにより遅延回路２及び４
による遅延が取込まれ、最小遅延時間を補償することが
できる（ステップ３１→３２→３３→３４→３９→４０
）。

なお、上述したように３　（ｎｓ）を越える最小遅延時
間補償を必要とする場合には外付はバッファ回路３００
が必要となる（ステップ３１→３２→３３→３４→３５
）。

つまり、必要に応じて出力端子１１１又は１１２入力端
子１０５又は１０７を使用すれば、設計上必要な最小遅
延時間を０〜３　（ｎｓ）のなかから選択して補償する
ことができるのである。したがって、０〜３　（ｎｓ）
の遅延時間の補償に関しては外付けの遅延用ゲートやデ
イレイラインを設けなくて済み、部品数の増加、配線本
数・配線長の増大といった従来の問題点は生じなくなる
のである。

なお、本実施例においては、２つの入力端子のうちの一
方、さらには２つの出力端子のうちの一方は遅延回路を
介さずにフリップフロップ回路に対し、入力又は出力す
るようになっているが、互いに異なる遅延時間を有する
遅延回路を各端子に対して設けても良いことは明らかで
ある。

また、本実施例においてはフリップフロップ回路がスキ
ャン機能付である場合について説明したが、その他のフ
リップフロップ回路をはじめとして、どのような回路で
も良く、その種類に限定されない。

発明の詳細 な説明したように本発明は、フリップフロップ回路と、
その入力及び出力を互いに異なる時間だけ遅延させる遅
延回路と、それら遅延入力又は遅延出力のための端子を
１チツプ内に設けておき、必要に応じて各端子を用いる
ことにより、部品数の増加、配線本数・配線長の増大等
の設計上の問題点がなくなり、容易かつ効率的に他の回
路との最小遅延時間を補償することができるという効果
がある。

【図面の簡単な説明】

第１図は本発明の実施例によるフリップフロップＩＣの
内部構成を示すブロック図、第２図は第１図のフリップ
フロップＩＣを２個縦続接続した場合の概略図、第３図
は第２図のルート１〜５の選択の判断手順を示すフロー
チャートである。 主要部分の符号の説明 １・・・・・・フリップフロップ回路 ２．４・・・・・・遅延回路 ３・・・・・・アンド回路 １０５．１０７・・・・・・入力端子 １１１．１１２・・・・・・出力端子

Claims (1)

【特許請求の範囲】
1. （１）スキャンイン及びスキャンアウトの機能を有する
   機能部を含むフリップフロップＩＣであって、複数の入
   力端子と、外部から前記入力端子に入力される信号を互
   いに異なる時間だけ遅延させて前記機能部へスキャンイ
   ンせしめる複数の入力遅延手段と、前記機能部からのス
   キャンアウト信号を互いに異なる時間だけ遅延させて送
   出する複数の出力遅延手段と、前記出力遅延手段から出
   力される信号を夫々外部へ送出する複数の出力端子とを
   有し、これらが１チップ化されたことを特徴とするフリ
   ップフロップＩＣ。