JPH0228739A - キャッシュメモリコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサとキャッシュメモリとの間
に接続されるキャッシュメモリコントローラに関し、特
に連続アクセス要求を発生するマイクロプロセッサに接
続されるべきキャッシュメモリコントローラに関する。

〔従来の技術〕

マイクロプロセッサの高性能化に伴い、シングル・バス
サイクルのみでなく、連続ハス・アクセスをサポートし
たマイクロプロセッサが登場した。以下マイクロプロセ
ッサをＭＰＵ、連続バス・アクセスをバースト・バスサ
イクルト記ス。

シングル・バスサイクルでは、１回のバスサイクルで、
１ワードのデータをフェッチするが、バースト・バスサ
イクルをサポートするＭＰＵは、−数的に１回のバスサ
イクルで連続した４ワードのデータをフェッチする。タ
イミング的に述べると、シングル・バスサイクルは１バ
スサイクルあたり、２クロツクを要する。これに対しバ
ースト・バスサイクルでは、最初の１ワードのフェッチ
に２クロツク、残りの３ワードのフエツチに１ワードあ
たり１クロツクを要し、全体で５クロツクかかる。

このバースト・バスサイクルは主にＭＰＵに内蔵されて
いるキャッシュメモリのデータに入替え時に使用される
。

一般にキャッシュメモリは複数のブロックをからなり、
このブロックを単位としてキャッシュメモリ全体を管理
している。ＭＰＵ内蔵のキャッシュメモリでは、各ブロ
ックは４個のサブブロックに分割されている場合が多い
。シングルパスサイクルによるデータの入替えでは、ブ
ロック全体のデータを入替えるのではなく、必要なデー
タが入るべきサブブロック１つだけのデータを入替える
。

こレニ対しバースト・バスサイクルを使用した場合は、
−時に同じブロック内の全てのサブブロックのデータを
入替えられる。従ってサブブロックのデータの入替え時
間を大幅に短縮することが可能となる。更にこのことに
より、内蔵キャッシュメモリのヒツト率も大幅に向上し
、ＭＰＵ全体の性能の向上をもたらす。

以上のことから、バースト・バスサイクルが使用できる
ＭＰＵでは、なるべくバースト・バスサイクルを使用し
た方がよいということになる。

このよウナバースト・バスサイクルを使用する場合、−
数的にはダイナミック・メモリの通常のモードではアク
セス時間が長すぎるため、ニブルモードを使用する。

これに対し、ＭＰＵの外部にキャッシュメモリを接続す
るシステムの場合、外部キャッシュメモリに対してバー
スト・アクセスを行なうことは、際めて困難である。そ
の理由として、一般に外部キャッシュメモリは２クロツ
クのシングル・バスサイクルに対応するように設計され
ているため、１クロツクでデータをフェッチすることが
できないことによる。また外部キャッシュメモリに用い
られているデータメモリはスタティック・メモリなので
ニブル・モードを使用することができない 以上の理由から外部キャッシュメモリを使用する場合は
、バースト・バスサイクルでなく、シングル・バスサイ
クルを使用しなければならない。

一方、ＭＰＵ内部に内蔵されているキャッシュメモリは
、その性格上キャッシュ容量が小さく、ＭＰＵの性能を
充分発揮させるためには、さらに外部に容量の大きなキ
ャッシュメモリを接続する必要がある。

〔発明が解決しようとする課題〕

ＭＰＵの外部に接続されるキャッシュメモリは、最も高
速にアクセスする場合でも２クロツクを必要としていた
。また外部キャッシュメモリに用いられているデータメ
モリはスタティック・メモリなのでニブル・モードを使
用することができない。

これらの事情により、バースト・バスサイクルをサポー
トするＭＰＵにキャッシュメモリを接続する場合は、バ
ースト・バスサイクルを使用することができない。よっ
て当該キャッシュメモリは、バースト・バスサイクルを
サポートするＭＰＵの性能を充分発揮させることができ
ないという欠点を有する。

本発明の目的は、バースト・バスサイクルをサポートす
るマイクロプロセッサに対し、キャッシュメモリとして
スタティックメモリを使用した場合でもマイクロプロセ
ッサのバースト・バスサイクルの使用を可能にし、シス
テム全体の性能を向上させたキャッシュメモリコントロ
ーラを提供することにある。

〔課題を解決するための手段〕

本発明によるキャッシュメモリコントローラは、マイク
ロプロセッサからのバーストアクセス要求信号を受け入
れる端子と、この端子に前記バースト・アクセス要求が
有り、要求されるデータが制御すべきキャッシュメモリ
内に存在する場合、当該バースト・アクセスを前記マイ
クロプロセッサに対し許可する手段と、制御すべきキャ
ッシュメモリに連続データ読み出しのための信号を供給
する手段とを有することを特徴とする。

〔実施例〕

以下、図面を参照して本発明を詳述する。

＝６ 第１図は本発明の一実施例によるキャッシュメモリコン
トローラ１００のブロック図である。コントローラ１０
０は、クロック信号ＣＬＫが供給されるクロック端子１
０１．ＭＰＵがアドレス信号を発生することを通知する
バスサイクル信号ＢＣＹＳＴが供給される端子１０２．
ＭＰＵからのバースト要求信号ＢＲＥＱを受ける端子１
０４゜バースト要求を受け付けたことを示すバースト許
可信号ＢＡＣＫを出力する端子１０３．およびＭＰＵか
らのアドレス信号ＡＤＤを受ける端子１０５を有する。

本実施例ではＭＰＵとして３２ビツトのマイクロプロセ
ッサを用いており、このＭＰＵからのアドレス信号ＡＤ
Ｄの３２ピツ）（Ａ３、ＡＯ，Ａ３＋は最上位（第３２
）ビット、Ａｏは最下位（第１）ビット）のうち、上位
の３０ピツ）（Ａ３、Ａ２）が端子１０５に供給される
。供給された３０ビットアドレス信号のうちの上位の２
８ビツト（Ａ　３１　　Ａ　＋　）は制御回路１３０に
供給される。この制御回路１３０は、２８ビツトのアド
レス信号（Ａ　３＋　　Ａ　＋　）にもとつき、ＭＰＵ
が要求するデータがキャッシュメモリにストアされてい
るかどうかの検出、ストアされていないと検出したとき
のキャッシュメモリとメインメモリ間のデータ入れ替え
等を実行するが、制御回路３０の構成および動作はよく
知られているところであり、かつ本発明と直接関係ない
ので省略する。制御回路３ｏがらのヒツト信号ＨＩＴ、
すなわちＭＰＵが要求するデータがキャッシュメモリに
ストアされていることを示す信号ＨＩＴはＡＮＤゲート
１２０の一方の入力端子に供給される。ゲート１２０の
他の反転入力端子には端子１０４を介してバースト要求
信号ＢＲＥＱが供給される。この信号ＢＲＥＱはＭＰＵ
がバースト要求を発生している間ロウレベルとなる。Ａ
ＮＤゲート１２０の出力がバースト許可信号ＢＡＣＫと
してＭＰＵに返される。

ヒツト信号ＨＩＴ、バースト要求償号ＢＲＥＱ。

バスサイクル信号ＢＣＹＳＴおよびクロック信号ＣＬＫ
に応答して、タイミング制御回路１４０はバーストバス
サイクルを実現するに必要な各種のタイミング制御信号
を発生する。タイミング制御信号のうちの信号ＡＤＳお
よび図示しない他の信号はアドレス発生回路１５０に供
給される。同回路１５０には、端子１０５に供給される
アドレス信号の下位２ビツト、すなわちＭＰＵが発生ず
る第３および第４ピツ）Ａ２．Ａ３が供給されている。

アドレス発生回路１５０は供給されたアドレス信号Ａ　
２　、　Ａ　３を所定のタイミングでインクリメントし
Ａ２’　、　Ａ３’　として出力する。このインクリメ
ントアドレスＡ２′、　Ａ３’はストローブ信号発生回
路１６０に供給される。同回路１６０にはタイミング制
御回路１４０から信号ＳＴＣが供給されており、４つの
ストコープ端子１０６乃至１０９から所定のタイミング
でストローブ信号ＳＴＯ乃至ＳＴ３を発生する。

第２図を参照すると、第１図のキャッシュコントローラ
１００を含むシステムブロック図が示されている。すな
わち、ＭＰＵ（マイクロプロセッサ）２００はクロック
端子ＣＬＫ、バスサイクル信号出力端子ＢＣＹＳＴ、バ
ースト許可信号受付端子Ｂ　Ａ　ＣＫ　、およびバース
ト要求信号出力端子ＢＲＥＱを有し、キャッシュコント
ローラ１００の対応する端子にそれぞれ接続されている
。なお、コント四−ラ１００およびＭＰＵ２００のクロ
ック端子ＣＬＫにはクロックジェネレータ４００からシ
ステムクロックＣＬＫが与えられている。

ＭＰＵ２００は３２ビツト（Ａ　３１　　Ａ　ｏ　）の
アドレス端子ＡＤＤと１ワード長（３２ビツト）のデー
タ端子ＤＡＴＡを有し、それぞれアドレスバス２１０お
よびデータバス２２０に接続されている。アドレスバス
２１０の上位３０ビツト　（Ａ３、Ａ２）がコントロー
ラ１００に供給される。

キャッシュコントローラ１００とデータバス２２０との
間にキャッシュメモリ３００が接続されている。本実施
例では、キャラキュメモリ３００は４つのバンクメモリ
３０１乃至３０４で構成され、各バンクはスタティック
メモリ　（ＳＲＡＭ）であって１アドレス当り１ワード
長（４バイト。

３２ビツト）のデータをストアし、バンクメモリ３０１
乃至３０４のチップセレクト端子百Ｉはコントローラ１
００のストローブ信号端子ＳＴＯ乃至ＳＴ３にそれぞれ
接続されている。すなわち、ＭＰＵ１００からのデータ
フェッチ要求がヒツトした場合、当該要求された１ワー
ドデータと同テータに関連する残りの３ワードデータは
キャッシュメモリ３００にストアされていることになる
。また、ＭＰＵ１００からの上位２０ビツトのアドレス
（Ａ３１　　Ａ１□）はメインメモリ　（図示せず）上
のキャッシュメモリ３００にストアされているデータの
アドレスフィールドの検出に用いられる。したがって、
キャッシュメモリ３００へのアクセスアドレスは第５ビ
ツトから第１２ビツトまでの８ビツトアドレス（Ａ　４
　　Ａ　＋　、）となり、キャッシュコントローラ１０
０は第３．第４ビツトアドレス（Ａ２．　Ａ３）からス
トローブ信号ＳＴＯ乃至ＳＴ３を所定の順番で発生する
。

第３図を参照すると、第１図に示したタイミング制御回
路１４０は、４つのインバータ１４０１乃至１４０４．
１０個のＤ形フリップフロップ１４０５乃至１４０８．
１４１１および１４１８乃至１４２２．一つのクロック
同期型Ｓ−Ｒフリップフロップ１４１０．５つのＡＮＤ
ゲー）１４１３乃至１４１７．ならびに一つのＯＲアゲ
−１４１２を有し、図示のように接続されている。なお
、第１のクロック信号φ１はシステムクロックＣＬＫと
同相であり、第２のクロック信号φ２は逆相である。Ａ
ＮＤゲート１４０９および１４１６からアドレス発生回
路１５０への制御信号ＢＣＯ８，ＡＤＣが取り出されて
いる。アドレス発生回路１５０は、二つのトライステー
トバッファ１５０１および１５０４．ラッチ回路１５０
２．インクリメンタ回路１５０３．ならびにＡＮＤゲー
ト１５０５を有し、図示のように接続されている。フリ
ップフロップ１４１１からストローブ信号発生回路１６
０への制御信号ＳＴＣが取り出され、同回路１６０はデ
コーダ１６０１および４つのトライステートインバータ
１６０２乃至１６０５を有し、図示のように接続されて
いる。デコーダ１６０１は２ビツトのアドレス人力Ａ３
’　、　Ａ２’に対しその出力端子り。。乃至り。３の
論理レベルを第１表のように制御する。

第１表 次に、第１図乃至第３図および第４図のタイミングチャ
ートを参照しながら本キャッシュコントローラ１００の
動作を説明する。

ＭＰＵ２００は、キャッシュコントローラ１００に刻し
バーストデータフェッチ要求のために、時点Ｔ、で、要
求するデータのアドレスとバスサイクル信号ＢＣＹＳＴ
を発生し、さらにバースト要求信号ＢＲＥＱを発生する
。バスサイクル信号ＢＣＹＳＴは第１クロツク信号φ１
の１クロック分だけロウレベルとなる。この信号ＢＣＹ
ＳＴはインバータ１４０４．フリップフロップ１４０６
１４０８およびＡＮＤゲート１４０９によってφ１の１
クロック分遅延され、その結果、ＡＮＤゲー）　１．４
０９からは時点Ｔ３Ｔ５間ハイレベルとなる信号ＢＣＯ
８が発生させる。フリップフロップ１４０５のＱ出力は
信号ＢＣＹ１（時点Ｔ２Ｔ４間パ１”となる）として取
り出され、フリップフロップ１４１０のセット端子Ｓに
供給される。

このフリップフロップ１４１０は、第１クロツク信号φ
１の立上り時にセット端子ＳがＩＩ　Ｉ　ＩＩならばセ
ット状態となり、リセット端子ＲがＩＩ　Ｉ　ＩＩなら
ばリセット状態となり、共に“０″ならば前の状態を保
持するものである。したがって、その出力信号ＢＣＹ２
は時点Ｔ３で１″となる。

一方、ＭＰＵ２００からのアドレスによって制御回路１
３０はＭＰＵ２００が要求するデータがキャッシュメモ
リ３００にストアされているかどうか、すなわち、ＭＰ
Ｕ２００からのデータ要求がヒツトしたかどうかを検出
し、ヒツトしている場合は、ヒツト信号Ｈ工；Ｔを時点
Ｔ　３ＩＩ　Ｉ　ＩＩにする。この結果、バースト許可
信号ＢＡＣＫがＭＰＵ２００に返され、ＭＰＵ２００は
キャッシュコント四−ラ１００がバーストデータフェッ
チ要求をザポートすると判定する。

フリップフロップ１４１０からの信号ＢＣＹ　２によっ
てＡＮＤゲート１４１６が開くので、時点Ｔ４でラッチ
イネーブル信号ＡＤＣが発生される。

このとき、信号ＢＣＯ８によってバッファ１５０１は開
いているので、ピッ）Ａ３．Ａ２のアドレス信号はバッ
ファ１５０１を介してラッチ回路１５０２にラッチされ
、デコーダ１６０１に供給される。

ビットＡ３．Ａ２が“００“とすると、テ゛コード出力
端子り。０がＩＩ　Ｉ　ＩＩとなる。ヒツト信号ＨＩＴ
によってＡＮＤゲート１４１３が開くので、フリップフ
ロップ１４１１のＱ出力であるストローブ制御信号ＳＴ
Ｃは時点Ｔ４でＩｔ　Ｉ　ＩＩとなる。かくして、イン
バータ１６０２乃至１６０５が活性化され、ストローブ
信号ＳＴＯのみが時点Ｔ４で′０”となる。ストローブ
信号ＳＴＯはバンクメモリ３０１を選択することになり
、この結果、１ワード（３２ビツト）のデータＤ　３０
＋がデータバス２２０に読み出される。ＭＰＵ２００は
バースト許可信号Ｂ　Ａ　ＣＫを受けているので、第１
のクロック信号φ１の２クロツク後のφ、の立上り（時
点’ｒ　５　）でデータバス２２０上のデータをフェッ
チする。また、ＭＰＵ２００はバーストデータフェッチ
期間中央なくとも上位２８ビツトのアドレス（Ａ　３１
　　Ａ　４　）はそのままの値に保持する。

信号ＳＴＣによってＡＮＤゲート１５０５が開きかつ時
点Ｔ５でバッファ１５０１はハイインピーダンスとなる
ので、インクリメンタ１５０３によって１つのインクリ
メントされたアドレス情報（Ａ３．Ａ２＝０．１）は時
点Ｔ５でバッファ１５０４を介してラッチ回路１５０２
に供給される。

方、信号ＢＣＹ２およびＨＩＴによってＡＮＤゲー）１
４１４の出力は“１”となるから、フリップフロップ１
４１９は時点Ｔ４でそのＱ出力は“１″′となるが、バ
ースト要求信号ＢＲＥＱによってＡＮＤゲー）１４１７
は閉じているので、ＯＲゲート１４１２の出力ＢＣＲは
“０°゛のままである。すなわち、ＭＰ、Ｕ　２００か
らのバーストデータフェッチ要求がヒツトした場合は、
ＡＮＤゲート１４１５．１４１７は閉じたまとなり、フ
リップフロップ１４１８のＱ出力は０″′のままとなる
ので、ＯＲゲート１４１２の出力ＢＣＲはヒツト信号Ｈ
ＩＴが発生してからφ２の４クロツク後、すなわち時点
Ｔｌ０１に１゛となり、時点Ｔｌ＋で信号ＢＣＹ２は０
”となる。ストローブ制御信号ＳＴＣは時点Ｔ４からＴ
１□まで“１″となる。

時点Ｔ６でラッチ回路１５０又はインクリメントされた
アドレス情報（Ａ３．Ａ２＝０１）をラッチしデコーダ
１６０１に供給する。したがって、この時点Ｔ６で、ス
トローブ信号ＳＴＯは“１′″となり、ＳＴＩが“０″
となる。かくして、バンクメモリ３０２が選択され、同
メモリ３０２からのデータＤ　３０２を時点Ｔ７でＭＰ
Ｕ２００はフェッチする。以下、同様にして、時点Ｔ８
およびＴＩＯでストローブ信号ＳＴ２およびＳｒ１がそ
れぞれパ０”となり、メモリ３０３および３０４からの
データＤ　３０３およびＤ　３０４をＭＰＵ２００は時
点Ｔ９およびＴｌｌでそれぞれフェッチする。

時点Ｔ１１で、信号ＥＹＣ２が０″となると、フリップ
フロップ１４１８乃至１４２２はリセット状態となり、
信号Ｂ　Ｃ，Ｒも“０″となる。信号ＳＴＣは時点Ｔ１
□でパ０′″となり、インバータ１６０２乃至１６０５
をハイインピーダンス状態とし、バーストバスサイクル
を終了させる。ＭＰＵ２００は時点Ｔ１１で最後のデー
タＤ３０４をフェッチし、次のバスサイクルを起動する
（バーストバスサイクルを再び実行することもできる）
。

かくして、本コントローラ１００はＭＰＵ２００からの
バーストデータフェッチ要求をサポートする。

時点Ｔ２０でＭＰＵ２００がシングルパスサイクルによ
るデータフェッチを要求した。この要求がヒツトした結
果、時点Ｔ２１でヒツト信号ＨＩＴが発生スる。シング
ルパスサイクルであるからバースト要求信号ＢＲＥＱは
“１゛″のままである。したがって、バースト許可信号
ＢＡＣＫは発生されない。時点Ｔ２２でラッチ回路１５
０２はピッ）Ａ３゜Ａ２のアドレスをラッチしデコーダ
１６０１に供給する。ビットＡ３．Ａ２が“１０”であ
るとすると、ストローブ信号ＳＴ２がＩＩ　ＯＩＩとな
り、パンクメモリ３０３からのデータＤ　３０３　’を
ＭＰＵ２００は時点Ｔ２３でフェッチする。一方、ヒツ
ト信号ＨＩＴとＩＩ　Ｉ　＋＋のバースト要求信号ＢＲ
ＥＱによってＡＮＤゲート１４１７は開くので、ＯＲア
ゲ−１４１２の出力ＢＣＲは時点Ｔ２２で“１′″とな
る。したがって、信号ＢＣＹ２は時点Ｔ２３でＩＩ　Ｏ
＋＋となり、信号ＳＴＣは時点Ｔ２４で“０″となる。

かくして、シングルデータフェッチの時は、本コントロ
ーラは１００はＭＰＵ２００が要求するデータをＭＰＵ
２００に転送している。

時点’Ｉ’３ｏでＭＰＵ２００が再びデータフェッチを
要求すると、時点’Ｉ”３＋で信号ＢＣＹ２は１”とな
る。このときのデータ要求がヒツトしなかったとすると
、バースト要求にかかわらずヒツト信号ＨＩＴは＋＋　
０１１のままである。したがって、ＡＮＤゲート１４１
３は閉じたままであり、信号ＳＴＣは発生されず、キャ
ッシュメモリ３００からのデータ読出しはおきない。Ａ
ＮＤゲー）１４１５の出力が時点Ｔ３１で“１″となる
ので、ＯＲアゲ−１４１２の出力ＢＣＲは時点Ｔ３□で
１１１　＋＋となり、信号ＢＹＣ２は時点Ｔ３３で“′
０”となる。ＭＰＵ２００からのデータフェッチ要求が
ヒツトしなかったときは、よく知られているように、制
御回路１３０はキャッシュメモリ３００とメインメモリ
（図示せず）間のデータ入れ替え作業を実行し、その後
、ＭＰＵ２００に対し要求されたデータを転送する。

第５図に本発明の他の実施例によるキャッシュメモリコ
ントローラ１００′を示す。第１図と同一構成部は同じ
番号で示してその説明を省略する。本実施例では、制御
すべきキャッシュメモリが１つのブ四ツクとして構成さ
れ、同メモリに対するバーストデ′−タ読み出しアクセ
スをアドレス変更によって行なうものである。したがっ
て１１１として示されるようにキャッシュメモリに対す
るストローブ信号丁子の出力端子は一つだけであり、ま
たアドレス発生回路１５０からのアドレスＡ３’　、　
Ａ２’はリプレースアドレスＲＤＤとして端子１１２か
ら出力されている。また、タイミング制御回路１４０か
らの信号ＳＴＣは、切換制御信号ＣＮＴとして端子１１
０から出力されている。

本キャッシュコントローラ１００′を用いたシステムブ
ロック図を第６図に示す。第２図と同一構成部は同じ番
号で示す。キャッシュメモリは３００′として示される
ように一つのブロックとして構成され、そのチップセレ
クト端子で百にコントローラ１００′のストローブ信号
端子丁子が接続されている。コントローラ１００′から
のリプレースアドレスＲＡＤＤ　（Ａ３’　、Ａ２’　
）とアドレスバス２１０の第４．第３ビツトＡ　３　、
　Ａ　２とはマルチプレクサ（ＭＰＸ）６００に供給さ
れ、その出力はバス２１０の第４．第３ビツトに接続さ
れている。信号ＣＮＴが“１゛のときＭＰＵ２００はリ
プレースアドレスＲＡＤＤを選択する。

第７図を参照すると、本コントローラ１００′のタイミ
ング制御回路１４０およびアドレス発生回路１５０の構
成は、第４図と同一であり、ストローブ信号発生回路１
６０がインバータ１６０６で構成される。

今、第８図の時点Ｔ３０でＭＰＵ２００がバーストデー
タフェッチ要求を発生し同要求がヒツトしたとすると、
前述のように時点Ｔ３＋でヒツト信号ＨＩＴが発生し、
時点Ｔ３□で信号ＳＴＣがＩＩ　Ｉ　＋＋となる。した
がって、キャッシュメモリ３００′にストローブ信号に
下が供給され、かつ同メモリ３００′に第１２ビツト乃
至第３ビツトの１０ビツトアドレス“ＸＸ・・・Ｘ００
”が供給される。

この結果、データＤ。０がデータバスに読み出され、Ｍ
ＰＵ２００は時点Ｔ３３で同データＩ）ｏｏをフェッチ
する。時点Ｔ３＋でキャッシュメモ！Ｊ３００’へのア
ドレスは”ｘｘ・・ＸＩＯ”に変化し、メモ！Ｊ３００
’はそのアドレス変化に応答して対応するアドレスのデ
ータＤ。１をデータバス２２０に読み出す。以下同様に
してデータＤｅｏ、　Ｄｌｌが順次読み出され、ＭＰＵ
２００はこれらデータをフェッチする。そして、時点Ｔ
３５でストローブ信号ＳＴは′″１″となり、バースト
バスサイクルを終了する。

時点Ｔ３６でのＭＰＵ２００からのデータ要求がシング
ルパスサイクルであると、アドレス“ＹＹ＝Ｙ１０”に
対するデータＤＩＤ’が時点Ｔ３７で読み出され、ＭＰ
Ｕ２００は時点Ｔ３８で同データをフェッチする。

時点Ｔ３９でのデータフェッチ要求がヒツトしなかった
ならば、ストローブ信号ＳＴは発生しない かくして、本キャッシュコントローラ１００′は一つの
ブロックとしてのキャッシュメモリ３００′に対しバー
ストバスザイクル、シングルパスサイクルのいずれもサ
ポートしている。

以上の実施例において、バーストバスサイクルにもとづ
いてデータ読み出し数を４としたが、これを可変するこ
ともできる。これは、第３図、第７図に示したタイミン
ク制御回路１４０の一部を変更することによって実現で
きる。その例を第９図に示する。第３図、第７図と同一
構成部は同じ番号で示す。レジスタ９０１はフェッチす
べきデータ数を指定するデータ（２ビツト）をストアし
、同指定データ”０１”　、　　”１０”　　ＩＩ　ｌ
　ｌ　ＩＩ′′００″′のとき読み出されるべきデータ
数はそれぞれ１，２，３．４となる。デコーダ９０２は
レジスタ９０１からの指定データをデコードし、その出
力Ｄｌ、Ｄ２．Ｄ３の論理レベルを第２表のように制御
する。

第２表 デコーダ９０２の出力ＤＩ、Ｄ２．Ｄ３はＡＮＤゲート
９０３，９０４，９０５およびＯＲゲート９０６．９０
７，９０８をそれぞれ介してフリップフロップ１４２２
，１４２１．１４２０に各々供給される。例えば、指定
データが”１０”（すなわちデータ数が２）であるとす
ると、第４図で時点Ｔ６のときに信号ＢＣＲはＩＩ　Ｉ
　ＩＩとなり、信号ＳＴＣは時点Ｔ８でパ０′″となる
。かくして、ＭＰＵ２００にフェッチされるデータの数
は２に指定できる。

〔発明の効果〕

以上のとおり、本発明によれば、バーストバスサイクル
要求を発生するＭＰＵとキャッシュメモリとの間に介在
し、ＭＰＵからのバーストバス要求をサポートして連続
したデータ読み出しを可能にしたキャッシュメモリコン
トローラが提供される。

トローラの動作を示すタイミングチャート、第９図は第
１図又は第５図のコントローラの変形例を示す回路図で
ある。

Claims (1)

【特許請求の範囲】
1. マイクロプロセッサに接続される、キャッシュメモリ制
   御用集積回路において、マイクロプロセッサからの連続
   アクセス要求信号を受け入れる端子と、この端子に連続
   アクセス要求が有り、かつ要求されたデータが制御すべ
   きキャッシュメモリ内に存在する場合、当該連続アクセ
   スを前記マイクロプロセッサに対し許可することを伝え
   る連続アクセス許可出力手段と、制御すべきキャッシュ
   メモリに連続的データ読出しのための制御信号を供給す
   る手段とを有することを特徴とするキャッシュメモリコ
   ントローラ。