JP3304577B2 - 半導体記憶装置とその動作方法 - Google Patents
半導体記憶装置とその動作方法Info
- Publication number
- JP3304577B2 JP3304577B2 JP32691993A JP32691993A JP3304577B2 JP 3304577 B2 JP3304577 B2 JP 3304577B2 JP 32691993 A JP32691993 A JP 32691993A JP 32691993 A JP32691993 A JP 32691993A JP 3304577 B2 JP3304577 B2 JP 3304577B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- cycle
- data
- address signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
- G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1027—Static column decode serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled bit line addresses
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2218—Late write
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2245—Memory devices with an internal cache buffer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置、た
とえばシンクロナスランダムアクセスメモリ（以下シン
クロナスＲＡＭという）に関し、特に、コンピュータの
速度性能の向上のために用いられる高速のシンクロナス
ＲＡＭに関するものである。
とえばシンクロナスランダムアクセスメモリ（以下シン
クロナスＲＡＭという）に関し、特に、コンピュータの
速度性能の向上のために用いられる高速のシンクロナス
ＲＡＭに関するものである。
【０００２】
【従来の技術】シンクロナスＲＡＭは、外部から与えら
れる信号に同期して動作するメモリである。このような
シンクロナスＲＡＭの代表例としては、シンクロナスス
タティックランダムアクセスメモリ（以下シンクロナス
ＳＲＡＭという）がある。
れる信号に同期して動作するメモリである。このような
シンクロナスＲＡＭの代表例としては、シンクロナスス
タティックランダムアクセスメモリ（以下シンクロナス
ＳＲＡＭという）がある。
【０００３】シンクロナスＳＲＡＭは、例えば、スーパ
ーコンピュータ、大型計算機、ワークステーション、パ
ーソナルコンピュータ等のすべてのレベルのコンピュー
タにおいて速度性能向上のために設けられるキャッシュ
メモリに用いられる。
ーコンピュータ、大型計算機、ワークステーション、パ
ーソナルコンピュータ等のすべてのレベルのコンピュー
タにおいて速度性能向上のために設けられるキャッシュ
メモリに用いられる。
【０００４】このようなシンクロナスＳＲＡＭの従来例
としては、特開平２−１３７１８９号、特公平１−５８
５９１号および特開昭６２−２５０５８３のそれぞれの
公報に開示されたものがある。
としては、特開平２−１３７１８９号、特公平１−５８
５９１号および特開昭６２−２５０５８３のそれぞれの
公報に開示されたものがある。
【０００５】特開平２−１３７１８９号公報において
は、メモリ内の多数の回路をラッチ化してそれらをクロ
ックによって制御し、サイクルタイムを短縮するものが
開示される。特公平１−５８５９１号公報には、アドレ
ス信号の入力ラッチ回路と、デコード回路からの出力を
ラッチする回路とを１つのクロック信号で相補的に動作
させるものが開示される。特開昭６２−２５０５８３号
公報には、外部クロック信号に基づいて内部ライトイネ
ーブル信号を発生するものが開示される。
は、メモリ内の多数の回路をラッチ化してそれらをクロ
ックによって制御し、サイクルタイムを短縮するものが
開示される。特公平１−５８５９１号公報には、アドレ
ス信号の入力ラッチ回路と、デコード回路からの出力を
ラッチする回路とを１つのクロック信号で相補的に動作
させるものが開示される。特開昭６２−２５０５８３号
公報には、外部クロック信号に基づいて内部ライトイネ
ーブル信号を発生するものが開示される。
【０００６】次に、従来の一般的なシンクロナスＳＲＡ
Ｍについて説明する。図９は、従来のシンクロナスＳＲ
ＡＭの一例を示すブロック図である。
Ｍについて説明する。図９は、従来のシンクロナスＳＲ
ＡＭの一例を示すブロック図である。
【０００７】図９を参照して、このシンクロナスＳＲＡ
Ｍは、メモリコア５０、ラッチ回路１１，１２，１６〜
１９，２５，２６、バッファ回路６３，６７，６８、イ
ンバータ回路６４，６９およびトライステートバッファ
回路６８を含む。
Ｍは、メモリコア５０、ラッチ回路１１，１２，１６〜
１９，２５，２６、バッファ回路６３，６７，６８、イ
ンバータ回路６４，６９およびトライステートバッファ
回路６８を含む。
【０００８】メモリコア５０は、メモリセルアレイ５
１、デコーダ５２、読出回路５３および書込回路５４を
含む。デコーダ５２、読出回路５３および書込回路５４
のそれぞれは、メモリセルアレイ５１に接続される。
１、デコーダ５２、読出回路５３および書込回路５４を
含む。デコーダ５２、読出回路５３および書込回路５４
のそれぞれは、メモリセルアレイ５１に接続される。
【０００９】外部アドレス信号ＡＤＤは、アドレス入力
ピン１から入力され、バッファ回路６１、ラッチ回路１
１および１６を介し、内部アドレス信号ＲＡＤＤとして
デコーダ５２に与えられる。外部ライトイネーブル信号
ＮＷＥは、コントロール入力ピン２から入力され、バッ
ファ回路６２、ラッチ回路１２および１７を介し、内部
ライトイネーブル信号ＮＷＥｉｎとして読出回路５３お
よび書込回路５４のそれぞれに与えられる。
ピン１から入力され、バッファ回路６１、ラッチ回路１
１および１６を介し、内部アドレス信号ＲＡＤＤとして
デコーダ５２に与えられる。外部ライトイネーブル信号
ＮＷＥは、コントロール入力ピン２から入力され、バッ
ファ回路６２、ラッチ回路１２および１７を介し、内部
ライトイネーブル信号ＮＷＥｉｎとして読出回路５３お
よび書込回路５４のそれぞれに与えられる。
【００１０】読出回路５３から出力された読出データＲ
Ｄは、ラッチ回路１８，１９およびトライステートバッ
ファ回路６８を介してデータ入出力ピン４に与えられ、
そこから外部に出力される。このように、トライステー
トバッファ回路６８は出力バッファ回路として働く。外
部からの書込データは、入出力ピン４から入力され、バ
ッファ回路６７、ラッチ回路２６および２５を介して書
込データＷＤとして書込回路５４に与えられる。
Ｄは、ラッチ回路１８，１９およびトライステートバッ
ファ回路６８を介してデータ入出力ピン４に与えられ、
そこから外部に出力される。このように、トライステー
トバッファ回路６８は出力バッファ回路として働く。外
部からの書込データは、入出力ピン４から入力され、バ
ッファ回路６７、ラッチ回路２６および２５を介して書
込データＷＤとして書込回路５４に与えられる。
【００１１】外部クロック信号Ｋは、クロック入力ピン
５から入力される。バッファ回路６３は、外部クロック
信号Ｋを受け、内部クロック信号ＰＨ２を出力する。こ
の内部クロック信号ＰＨ２は、内部クロック信号ＰＨ１
を出力する。インバータ６４は、外部クロック信号Ｋを
受け、内部クロック信号ＰＨ１の反転信号である。
５から入力される。バッファ回路６３は、外部クロック
信号Ｋを受け、内部クロック信号ＰＨ２を出力する。こ
の内部クロック信号ＰＨ２は、内部クロック信号ＰＨ１
を出力する。インバータ６４は、外部クロック信号Ｋを
受け、内部クロック信号ＰＨ１の反転信号である。
【００１２】ラッチ回路１６，１７，１９，２５のそれ
ぞれは、内部クロック信号ＰＨ１に応答して動作する。
ラッチ回路１１，１２，１８，２６のそれぞれは、内部
クロック信号ＰＨ２に応答して動作する。これらのラッ
チ回路の各々は、与えられる内部クロック信号がＨレベ
ルの場合に入力を出力に伝播し、与えられる内部クロッ
ク信号がＬレベルの場合に出力をラッチする。
ぞれは、内部クロック信号ＰＨ１に応答して動作する。
ラッチ回路１１，１２，１８，２６のそれぞれは、内部
クロック信号ＰＨ２に応答して動作する。これらのラッ
チ回路の各々は、与えられる内部クロック信号がＨレベ
ルの場合に入力を出力に伝播し、与えられる内部クロッ
ク信号がＬレベルの場合に出力をラッチする。
【００１３】図９においては、内部クロック信号ＰＨ１
を受けるラッチ回路に「ＰＨ１」の記号を付し、内部ク
ロック信号ＰＨ２を受けるラッチ回路に「ＰＨ２」の記
号を付すことにより、理解の容易化を図っている。
を受けるラッチ回路に「ＰＨ１」の記号を付し、内部ク
ロック信号ＰＨ２を受けるラッチ回路に「ＰＨ２」の記
号を付すことにより、理解の容易化を図っている。
【００１４】また、トライステートバッファ回路６８に
は、制御信号として、コントロール入力ピン３から入力
される外部出力イネーブル信号ＮＯＥがインバータ６９
で反転されて与えられる。この制御信号によって、トラ
イステートバッファ回路６８のトライステートが制御さ
れる。具体的には、外部出力イネーブル信号ＮＯＥがＬ
レベルである場合にトライステートバッファ回路６８が
活性化し、外部出力イネーブル信号ＮＯＥがＨレベルで
ある場合にトライステートバッファ回路６８がハイイン
ピーダンス状態となる。
は、制御信号として、コントロール入力ピン３から入力
される外部出力イネーブル信号ＮＯＥがインバータ６９
で反転されて与えられる。この制御信号によって、トラ
イステートバッファ回路６８のトライステートが制御さ
れる。具体的には、外部出力イネーブル信号ＮＯＥがＬ
レベルである場合にトライステートバッファ回路６８が
活性化し、外部出力イネーブル信号ＮＯＥがＨレベルで
ある場合にトライステートバッファ回路６８がハイイン
ピーダンス状態となる。
【００１５】次に、その他の従来のシンクロナスＳＲＡ
Ｍについて説明する。図１０は、その他の従来のシンク
ロナスＳＲＡＭの構成を示すブロック図である。
Ｍについて説明する。図１０は、その他の従来のシンク
ロナスＳＲＡＭの構成を示すブロック図である。
【００１６】図１０を参照して、このシンクロナスＳＲ
ＡＭが図９に示されるシンクロナスＳＲＡＭと異なるの
は、図９に示されるラッチ回路２６が設けられていない
ことである。このため、図１０のシンクロナスＳＲＡＭ
は、図９のシンクロナスＳＲＡＭと比べて、基本的動作
には差がないが、ラッチ回路２６が設けられていないこ
とによりそのタイミングスペックが少し異なる。
ＡＭが図９に示されるシンクロナスＳＲＡＭと異なるの
は、図９に示されるラッチ回路２６が設けられていない
ことである。このため、図１０のシンクロナスＳＲＡＭ
は、図９のシンクロナスＳＲＡＭと比べて、基本的動作
には差がないが、ラッチ回路２６が設けられていないこ
とによりそのタイミングスペックが少し異なる。
【００１７】図９および図１０のそれぞれに示されるシ
ンクロナスＳＲＡＭにおいては、外部出力イネーブル信
号ＮＯＥがトライステートバッファ回路６８に入力され
るまでの経路に内部クロック信号ＰＨ１またはＰＨ２に
応答して動作するラッチ回路が設けられていない。その
ため、トライステートバッファ回路６８が外部クロック
信号Ｋに対して非同期的に動作する。
ンクロナスＳＲＡＭにおいては、外部出力イネーブル信
号ＮＯＥがトライステートバッファ回路６８に入力され
るまでの経路に内部クロック信号ＰＨ１またはＰＨ２に
応答して動作するラッチ回路が設けられていない。その
ため、トライステートバッファ回路６８が外部クロック
信号Ｋに対して非同期的に動作する。
【００１８】しかし、これに限らず、外部出力イネーブ
ル信号ＮＯＥがトライステートバッファ回路６８に入力
されるまでの経路にラッチ回路を設ける場合も考えられ
る。その場合のようなシンクロナスＳＲＡＭにおいて
は、図９および図１０に示されるシンクロナスＳＲＡＭ
とはタイミングスペックが少し異なる。
ル信号ＮＯＥがトライステートバッファ回路６８に入力
されるまでの経路にラッチ回路を設ける場合も考えられ
る。その場合のようなシンクロナスＳＲＡＭにおいて
は、図９および図１０に示されるシンクロナスＳＲＡＭ
とはタイミングスペックが少し異なる。
【００１９】次に、図９および図１０に示される従来の
シンクロナスＳＲＡＭの動作について説明する。上述し
たように、図９に示されるシンクロナスＳＲＡＭと図１
０に示されるシンクロナスＳＲＡＭとは、基本的動作が
同じであるため、ここでは、図１０に示されるシンクロ
ナスＳＲＡＭを代表例として説明する。
シンクロナスＳＲＡＭの動作について説明する。上述し
たように、図９に示されるシンクロナスＳＲＡＭと図１
０に示されるシンクロナスＳＲＡＭとは、基本的動作が
同じであるため、ここでは、図１０に示されるシンクロ
ナスＳＲＡＭを代表例として説明する。
【００２０】図１１は、図１０のシンクロナスＳＲＡＭ
の動作を示すタイミングチャートである。図１１におい
ては、外部クロック信号Ｋ、外部ライトイネーブル信号
ＮＷＥ、外部アドレス信号ＡＤＤ、データ入出力信号Ｄ
Ｑおよび外部出力イネーブル信号ＮＯＥが示される。
の動作を示すタイミングチャートである。図１１におい
ては、外部クロック信号Ｋ、外部ライトイネーブル信号
ＮＷＥ、外部アドレス信号ＡＤＤ、データ入出力信号Ｄ
Ｑおよび外部出力イネーブル信号ＮＯＥが示される。
【００２１】ここで、外部クロック信号ＫがＨレベルで
ある期間を第１フェイズＰｈ１と呼び、外部クロック信
号ＫがＬレベルである期間を第２フェイズＰｈ２と呼
ぶ。第１フェイズＰｈ１は、内部クロック信号ＰＨ１が
Ｈレベルになる期間に対応し、第２フェイズＰｈ２は、
内部クロック信号ＰＨ２がＨレベルになる期間に対応す
る。
ある期間を第１フェイズＰｈ１と呼び、外部クロック信
号ＫがＬレベルである期間を第２フェイズＰｈ２と呼
ぶ。第１フェイズＰｈ１は、内部クロック信号ＰＨ１が
Ｈレベルになる期間に対応し、第２フェイズＰｈ２は、
内部クロック信号ＰＨ２がＨレベルになる期間に対応す
る。
【００２２】このような第１フェイズＰｈ１と第２フェ
イズＰｈ２とによりシンクロナスＳＲＡＭの動作に関す
る１つのサイクルが構成される。
イズＰｈ２とによりシンクロナスＳＲＡＭの動作に関す
る１つのサイクルが構成される。
【００２３】図１１においては、第１サイクルＣＹ１〜
第７サイクルＣＹ７が示される。これらの一連のサイク
ルにおいては、書込動作、読出動作、書込動作、読出動
作および読出動作が順に実行される。ここでの読出動作
は、メモリセルアレイ５１へのデータの書込のみなら
ず、そのデータの書込みのための外部アドレス信号ＡＤ
Ｄおよび書込データの取込みに関する動作も含むもので
ある。
第７サイクルＣＹ７が示される。これらの一連のサイク
ルにおいては、書込動作、読出動作、書込動作、読出動
作および読出動作が順に実行される。ここでの読出動作
は、メモリセルアレイ５１へのデータの書込のみなら
ず、そのデータの書込みのための外部アドレス信号ＡＤ
Ｄおよび書込データの取込みに関する動作も含むもので
ある。
【００２４】また、ここでの読出動作は、メモリセルア
レイ５１からのデータ読出のみならず、そのデータの読
出のための外部アドレス信号の取込みおよび読出された
データの外部への出力に関する動作も含むものである。
レイ５１からのデータ読出のみならず、そのデータの読
出のための外部アドレス信号の取込みおよび読出された
データの外部への出力に関する動作も含むものである。
【００２５】前記書込動作のそれぞれは、メモリセルア
レイ５１へのデータの書込みが行われるサイクルが図中
において“ＷＲＩＴＥ”にて示され、前記読出動作のそ
れぞれは、メモリセルアレイ５１からデータの読出しが
行われるサイクルが図中において“ＲＥＡＤ”にて示さ
れる。また、データ入出力ピン４において入出力される
データはＤＱに示される。
レイ５１へのデータの書込みが行われるサイクルが図中
において“ＷＲＩＴＥ”にて示され、前記読出動作のそ
れぞれは、メモリセルアレイ５１からデータの読出しが
行われるサイクルが図中において“ＲＥＡＤ”にて示さ
れる。また、データ入出力ピン４において入出力される
データはＤＱに示される。
【００２６】動作において、まず、第１サイクルＣＹ１
の１つ前のサイクルの第２フェイズにおいて、外部アド
レス信号ＡＤＤがラッチ回路１１を通過し、外部ライト
イネーブル信号ＮＷＥがラッチ回路１２を通過している
と仮定する。
の１つ前のサイクルの第２フェイズにおいて、外部アド
レス信号ＡＤＤがラッチ回路１１を通過し、外部ライト
イネーブル信号ＮＷＥがラッチ回路１２を通過している
と仮定する。
【００２７】そして、第１サイクルＣＹ１の第１フェイ
ズＰｈ１で内部クロック信号ＰＨ２がＬレベルになる。
これにより、外部アドレス信号ＡＤＤおよび外部ライト
イネーブル信号ＮＷＥがラッチ回路１１および１２によ
ってそれぞれラッチされる。
ズＰｈ１で内部クロック信号ＰＨ２がＬレベルになる。
これにより、外部アドレス信号ＡＤＤおよび外部ライト
イネーブル信号ＮＷＥがラッチ回路１１および１２によ
ってそれぞれラッチされる。
【００２８】その第１フェイズＰｈ１においては、内部
クロック信号ＰＨ１がＨレベルになる。これにより、ラ
ッチされた外部アドレス信号ＡＤＤがラッチ回路１６を
介して内部アドレス信号ＲＡＤＤとしてデコーダ５２に
与えられる。それとともに、ラッチされた外部ライトイ
ネーブル信号ＮＷＥがラッチ回路１７を介して内部ライ
トイネーブル信号ＮＷＥｉｎとして読出回路５３および
書込回路５４のそれぞれに与えられる。
クロック信号ＰＨ１がＨレベルになる。これにより、ラ
ッチされた外部アドレス信号ＡＤＤがラッチ回路１６を
介して内部アドレス信号ＲＡＤＤとしてデコーダ５２に
与えられる。それとともに、ラッチされた外部ライトイ
ネーブル信号ＮＷＥがラッチ回路１７を介して内部ライ
トイネーブル信号ＮＷＥｉｎとして読出回路５３および
書込回路５４のそれぞれに与えられる。
【００２９】一方、この第１サイクルＣＹ１において、
書込データＤｉｎ０がデータ入出力ピン４から入力さ
れ、バッファ回路６７を介してラッチ回路２５に与えら
れる。その際には、出力イネーブル信号ＮＯＥがＨレベ
ルであり、それに応答して、トライステートバッファ回
路６８がハイインピーダンス状態になっている。このた
め、書込データＤｉｎ０の入力が実現される。
書込データＤｉｎ０がデータ入出力ピン４から入力さ
れ、バッファ回路６７を介してラッチ回路２５に与えら
れる。その際には、出力イネーブル信号ＮＯＥがＨレベ
ルであり、それに応答して、トライステートバッファ回
路６８がハイインピーダンス状態になっている。このた
め、書込データＤｉｎ０の入力が実現される。
【００３０】そして、この第１サイクルＣＹ１において
ラッチ回路２５は、第１フェイズＰｈ１で書込データＤ
ｉｎ０を通過させ、第２フェイズＰｈ２でその書込デー
タＤｉｎ０を保持する。これにより、第１サイクルＣＹ
１において、書込データＤｉｎ０が、データ入出力ピン
４からバッファ回路６７およびラッチ回路２５を介して
書込回路５４に与えられる。
ラッチ回路２５は、第１フェイズＰｈ１で書込データＤ
ｉｎ０を通過させ、第２フェイズＰｈ２でその書込デー
タＤｉｎ０を保持する。これにより、第１サイクルＣＹ
１において、書込データＤｉｎ０が、データ入出力ピン
４からバッファ回路６７およびラッチ回路２５を介して
書込回路５４に与えられる。
【００３１】したがって、この第１サイクルＣＹ１の期
間において、デコーダ５２に与えられる内部アドレス信
号ＲＡＤＤに基づいて選択されたメモリセルアレイ５１
中のメモリセルにデータの書込が実行される。
間において、デコーダ５２に与えられる内部アドレス信
号ＲＡＤＤに基づいて選択されたメモリセルアレイ５１
中のメモリセルにデータの書込が実行される。
【００３２】次にデータの読出が実行される。まず、第
２サイクルＣＹ２においては、第１フェイズＰｈ１にお
いて、アドレスＡ１を示す内部アドレス信号ＲＡＤＤが
デコーダ５２に与えられ、Ｈレベルの内部ライトイネー
ブル信号ＮＷＥｉｎが読出回路５３および書込回路５４
のそれぞれに与えられる。
２サイクルＣＹ２においては、第１フェイズＰｈ１にお
いて、アドレスＡ１を示す内部アドレス信号ＲＡＤＤが
デコーダ５２に与えられ、Ｈレベルの内部ライトイネー
ブル信号ＮＷＥｉｎが読出回路５３および書込回路５４
のそれぞれに与えられる。
【００３３】この内部ライトイネーブル信号ＮＷＥｉｎ
がＨレベルであるため、読出回路５３が動作する。これ
により、メモリセルアレイ５１の中でアドレスＡ１に基
づいて選択されたメモリセルからデータが読出される。
がＨレベルであるため、読出回路５３が動作する。これ
により、メモリセルアレイ５１の中でアドレスＡ１に基
づいて選択されたメモリセルからデータが読出される。
【００３４】そして、第２サイクルＣＹ２の第２フェイ
ズＰｈ２で、ラッチ回路１８が読出回路５３から読出さ
れたデータＲＤ（以下読出データという）を通過させ
る。そして、第３サイクルＣＹ３の第１フェイズＰｈ１
で、ラッチ回路１９が、ラッチ回路１８から与えられる
読出データＲＤを通過させる。
ズＰｈ２で、ラッチ回路１８が読出回路５３から読出さ
れたデータＲＤ（以下読出データという）を通過させ
る。そして、第３サイクルＣＹ３の第１フェイズＰｈ１
で、ラッチ回路１９が、ラッチ回路１８から与えられる
読出データＲＤを通過させる。
【００３５】この状態においては、外部出力イネーブル
信号ＮＯＥがＬレベルであるので、トライステートバッ
ファ回路６８は、ラッチ回路１９を通過した読出データ
をデータ入出力ピン４から外部に出力させる。その読出
データは、図１１において“Ｄｏｕｔ１”にて示され
る。
信号ＮＯＥがＬレベルであるので、トライステートバッ
ファ回路６８は、ラッチ回路１９を通過した読出データ
をデータ入出力ピン４から外部に出力させる。その読出
データは、図１１において“Ｄｏｕｔ１”にて示され
る。
【００３６】このように、従来のシンクロナスＳＲＡＭ
においては、書込動作が１サイクルで実行され、読出動
作が２サイクルで実行されるようになっていた。
においては、書込動作が１サイクルで実行され、読出動
作が２サイクルで実行されるようになっていた。
【００３７】
【発明が解決しようとする課題】ところが、前述したよ
うな従来のシンクロナスＳＲＡＭにおいては、次のよう
な問題があった。たとえば図１１に示されるような順序
で書込動作および読出動作の実行を行なうにあたって、
書込動作に続いて読出動作を行なう場合、第３サイクル
ＣＹ３に示されるように、データ入出力ピン４には、第
２サイクルＣＹ２で読出された読出データＤｏｕｔ１が
出力されている。このため、第３サイクルＣＹ３におい
ては、データ入出力ピン４から書込データを取込むこと
ができないため、データの書込を行なうことができな
い。したがって、データの書込動作は、第３サイクルＣ
Ｙ３から１サイクル遅延させた第４サイクルＣＹ４にお
いて実行する必要がある。
うな従来のシンクロナスＳＲＡＭにおいては、次のよう
な問題があった。たとえば図１１に示されるような順序
で書込動作および読出動作の実行を行なうにあたって、
書込動作に続いて読出動作を行なう場合、第３サイクル
ＣＹ３に示されるように、データ入出力ピン４には、第
２サイクルＣＹ２で読出された読出データＤｏｕｔ１が
出力されている。このため、第３サイクルＣＹ３におい
ては、データ入出力ピン４から書込データを取込むこと
ができないため、データの書込を行なうことができな
い。したがって、データの書込動作は、第３サイクルＣ
Ｙ３から１サイクル遅延させた第４サイクルＣＹ４にお
いて実行する必要がある。
【００３８】このように第３サイクルＣＹ３においてデ
ータの書込が行なえない直接的な理由は、データ入出力
ピン４において読出データと書込データとが衝突するた
めである。このような現象は一般的に、リソースコンフ
リクト問題と呼ばれる。
ータの書込が行なえない直接的な理由は、データ入出力
ピン４において読出データと書込データとが衝突するた
めである。このような現象は一般的に、リソースコンフ
リクト問題と呼ばれる。
【００３９】このようなリソースコンフリクト問題につ
いて具体的に説明する。シンクロナスＳＲＡＭは、大き
く分けた場合、３つのリソースに分かれる。第１のリソ
ースは、メモリコア５０である。第２のリソースは、ア
ドレス／コントロール入力バス、すなわち、アドレス入
力ピン１とコントロール入力ピン２および３とである。
第３のリソースは、データバス、すなわち、データ入出
力ピン４である。
いて具体的に説明する。シンクロナスＳＲＡＭは、大き
く分けた場合、３つのリソースに分かれる。第１のリソ
ースは、メモリコア５０である。第２のリソースは、ア
ドレス／コントロール入力バス、すなわち、アドレス入
力ピン１とコントロール入力ピン２および３とである。
第３のリソースは、データバス、すなわち、データ入出
力ピン４である。
【００４０】図１２は、従来のシンクロナスＳＲＡＭの
リソースの基本的な使用タイミングを示す模式図であ
る。この図１２においては、読出動作時のリソースの使
用タイミングと、書込動作時のリソースの使用タイミン
グが示される。
リソースの基本的な使用タイミングを示す模式図であ
る。この図１２においては、読出動作時のリソースの使
用タイミングと、書込動作時のリソースの使用タイミン
グが示される。
【００４１】この図１２において、前記第１のリソース
は、ＲＡＭで示される。前記第２のリソースは、ＡＤに
て示される。前記第３のリソースは、ＤＩＮおよびＤＯ
ＵＴにて示される。リソースＤＩＮは、書込データの入
力の場合に使用される入出力データピン４に対応し、リ
ソースＤＯＵＴは、読出データの出力時に使用されるデ
ータ入出力ピン４に対応する。
は、ＲＡＭで示される。前記第２のリソースは、ＡＤに
て示される。前記第３のリソースは、ＤＩＮおよびＤＯ
ＵＴにて示される。リソースＤＩＮは、書込データの入
力の場合に使用される入出力データピン４に対応し、リ
ソースＤＯＵＴは、読出データの出力時に使用されるデ
ータ入出力ピン４に対応する。
【００４２】図１２においては、各リソースのブロック
の横の長さは、時間に対応する。また、読出動作は、
“ＲＥＡＤ”で示され、書込動作は、“ＷＲＩＴＥ”で
示される。
の横の長さは、時間に対応する。また、読出動作は、
“ＲＥＡＤ”で示され、書込動作は、“ＷＲＩＴＥ”で
示される。
【００４３】読出動作の実行には、３つの使用サイクル
＃１〜＃３を要する。すなわち、第１使用サイクル＃１
で外部アドレス信号ＡＤＤの入力によってリソースＡＤ
が使用され、第２使用サイクルでメモリセルアレイ５１
からのデータの読出によってリソースＲＡＭが使用さ
れ、さらに、第３使用サイクルで読出データの外部への
出力によりリソースＤＯＵＴが使用される。
＃１〜＃３を要する。すなわち、第１使用サイクル＃１
で外部アドレス信号ＡＤＤの入力によってリソースＡＤ
が使用され、第２使用サイクルでメモリセルアレイ５１
からのデータの読出によってリソースＲＡＭが使用さ
れ、さらに、第３使用サイクルで読出データの外部への
出力によりリソースＤＯＵＴが使用される。
【００４４】一方、書込動作の実行には、２つの使用サ
イクル＃１，＃２を要する。すなわち、第１の使用サイ
クル＃１でアドレス信号ＡＤＤの入力によってリソース
ＡＤが使用され、第２の使用サイクル＃２でデータの入
力およびデータの書込によってリソースＤＩＮおよびリ
ソースＲＡＭが使用される。
イクル＃１，＃２を要する。すなわち、第１の使用サイ
クル＃１でアドレス信号ＡＤＤの入力によってリソース
ＡＤが使用され、第２の使用サイクル＃２でデータの入
力およびデータの書込によってリソースＤＩＮおよびリ
ソースＲＡＭが使用される。
【００４５】次に、図１２に示されるようなリソースの
使用タイミングで従来のシンクロナスＳＲＡＭが動作す
る場合を説明する。
使用タイミングで従来のシンクロナスＳＲＡＭが動作す
る場合を説明する。
【００４６】図１３は、従来のシンクロナスＳＲＡＭの
動作時におけるリソースの使用タイミングを示す模式図
である。この図１３においては、書込動作、読出動作、
読出動作、書込動作、書込動作、読出動作および書込動
作が順次実行される場合のリソースの使用タイミングが
示される。この図１３においても、横方向が時間に対応
する。
動作時におけるリソースの使用タイミングを示す模式図
である。この図１３においては、書込動作、読出動作、
読出動作、書込動作、書込動作、読出動作および書込動
作が順次実行される場合のリソースの使用タイミングが
示される。この図１３においても、横方向が時間に対応
する。
【００４７】図１３を参照して、一連の書込動作および
読出動作は、シンクロナスＳＲＡＭの動作の高速化を図
るため、原則的に次のように実行されることが要求され
る。すなわち、先の書込動作または先の読出動作のリソ
ースＡＤの使用が終了した直後に、そのリソースＡＤが
次の書込動作または次の読出動作で使用されることであ
る。
読出動作は、シンクロナスＳＲＡＭの動作の高速化を図
るため、原則的に次のように実行されることが要求され
る。すなわち、先の書込動作または先の読出動作のリソ
ースＡＤの使用が終了した直後に、そのリソースＡＤが
次の書込動作または次の読出動作で使用されることであ
る。
【００４８】しかし、このような原則的な動作を行なう
と、図１３における読出動作の直後に実行される書込動
作において、リソースＤＯＵＴとリソースＤＩＮとが同
じ使用サイクルで使用されるため、リソースコンフリク
トが生じる。このため、図１３の一連の動作では、その
ようなリソースコンフリクトを避けるために、読出動作
の直後の書込動作の遅延（図中ＳＬＴ）が実行される。
と、図１３における読出動作の直後に実行される書込動
作において、リソースＤＯＵＴとリソースＤＩＮとが同
じ使用サイクルで使用されるため、リソースコンフリク
トが生じる。このため、図１３の一連の動作では、その
ようなリソースコンフリクトを避けるために、読出動作
の直後の書込動作の遅延（図中ＳＬＴ）が実行される。
【００４９】しかし、このように書込動作を遅延させる
と、シンクロナスＳＲＡＭの動作の高速化を阻害すると
いう問題が生じる。
と、シンクロナスＳＲＡＭの動作の高速化を阻害すると
いう問題が生じる。
【００５０】この問題を解決する方法としては、データ
入出力ピン４を入力専用ピンと出力専用ピンとに分ける
ことが考えられる。しかし、その場合には、ピン数が増
加し、そのためにチップコストおよびパッケージコスト
が増加し、さらには、実装するボードの面積の増加によ
り、システムコストが増加するという新たな問題が生じ
る。
入出力ピン４を入力専用ピンと出力専用ピンとに分ける
ことが考えられる。しかし、その場合には、ピン数が増
加し、そのためにチップコストおよびパッケージコスト
が増加し、さらには、実装するボードの面積の増加によ
り、システムコストが増加するという新たな問題が生じ
る。
【００５１】この発明は、このような問題を解決するた
めになされたものであり、チップコスト、パッケージコ
ストおよびシステムコストを増加させることなく、読出
動作直後に書込動作の遅延を除去することを可能とし、
その結果として、キャッシュメモリを高速化し、スーパ
ーコンピュータ、大型計算機、ワークステーションおよ
びパーソナルコンピュータ等のすべてのレベルのコンピ
ュータの速度性能を向上させることを可能とするシンク
ロナスランダムアクセスメモリのような半導体記憶装置
およびその動作方法を提供することを目的とする。
めになされたものであり、チップコスト、パッケージコ
ストおよびシステムコストを増加させることなく、読出
動作直後に書込動作の遅延を除去することを可能とし、
その結果として、キャッシュメモリを高速化し、スーパ
ーコンピュータ、大型計算機、ワークステーションおよ
びパーソナルコンピュータ等のすべてのレベルのコンピ
ュータの速度性能を向上させることを可能とするシンク
ロナスランダムアクセスメモリのような半導体記憶装置
およびその動作方法を提供することを目的とする。
【００５２】
【課題を解決するための手段】請求項１に係る発明の半
導体記憶装置は、メモリセルから読み出された読出デー
タが出力され、メモリセルに書込む書込データが入力さ
れる共通の入出力部を含み、第１のサイクルに読出の内
部アドレス信号を保持し、第１のサイクルに連続する第
２のサイクルに書込の内部アドレス信号を保持するアド
レス信号保持手段と、第１のサイクル以降の特定サイク
ル数後の次サイクルまでに読出データを入出力部に出力
する出力手段と、第２のサイクル以降の特定サイクル数
後の次サイクルに書込の外部アドレス信号に対応する書
込データを入出力部を介して取込み、その書込データを
保持するデータ保持手段とを備えるものである。
導体記憶装置は、メモリセルから読み出された読出デー
タが出力され、メモリセルに書込む書込データが入力さ
れる共通の入出力部を含み、第１のサイクルに読出の内
部アドレス信号を保持し、第１のサイクルに連続する第
２のサイクルに書込の内部アドレス信号を保持するアド
レス信号保持手段と、第１のサイクル以降の特定サイク
ル数後の次サイクルまでに読出データを入出力部に出力
する出力手段と、第２のサイクル以降の特定サイクル数
後の次サイクルに書込の外部アドレス信号に対応する書
込データを入出力部を介して取込み、その書込データを
保持するデータ保持手段とを備えるものである。
【００５３】請求項２に係る発明の半導体記憶装置は、
特定サイクル数が１である。
特定サイクル数が１である。
【００５４】請求項３に係る発明の半導体記憶装置は、
アドレス信号保持手段が第１のアドレス信号保持手段と
第２のアドレス信号保持手段とを含み、第１のアドレス
信号保持手段が第３のサイクルに次の読出の内部アドレ
ス信号を保持し、第２のサイクルで第２のアドレス信号
保持手段に保持された書込の内部アドレス信号と第２の
サイクルに連続する第３のサイクルで第１のアドレス信
号保持手段に保持された読出の内部アドレス信号とを比
較する比較手段と、内部アドレスが一致するときには、
書込の内部アドレス信号に対応するデータ保持手段の書
込データを選択し、内部アドレスが不一致の場合には、
読出の内部アドレス信号に応答してデコード手段により
選択されたメモリセルの読出データを選択し、出力手段
に出力する選択出力手段を備えるものである。
アドレス信号保持手段が第１のアドレス信号保持手段と
第２のアドレス信号保持手段とを含み、第１のアドレス
信号保持手段が第３のサイクルに次の読出の内部アドレ
ス信号を保持し、第２のサイクルで第２のアドレス信号
保持手段に保持された書込の内部アドレス信号と第２の
サイクルに連続する第３のサイクルで第１のアドレス信
号保持手段に保持された読出の内部アドレス信号とを比
較する比較手段と、内部アドレスが一致するときには、
書込の内部アドレス信号に対応するデータ保持手段の書
込データを選択し、内部アドレスが不一致の場合には、
読出の内部アドレス信号に応答してデコード手段により
選択されたメモリセルの読出データを選択し、出力手段
に出力する選択出力手段を備えるものである。
【００５５】請求項４に係る発明の半導体記憶装置は、
第３のサイクルに連続する第４のサイクルに次の外部書
込指示信号が入力される場合に、第２のアドレス信号保
持手段が第４のサイクルに次の書込の内部アドレス信号
を保持し、データ保持手段が第４のサイクル以降の特定
サイクル数後の次サイクルに次の書込の内部アドレス信
号に対応する次の書込データを保持し、書込手段が第４
のサイクル以降の特定サイクル数までに、第２のサイク
ルで第２のアドレス信号保持手段に保持された書込の内
部アドレス信号に対応したメモリセルに、データ保持手
段の書込の内部アドレス信号に対応する書込データを書
込むものである。
第３のサイクルに連続する第４のサイクルに次の外部書
込指示信号が入力される場合に、第２のアドレス信号保
持手段が第４のサイクルに次の書込の内部アドレス信号
を保持し、データ保持手段が第４のサイクル以降の特定
サイクル数後の次サイクルに次の書込の内部アドレス信
号に対応する次の書込データを保持し、書込手段が第４
のサイクル以降の特定サイクル数までに、第２のサイク
ルで第２のアドレス信号保持手段に保持された書込の内
部アドレス信号に対応したメモリセルに、データ保持手
段の書込の内部アドレス信号に対応する書込データを書
込むものである。
【００５６】請求項５に係る発明の半導体記憶装置は、
第２のアドレス信号保持手段が、第１回目の外部書込指
示信号が入力されたときに対応する第１の書込の内部ア
ドレス信号と、第２回目の外部書込指示信号が入力され
たときに対応する第２の書込の内部アドレス信号とを保
持し、データ保持手段が、第１の書込の内部アドレス信
号に対応する第１の書込データと、第２の書込の内部ア
ドレス信号に対応する第２の書込データとを保持し、書
込手段が、第３回目の外部書込指示信号の入力に応じ
て、第３の書込の内部アドレス信号が第２のアドレス信
号保持手段に保持されるサイクルから第３の書込の内部
アドレス信号に対応する第３の書込データが前記データ
保持手段に保持されるサイクルより前までに、第１の書
込の内部アドレス信号に対応するメモリセルに第１の書
込のデータを書込み、第４回目の外部書込指示信号の入
力に応じて、第４の書込の内部アドレス信号が第２のア
ドレス信号保持手段に保持されるサイクルから第４の書
込の内部アドレス信号に対応する第４の書込データがデ
ータ保持手段に保持されるサイクルより前までに、第２
の書込の内部アドレス信号に対応するメモリセルに第２
の書込データを書込むものである。
第２のアドレス信号保持手段が、第１回目の外部書込指
示信号が入力されたときに対応する第１の書込の内部ア
ドレス信号と、第２回目の外部書込指示信号が入力され
たときに対応する第２の書込の内部アドレス信号とを保
持し、データ保持手段が、第１の書込の内部アドレス信
号に対応する第１の書込データと、第２の書込の内部ア
ドレス信号に対応する第２の書込データとを保持し、書
込手段が、第３回目の外部書込指示信号の入力に応じ
て、第３の書込の内部アドレス信号が第２のアドレス信
号保持手段に保持されるサイクルから第３の書込の内部
アドレス信号に対応する第３の書込データが前記データ
保持手段に保持されるサイクルより前までに、第１の書
込の内部アドレス信号に対応するメモリセルに第１の書
込のデータを書込み、第４回目の外部書込指示信号の入
力に応じて、第４の書込の内部アドレス信号が第２のア
ドレス信号保持手段に保持されるサイクルから第４の書
込の内部アドレス信号に対応する第４の書込データがデ
ータ保持手段に保持されるサイクルより前までに、第２
の書込の内部アドレス信号に対応するメモリセルに第２
の書込データを書込むものである。
【００５７】請求項６に係る発明の半導体記憶装置の動
作方法は、複数のメモリセルを含むメモリセルアレイ
と、入力されるアドレス信号を保持するアドレス信号保
持手段と、メモリセルから読み出された読出データが出
力され、メモリセルに書込む書込データが入力される共
通の入出力部と、入出力部を介して入力される書込デー
タを保持するデータ保持手段とを含み、動作のサイクル
を規定する外部クロック信号に同期して動作し、外部ク
ロック信号に基づく第１のサイクルに外部読出指示信号
が入力され、第１のサイクルに連続する第２のサイクル
に外部書込指示信号が入力される場合の半導体記憶装置
の動作方法であって、第１のサイクルに、入力される読
出のアドレス信号をアドレス信号保持手段に保持するス
テップと、第２のサイクルに、入力される書込のアドレ
ス信号をアドレス信号保持手段に保持するステップと、
第１のサイクル以降の特定サイクル数後の次サイクルま
でに読出データを入出力部に出力するステップと、第２
のサイクル以降の特定サイクル数後の次サイクルに書込
のアドレス信号に対応する書込データをデータ保持手段
に保持するステップとを備えるものである。
作方法は、複数のメモリセルを含むメモリセルアレイ
と、入力されるアドレス信号を保持するアドレス信号保
持手段と、メモリセルから読み出された読出データが出
力され、メモリセルに書込む書込データが入力される共
通の入出力部と、入出力部を介して入力される書込デー
タを保持するデータ保持手段とを含み、動作のサイクル
を規定する外部クロック信号に同期して動作し、外部ク
ロック信号に基づく第１のサイクルに外部読出指示信号
が入力され、第１のサイクルに連続する第２のサイクル
に外部書込指示信号が入力される場合の半導体記憶装置
の動作方法であって、第１のサイクルに、入力される読
出のアドレス信号をアドレス信号保持手段に保持するス
テップと、第２のサイクルに、入力される書込のアドレ
ス信号をアドレス信号保持手段に保持するステップと、
第１のサイクル以降の特定サイクル数後の次サイクルま
でに読出データを入出力部に出力するステップと、第２
のサイクル以降の特定サイクル数後の次サイクルに書込
のアドレス信号に対応する書込データをデータ保持手段
に保持するステップとを備えるものである。
【００５８】請求項７に係る発明の半導体記憶装置の動
作方法は、特定サイクル数が１である。
作方法は、特定サイクル数が１である。
【００５９】請求項８に係る発明の半導体記憶装置の動
作方法は、第２のサイクルに連続する第３のサイクルに
次の外部書込指示信号が入力される場合の半導体装置の
動作方法であって、第３のサイクルに次の書込のアドレ
ス信号をアドレス信号保持手段に保持するステップと、
第３のサイクル以降の特定サイクル数後の次サイクルに
次の書込のアドレス信号に対応する次の書込データをデ
ータ保持手段に保持するステップと、第３のサイクル以
降の特定サイクル数までに、第２のサイクルでアドレス
信号保持手段に保持された書込のアドレス信号に対応し
たメモリセルに、データ保持手段の書込のアドレス信号
に対応する書込データを書込むステップとを備えるもの
である。
作方法は、第２のサイクルに連続する第３のサイクルに
次の外部書込指示信号が入力される場合の半導体装置の
動作方法であって、第３のサイクルに次の書込のアドレ
ス信号をアドレス信号保持手段に保持するステップと、
第３のサイクル以降の特定サイクル数後の次サイクルに
次の書込のアドレス信号に対応する次の書込データをデ
ータ保持手段に保持するステップと、第３のサイクル以
降の特定サイクル数までに、第２のサイクルでアドレス
信号保持手段に保持された書込のアドレス信号に対応し
たメモリセルに、データ保持手段の書込のアドレス信号
に対応する書込データを書込むステップとを備えるもの
である。
【００６０】請求項９に係る発明の半導体記憶装置の動
作方法は、第１回目の外部書込指示信号が入力されたと
きに対応する第１の書込のアドレス信号をアドレス信号
保持手段に保持するステップと、第２回目の外部書込指
示信号が入力されたときに対応する第２の書込のアドレ
ス信号をアドレス信号保持手段に保持するステップと、
第１の書込のアドレス信号に対応する第１の書込データ
をデータ保持手段に保持するステップと、第２の書込の
アドレス信号に対応する第２の書込データをデータ保持
手段に保持するステップと、第３回目の外部書込指示信
号の入力に応じて、第３の書込のアドレス信号がアドレ
ス信号保持手段に保持されるサイクルから第３の書込の
アドレス信号に対応する第３の書込データがデータ保持
手段に保持されるサイクルより前までに、第１の書込の
アドレス信号に対応するメモリセルに第１の書込のデー
タを書込むステップと、第４回目の外部書込指示信号の
入力に応じて、第４の書込のアドレス信号が第２のアド
レス信号保持手段に保持されるサイクルから第４の書込
のアドレス信号に対応する第４の書込データがデータ保
持手段に保持されるサイクルより前までに、第２の書込
のアドレス信号に対応するメモリセルに第２の書込デー
タを書込むステップと、を備えるものである。
作方法は、第１回目の外部書込指示信号が入力されたと
きに対応する第１の書込のアドレス信号をアドレス信号
保持手段に保持するステップと、第２回目の外部書込指
示信号が入力されたときに対応する第２の書込のアドレ
ス信号をアドレス信号保持手段に保持するステップと、
第１の書込のアドレス信号に対応する第１の書込データ
をデータ保持手段に保持するステップと、第２の書込の
アドレス信号に対応する第２の書込データをデータ保持
手段に保持するステップと、第３回目の外部書込指示信
号の入力に応じて、第３の書込のアドレス信号がアドレ
ス信号保持手段に保持されるサイクルから第３の書込の
アドレス信号に対応する第３の書込データがデータ保持
手段に保持されるサイクルより前までに、第１の書込の
アドレス信号に対応するメモリセルに第１の書込のデー
タを書込むステップと、第４回目の外部書込指示信号の
入力に応じて、第４の書込のアドレス信号が第２のアド
レス信号保持手段に保持されるサイクルから第４の書込
のアドレス信号に対応する第４の書込データがデータ保
持手段に保持されるサイクルより前までに、第２の書込
のアドレス信号に対応するメモリセルに第２の書込デー
タを書込むステップと、を備えるものである。
【００６１】
【００６２】
【００６３】
【作用】請求項１に係る発明によれば、第１のサイクル
に外部読出指示信号が入力され、第２のサイクルに外部
書込指示信号が入力される場合に、アドレス信号の保持
と入出力部にデータを入出力する間のサイクル数が読出
しと書込みで同じ特定サイクル数で規定されていること
から、読出データと書込データが入出力部において衝突
するリソースコンフリクト問題が生じない。
に外部読出指示信号が入力され、第２のサイクルに外部
書込指示信号が入力される場合に、アドレス信号の保持
と入出力部にデータを入出力する間のサイクル数が読出
しと書込みで同じ特定サイクル数で規定されていること
から、読出データと書込データが入出力部において衝突
するリソースコンフリクト問題が生じない。
【００６４】請求項２に係る発明によれば、特定サイク
ル数が１であるため、入出力部に読出データを出力する
までの時間を確保でき、また、特定サイクル数が１より
大きい場合に比べ、読出しおよび書込み動作を実行する
ためのサイクル数の増加の問題も抑えられる。
ル数が１であるため、入出力部に読出データを出力する
までの時間を確保でき、また、特定サイクル数が１より
大きい場合に比べ、読出しおよび書込み動作を実行する
ためのサイクル数の増加の問題も抑えられる。
【００６５】請求項３に係る発明によれば、第２のサイ
クルで指定された書込のアドレスに対応するメモリセル
に書込データが書込まれていなく、第３のサイクルで次
の読出指示信号が入力され、第２と第３のサイクルで指
定するアドレスが同じ場合でも、正確なデータを入出力
部に出力することができる。
クルで指定された書込のアドレスに対応するメモリセル
に書込データが書込まれていなく、第３のサイクルで次
の読出指示信号が入力され、第２と第３のサイクルで指
定するアドレスが同じ場合でも、正確なデータを入出力
部に出力することができる。
【００６６】請求項４に係る発明によれば、第４のサイ
クル以降の特定サイクル数までは、次の書込データがま
だデータ保持手段に保持されていないことから、書込手
段が次の書込データに対して使用されないこととなり、
書込手段を前の書込データをメモリセルに書込むことに
使うことができ、半導体記憶装置を有効に動作させるこ
とができる。
クル以降の特定サイクル数までは、次の書込データがま
だデータ保持手段に保持されていないことから、書込手
段が次の書込データに対して使用されないこととなり、
書込手段を前の書込データをメモリセルに書込むことに
使うことができ、半導体記憶装置を有効に動作させるこ
とができる。
【００６７】請求項５に係る発明によれば、特定サイク
ル数が１であり、第１回目と第２回目の外部書込指示信
号が連続して入力され、第１の書込データをメモリセル
に書込む前に、第２の書込みの内部アドレスが入力され
る場合でも、第１と第２の書込みの内部アドレス信号お
よび書込データを保持し、第３回目の外部書込指示信号
の入力に応じて第１の書込データをメモリセルに書込
み、第４回目の外部書込指示信号の入力に応じて第２の
書込データをメモリセルに書込むことで書込み動作が実
現できる。 つまり、書込みが連続した場合でも、メモリ
セルへの書込みを遅らせることで、アドレス信号および
データの入力の遅れをなくしている。
ル数が１であり、第１回目と第２回目の外部書込指示信
号が連続して入力され、第１の書込データをメモリセル
に書込む前に、第２の書込みの内部アドレスが入力され
る場合でも、第１と第２の書込みの内部アドレス信号お
よび書込データを保持し、第３回目の外部書込指示信号
の入力に応じて第１の書込データをメモリセルに書込
み、第４回目の外部書込指示信号の入力に応じて第２の
書込データをメモリセルに書込むことで書込み動作が実
現できる。 つまり、書込みが連続した場合でも、メモリ
セルへの書込みを遅らせることで、アドレス信号および
データの入力の遅れをなくしている。
【００６８】請求項６に係る発明によれば、ほぼ請求項
１に係る発明と同様の作用を奏する。
１に係る発明と同様の作用を奏する。
【００６９】請求項７に係る発明によれば、ほぼ請求項
２に係る発明と同様の作用を奏する。
２に係る発明と同様の作用を奏する。
【００７０】請求項８に係る発明によれば、ほぼ請求項
４に係る発明と同様の作用を奏する。
４に係る発明と同様の作用を奏する。
【００７１】請求項９に係る発明によれば、ほぼ請求項
５に係る発明と同様の作用を奏する。
５に係る発明と同様の作用を奏する。
【００７２】
【００７３】
【００７４】
【実施例】次に、この発明の実施例を図面に基づいて詳
細に説明する。 第１実施例 まず、第１実施例によるシンクロナスＳＲＡＭの動作の
概念について説明する。
細に説明する。 第１実施例 まず、第１実施例によるシンクロナスＳＲＡＭの動作の
概念について説明する。
【００７５】図１は、第１実施例によるシンクロナスＳ
ＲＡＭのリソースの基本的な使用タイミングを示す模式
図である。この図１は、図１２に対応するものである。
図１に示されるリソースの基本的な使用タイミングが図
１２に示されるものと異なるのは、書込動作におけるリ
ソースの使用タイミングである。
ＲＡＭのリソースの基本的な使用タイミングを示す模式
図である。この図１は、図１２に対応するものである。
図１に示されるリソースの基本的な使用タイミングが図
１２に示されるものと異なるのは、書込動作におけるリ
ソースの使用タイミングである。
【００７６】具体的には、書込動作の実行が、基本的に
３つの使用サイクル＃１〜＃３で行なわれる。すなわ
ち、第１の使用サイクルでアドレス信号の入力によって
リソースＡＤが使用され、第２の使用サイクルにおいて
はリソースが使用されず、第３の使用サイクルでデータ
の入力およびデータの書込によってリソースＲＡＭおよ
びリソースＤＩＮが使用される。
３つの使用サイクル＃１〜＃３で行なわれる。すなわ
ち、第１の使用サイクルでアドレス信号の入力によって
リソースＡＤが使用され、第２の使用サイクルにおいて
はリソースが使用されず、第３の使用サイクルでデータ
の入力およびデータの書込によってリソースＲＡＭおよ
びリソースＤＩＮが使用される。
【００７７】すなわち、第２の使用サイクルは、リソー
スＲＡＭおよびリソースＤＩＮを遅延（図中ＳＴＬ）さ
せるサイクルである。ただし、図１に示された書込動作
は、基本的な動作であり、実際の動作においては、リソ
ースＲＡＭが、第３の使用サイクル以降に遅延される場
合がある。
スＲＡＭおよびリソースＤＩＮを遅延（図中ＳＴＬ）さ
せるサイクルである。ただし、図１に示された書込動作
は、基本的な動作であり、実際の動作においては、リソ
ースＲＡＭが、第３の使用サイクル以降に遅延される場
合がある。
【００７８】次に、図１に示されるリソースの基本的使
用タイミングによりシンクロナスＳＲＡＭが動作する場
合について説明する。図２は、第１実施例によるシンク
ロナスＳＲＡＭの動作時におけるリソースの使用タイミ
ングを示す模式図である。この図２は、図１３に対応す
るものである。
用タイミングによりシンクロナスＳＲＡＭが動作する場
合について説明する。図２は、第１実施例によるシンク
ロナスＳＲＡＭの動作時におけるリソースの使用タイミ
ングを示す模式図である。この図２は、図１３に対応す
るものである。
【００７９】図２のリソースの使用タイミングが図１３
のものと異なるのは、次の点である。読出動作直後の書
込動作におけるリソースＡＤの使用タイミングが異な
る。また、基本的動作タイミングに基づく書込動作のリ
ソースＤＩＮの使用タイミングが異なる。さらに、基本
的動作タイミングおよびそのタイミングからさらに遅延
されるタイミングに基づくリソースＲＡＭの使用タイミ
ングである。
のものと異なるのは、次の点である。読出動作直後の書
込動作におけるリソースＡＤの使用タイミングが異な
る。また、基本的動作タイミングに基づく書込動作のリ
ソースＤＩＮの使用タイミングが異なる。さらに、基本
的動作タイミングおよびそのタイミングからさらに遅延
されるタイミングに基づくリソースＲＡＭの使用タイミ
ングである。
【００８０】図１に示されるようにリソースＤＯＵＴお
よびＤＩＮの使用タイミングは、同じ第３サイクルであ
る。このため、図２に示されるように、各サイクルで読
出動作または書込動作を開始しても、リソースＤＯＵＴ
とリソースＤＩＮとのリソースコンフリクトが発生しな
い。ただし、図１に示されるような基本的な使用タイミ
ングを実行するだけでは、書込動作の直後に読出動作を
行なう場合において、リソースＲＡＭについてリソース
コンフリクトが発生する。
よびＤＩＮの使用タイミングは、同じ第３サイクルであ
る。このため、図２に示されるように、各サイクルで読
出動作または書込動作を開始しても、リソースＤＯＵＴ
とリソースＤＩＮとのリソースコンフリクトが発生しな
い。ただし、図１に示されるような基本的な使用タイミ
ングを実行するだけでは、書込動作の直後に読出動作を
行なう場合において、リソースＲＡＭについてリソース
コンフリクトが発生する。
【００８１】それを解決するために、この図２のリソー
スの使用タイミングにおいては、書込動作のリソースＲ
ＡＭの使用タイミングを、その次に実行される書込動作
における２つ目の使用サイクルで使用する。それは、書
込動作の２つ目の使用サイクルは、リソースを使用して
いないからである。
スの使用タイミングにおいては、書込動作のリソースＲ
ＡＭの使用タイミングを、その次に実行される書込動作
における２つ目の使用サイクルで使用する。それは、書
込動作の２つ目の使用サイクルは、リソースを使用して
いないからである。
【００８２】したがって、ある書込動作において入力さ
れたデータは、次の書込動作において書込まれることに
なる。このため、たとえ、書込動作が連続して多数発生
しても、ある任意の期間において、書込を待たされてい
るデータの数は、最大１つとなる。このようなデータの
保持に関する動作は、書込データを保持するデータ保持
回路と、その保持されるデータに対応するアドレス信号
を保持するアドレス信号保持回路とを設けることによっ
て実現可能である。
れたデータは、次の書込動作において書込まれることに
なる。このため、たとえ、書込動作が連続して多数発生
しても、ある任意の期間において、書込を待たされてい
るデータの数は、最大１つとなる。このようなデータの
保持に関する動作は、書込データを保持するデータ保持
回路と、その保持されるデータに対応するアドレス信号
を保持するアドレス信号保持回路とを設けることによっ
て実現可能である。
【００８３】ところが、ここで問題となるのは、保持さ
れているデータ、すなわちまだ書込まれていないデータ
に対して読出が要求された場合である。この場合におい
ては、データがまだ書込まれていないため、保持されて
いるデータを読出データとして外部へ出力する必要があ
る。したがって、図２に示されるように、書込動作の直
後にその書込動作において保持された書込データに対し
て読出動作が要求された場合に、図中の矢印で示される
ような経路で保持されたデータをメモリセルアレイ５１
をバイパスして読出す必要がある。
れているデータ、すなわちまだ書込まれていないデータ
に対して読出が要求された場合である。この場合におい
ては、データがまだ書込まれていないため、保持されて
いるデータを読出データとして外部へ出力する必要があ
る。したがって、図２に示されるように、書込動作の直
後にその書込動作において保持された書込データに対し
て読出動作が要求された場合に、図中の矢印で示される
ような経路で保持されたデータをメモリセルアレイ５１
をバイパスして読出す必要がある。
【００８４】次に、図２に示されるようなリソースの使
用タイミングを実現するシンクロナスＳＲＡＭの具体例
について説明する。図３は、第１実施例によるシンクロ
ナスＳＲＡＭの構成を示すブロック図である。
用タイミングを実現するシンクロナスＳＲＡＭの具体例
について説明する。図３は、第１実施例によるシンクロ
ナスＳＲＡＭの構成を示すブロック図である。
【００８５】図３のシンクロナスＳＲＡＭが図１０のも
のと異なるのは、図２のラッチ回路２５が取り除かれ、
ラッチ回路１３，１４，１５，２０，２１，２２、マル
チプレクサ３１、３２、コンパレータ４１および論理ゲ
ート６５，６６，７０が追加されて設けられたことであ
る。ここで、ラッチ回路１３，１４は、レジスタを構成
する。
のと異なるのは、図２のラッチ回路２５が取り除かれ、
ラッチ回路１３，１４，１５，２０，２１，２２、マル
チプレクサ３１、３２、コンパレータ４１および論理ゲ
ート６５，６６，７０が追加されて設けられたことであ
る。ここで、ラッチ回路１３，１４は、レジスタを構成
する。
【００８６】外部アドレス信号ＡＤＤは、アドレス入力
ピン１から入力され、バッファ回路６１を介してラッチ
回路１１に与えられる。ラッチ回路１１の出力信号は、
ラッチ回路１３，１４，１５を介し、内部アドレス信号
ＷＡＤＤとしてマルチプレクサ３１に与えられるととも
に、ラッチ回路１６を介し、内部アドレス信号ＲＡＤＤ
としてラッチ回路３１に与えられる。
ピン１から入力され、バッファ回路６１を介してラッチ
回路１１に与えられる。ラッチ回路１１の出力信号は、
ラッチ回路１３，１４，１５を介し、内部アドレス信号
ＷＡＤＤとしてマルチプレクサ３１に与えられるととも
に、ラッチ回路１６を介し、内部アドレス信号ＲＡＤＤ
としてラッチ回路３１に与えられる。
【００８７】外部ライトイネーブル信号ＮＷＥは、コン
トロール入力ピン２から入力され、バッファ回路６２お
よびラッチ回路１２を介してラッチ回路１７に与えられ
る。
トロール入力ピン２から入力され、バッファ回路６２お
よびラッチ回路１２を介してラッチ回路１７に与えられ
る。
【００８８】ラッチ回路１７の出力信号である内部ライ
トイネーブル信号ＮＷＥｉｎは、マルチプレクサ３１、
読出回路５３、書込回路５４および論理ゲート６５に与
えられるとともに、ラッチ回路２０および２１を介して
論理ゲート７０に与えられる。ただし、論理ゲート６
５，６７のそれぞれには、内部ライトイネーブル信号Ｎ
ＷＥｉｎが反転されて与えられる。
トイネーブル信号ＮＷＥｉｎは、マルチプレクサ３１、
読出回路５３、書込回路５４および論理ゲート６５に与
えられるとともに、ラッチ回路２０および２１を介して
論理ゲート７０に与えられる。ただし、論理ゲート６
５，６７のそれぞれには、内部ライトイネーブル信号Ｎ
ＷＥｉｎが反転されて与えられる。
【００８９】論理ゲート６５および６７のそれぞれは、
内部ライトイネーブル信号ＮＷＥｉｎの他に内部クロッ
ク信号ＰＨ１を受ける。論理ゲート６５は、その出力信
号ＰＨ１・ＷＥを、ラッチ回路１３に制御信号として与
える。論理ゲート７０は、その出力信号ＰＨ１・ＷＥを
ラッチ回路２２に制御信号として与える。
内部ライトイネーブル信号ＮＷＥｉｎの他に内部クロッ
ク信号ＰＨ１を受ける。論理ゲート６５は、その出力信
号ＰＨ１・ＷＥを、ラッチ回路１３に制御信号として与
える。論理ゲート７０は、その出力信号ＰＨ１・ＷＥを
ラッチ回路２２に制御信号として与える。
【００９０】これらの論理ゲート６５および７０のそれ
ぞれは、内部ライトイネーブル信号ＮＷＥｉｎがＨレベ
ルであり、かつ内部クロック信号ＰＨ１がＨレベルであ
る場合にその出力信号がＨレベルになる。
ぞれは、内部ライトイネーブル信号ＮＷＥｉｎがＨレベ
ルであり、かつ内部クロック信号ＰＨ１がＨレベルであ
る場合にその出力信号がＨレベルになる。
【００９１】外部からの書込データは、データ入出力ピ
ン４から入力され、バッファ回路６７を介してラッチ回
路２２に与えられる。ラッチ回路２２の出力信号である
書込データＷＤは、書込回路５４およびマルチプレクサ
３２のそれぞれに与えられる。マルチプレクサ３２は、
その他のデータとして、読出回路５３から出力される読
出データＲＤも受ける。
ン４から入力され、バッファ回路６７を介してラッチ回
路２２に与えられる。ラッチ回路２２の出力信号である
書込データＷＤは、書込回路５４およびマルチプレクサ
３２のそれぞれに与えられる。マルチプレクサ３２は、
その他のデータとして、読出回路５３から出力される読
出データＲＤも受ける。
【００９２】コンパレータ４１は、内部アドレス信号Ｗ
ＡＤＤおよびＲＡＤＤを受ける。コンパレータ４１の出
力信号ＨＩＴは、論理ゲート６６に与えられる。この出
力信号ＨＩＴは、内部アドレス信号ＷＡＤＤおよびＲＡ
ＤＤが一致した場合にＨレベルとなる。
ＡＤＤおよびＲＡＤＤを受ける。コンパレータ４１の出
力信号ＨＩＴは、論理ゲート６６に与えられる。この出
力信号ＨＩＴは、内部アドレス信号ＷＡＤＤおよびＲＡ
ＤＤが一致した場合にＨレベルとなる。
【００９３】論理ゲート６６は、その他に、内部ライト
イネーブル信号ＮＷＥｉｎを受ける。論理ゲート６６の
出力信号はマルチプレクサ３２に制御信号として与えら
れる。論理ゲート６６の出力信号は、与えられる出力信
号ＨＩＴおよび内部ライトイネーブル信号ＮＷＥｉｎが
ともにＨレベルになった場合にＨレベルになる。
イネーブル信号ＮＷＥｉｎを受ける。論理ゲート６６の
出力信号はマルチプレクサ３２に制御信号として与えら
れる。論理ゲート６６の出力信号は、与えられる出力信
号ＨＩＴおよび内部ライトイネーブル信号ＮＷＥｉｎが
ともにＨレベルになった場合にＨレベルになる。
【００９４】マルチプレクサ３２は、論理ゲート６６か
ら与えられる制御信号がＨレベルである場合に書込デー
タＷＤを出力し、一方、その制御信号がＬレベルである
場合に読出データＲＤを出力する。マルチプレクサ３２
の出力信号は、ラッチ回路１８，１９およびトライステ
ートバッファ回路６８を介してデータ入出力ピン４に与
えられ、外部に出力される。
ら与えられる制御信号がＨレベルである場合に書込デー
タＷＤを出力し、一方、その制御信号がＬレベルである
場合に読出データＲＤを出力する。マルチプレクサ３２
の出力信号は、ラッチ回路１８，１９およびトライステ
ートバッファ回路６８を介してデータ入出力ピン４に与
えられ、外部に出力される。
【００９５】次に、図３に示されるシンクロナスＳＲＡ
Ｍに用いられるラッチ回路１１，１２，…について詳細
に説明する。図４は、ラッチ回路の構成を示す回路図で
ある。
Ｍに用いられるラッチ回路１１，１２，…について詳細
に説明する。図４は、ラッチ回路の構成を示す回路図で
ある。
【００９６】図４を参照して、このラッチ回路は、入力
端子９１と出力端子９２との間にＭＯＳトランジスタ８
１、入力端子と出力端子とが相互に接続されたインバー
タ８２，８３およびインバータ８４が接続される。
端子９１と出力端子９２との間にＭＯＳトランジスタ８
１、入力端子と出力端子とが相互に接続されたインバー
タ８２，８３およびインバータ８４が接続される。
【００９７】インバータ８２および８３は、前述のよう
に接続されるため、２つの安定状態を有し、１ビットの
情報を保持することが可能となっている。また、ＭＯＳ
トランジスタ８１は、そのゲートに制御信号として、た
とえば、内部クロック信号ＰＨ１、ＰＨ２、制御信号Ｐ
Ｈ１・ＷＥまたは制御信号ＰＨ１・ＷＥＤを受ける。
に接続されるため、２つの安定状態を有し、１ビットの
情報を保持することが可能となっている。また、ＭＯＳ
トランジスタ８１は、そのゲートに制御信号として、た
とえば、内部クロック信号ＰＨ１、ＰＨ２、制御信号Ｐ
Ｈ１・ＷＥまたは制御信号ＰＨ１・ＷＥＤを受ける。
【００９８】次に動作について説明する。ＭＯＳトラン
ジスタ８１が、そのゲートに受ける信号に応答して導通
状態になると、入力端子９１から入力されたデータがこ
のラッチ回路の内部に転送され、そして、出力端子９２
から出力される。一方、ＭＯＳトランジスタ８１が、そ
のゲートに与えられる信号に応答して非導通状態になる
と、その非導通状態になる直前の出力信号が保持され、
その保持された出力信号が、出力端子９２から出力され
続ける。
ジスタ８１が、そのゲートに受ける信号に応答して導通
状態になると、入力端子９１から入力されたデータがこ
のラッチ回路の内部に転送され、そして、出力端子９２
から出力される。一方、ＭＯＳトランジスタ８１が、そ
のゲートに与えられる信号に応答して非導通状態になる
と、その非導通状態になる直前の出力信号が保持され、
その保持された出力信号が、出力端子９２から出力され
続ける。
【００９９】次に、図３に示されるシンクロナスＳＲＡ
Ｍの動作について説明する。図５は、図３のシンクロナ
スＳＲＡＭにおける内部アドレス信号の生成に関する動
作を示すタイミングチャートである。また、図６は、図
３のシンクロナスＳＲＡＭにおけるデータの書込および
読出に関する動作を示すタイミングチャートである。
Ｍの動作について説明する。図５は、図３のシンクロナ
スＳＲＡＭにおける内部アドレス信号の生成に関する動
作を示すタイミングチャートである。また、図６は、図
３のシンクロナスＳＲＡＭにおけるデータの書込および
読出に関する動作を示すタイミングチャートである。
【０１００】図５および図６においては、書込動作、読
出動作、書込動作、読出動作および読出動作が順に実行
される場合の動作を示しており、第１サイクルＣＹ１〜
第５ＣＹ５のそれぞれに対応して示される“ＷＲＩＴ
Ｅ”および“ＲＥＡＤ”のそれぞれは、図１に示される
書込動作および読出動作のそれぞれの第２の使用サイク
ルに対応する。
出動作、書込動作、読出動作および読出動作が順に実行
される場合の動作を示しており、第１サイクルＣＹ１〜
第５ＣＹ５のそれぞれに対応して示される“ＷＲＩＴ
Ｅ”および“ＲＥＡＤ”のそれぞれは、図１に示される
書込動作および読出動作のそれぞれの第２の使用サイク
ルに対応する。
【０１０１】図５および図６の一連の動作においては、
第３サイクルＣＹ３において実行される書込動作で、デ
ータの書込のためのアドレスとして指定されたアドレス
Ａ２と同じアドレスＡ３のデータが、第４サイクルＣＹ
４の読出動作でデータ読出のためのアドレスとして指定
される場合が示される。すなわち、アドレスＡ２とアド
レスＡ３とが一致すると仮定する。
第３サイクルＣＹ３において実行される書込動作で、デ
ータの書込のためのアドレスとして指定されたアドレス
Ａ２と同じアドレスＡ３のデータが、第４サイクルＣＹ
４の読出動作でデータ読出のためのアドレスとして指定
される場合が示される。すなわち、アドレスＡ２とアド
レスＡ３とが一致すると仮定する。
【０１０２】まず、図５を用いて、内部アドレス信号の
生成に関する動作について説明する。第１サイクルＣＹ
１の期間の最初における外部クロック信号Ｋの立上がり
エッジで、外部ライトイネーブル信号ＮＷＥおよび外部
アドレス信号ＡＤＤがサンプリングされる。これによ
り、内部ライトイネーブル信号ＮＷＥｉｎがＬレベルに
立下がるとともに、内部アドレス信号ＲＡＤＤがアドレ
スＡ０になる。さらに、内部ライトイネーブル信号ＮＷ
ＥｉｎがＬレベルになり、かつ内部クロック信号ＰＨ１
がＨレベルになるため、外部アドレス信号ＡＤＤに対応
するラッチ回路１１の出力信号が、ラッチ回路１３およ
び１４が構成するレジスタに取込まれ、保持される。
生成に関する動作について説明する。第１サイクルＣＹ
１の期間の最初における外部クロック信号Ｋの立上がり
エッジで、外部ライトイネーブル信号ＮＷＥおよび外部
アドレス信号ＡＤＤがサンプリングされる。これによ
り、内部ライトイネーブル信号ＮＷＥｉｎがＬレベルに
立下がるとともに、内部アドレス信号ＲＡＤＤがアドレ
スＡ０になる。さらに、内部ライトイネーブル信号ＮＷ
ＥｉｎがＬレベルになり、かつ内部クロック信号ＰＨ１
がＨレベルになるため、外部アドレス信号ＡＤＤに対応
するラッチ回路１１の出力信号が、ラッチ回路１３およ
び１４が構成するレジスタに取込まれ、保持される。
【０１０３】このように保持されたアドレス信号は、第
１サイクルの第２フェイズでラッチ回路１４を通過し、
第２サイクルの第１フェイズＰｈ１でラッチ回路１５を
通過することにより、内部アドレス信号ＷＡＤＤとして
マルチプレクサ３１に与えられる。
１サイクルの第２フェイズでラッチ回路１４を通過し、
第２サイクルの第１フェイズＰｈ１でラッチ回路１５を
通過することにより、内部アドレス信号ＷＡＤＤとして
マルチプレクサ３１に与えられる。
【０１０４】このように、書込動作の第１フェイズＰｈ
１の期間においてのみアドレス信号がラッチ回路１３に
取込まれるため、書込動作についてのアドレスＡ（−
１），Ａ０，Ａ２のみが内部アドレス信号ＷＡＤＤとな
る。
１の期間においてのみアドレス信号がラッチ回路１３に
取込まれるため、書込動作についてのアドレスＡ（−
１），Ａ０，Ａ２のみが内部アドレス信号ＷＡＤＤとな
る。
【０１０５】マルチプレクサ３１は、内部ライトイネー
ブル信号ＮＷＥｉｎがＬレベルである場合に、内部アド
レス信号ＷＡＤＤを選択し、それを内部アドレス信号Ａ
ＡＤＤとしてデコーダ５２に与える。一方、内部ライト
イネーブル信号ＮＷＥｉｎがＨレベルである場合に、マ
ルチプレクサ３１は、内部アドレス信号ＲＡＤＤを選択
し、それを内部アドレス信号ＡＡＤＤとしてデコーダ５
２に与える。
ブル信号ＮＷＥｉｎがＬレベルである場合に、内部アド
レス信号ＷＡＤＤを選択し、それを内部アドレス信号Ａ
ＡＤＤとしてデコーダ５２に与える。一方、内部ライト
イネーブル信号ＮＷＥｉｎがＨレベルである場合に、マ
ルチプレクサ３１は、内部アドレス信号ＲＡＤＤを選択
し、それを内部アドレス信号ＡＡＤＤとしてデコーダ５
２に与える。
【０１０６】したがって、読出動作時においては、読出
のための内部アドレス信号ＲＡＤＤがその読出動作の期
間にデコーダ５２に与えられる。一方、書込動作時にお
いては、その書込動作の１回前の書込動作に対応する内
部アドレス信号ＷＡＤＤがデコーダ５２に与えられる。
のための内部アドレス信号ＲＡＤＤがその読出動作の期
間にデコーダ５２に与えられる。一方、書込動作時にお
いては、その書込動作の１回前の書込動作に対応する内
部アドレス信号ＷＡＤＤがデコーダ５２に与えられる。
【０１０７】次に、図６を参照して、データの書込およ
び読出に関する動作について説明する。
び読出に関する動作について説明する。
【０１０８】第１サイクルＣＹ１において実行される書
込動作では、データの書込に関する内部アドレス信号Ｒ
ＡＤＤにより指定されるアドレスＡ０に、データＤＤＩ
Ｎに示されるデータＤＩＮ０が対応する。
込動作では、データの書込に関する内部アドレス信号Ｒ
ＡＤＤにより指定されるアドレスＡ０に、データＤＤＩ
Ｎに示されるデータＤＩＮ０が対応する。
【０１０９】データＤＩＮ０は、第２サイクルの第１フ
ェイズＰｈ１においてＨレベルになる論理ゲート７０の
出力信号ＰＨ１・ＷＥＤに応答してラッチ回路２２に取
込まれ、書込データＷＤ０としてそのラッチ回路２２か
ら出力される。この書込データＷＤ０は、第４サイクル
ＣＹ４の最初まで保持される。
ェイズＰｈ１においてＨレベルになる論理ゲート７０の
出力信号ＰＨ１・ＷＥＤに応答してラッチ回路２２に取
込まれ、書込データＷＤ０としてそのラッチ回路２２か
ら出力される。この書込データＷＤ０は、第４サイクル
ＣＹ４の最初まで保持される。
【０１１０】そして、第２サイクルＣＹ２において実行
される読出動作では、データの読出のために内部アドレ
ス信号ＲＡＤＤで指定されるアドレスＡ１に対応するデ
ータＲＤ１が、メモリセルアレイ５１から読出され、そ
れが読出回路５３から出力される読出データＲＤに現れ
る。
される読出動作では、データの読出のために内部アドレ
ス信号ＲＡＤＤで指定されるアドレスＡ１に対応するデ
ータＲＤ１が、メモリセルアレイ５１から読出され、そ
れが読出回路５３から出力される読出データＲＤに現れ
る。
【０１１１】この第２サイクルＣＹ２においては、内部
アドレス信号ＲＡＤＤおよびＷＡＤＤが一致しないた
め、コンパレータ４１の出力信号ＨＩＴがＬレベルであ
る。そのため、データＲＤ１は、第３サイクルＣＹ３に
おいて、マルチプレクサ３２からラッチ回路２０，２１
およびトライステートバッファ回路６８を介してデータ
入出力ピン４に与えられる。
アドレス信号ＲＡＤＤおよびＷＡＤＤが一致しないた
め、コンパレータ４１の出力信号ＨＩＴがＬレベルであ
る。そのため、データＲＤ１は、第３サイクルＣＹ３に
おいて、マルチプレクサ３２からラッチ回路２０，２１
およびトライステートバッファ回路６８を介してデータ
入出力ピン４に与えられる。
【０１１２】そして、第３サイクルＣＹ３において実行
される書込動作は、第１サイクルＣＹ１で開始される書
込動作と同様に実行される。その場合、デコーダ５２に
与えられる内部アドレス信号ＡＡＤＤのアドレスは、内
部アドレス信号ＷＡＤＤに示されるアドレスＡ０であ
る。
される書込動作は、第１サイクルＣＹ１で開始される書
込動作と同様に実行される。その場合、デコーダ５２に
与えられる内部アドレス信号ＡＡＤＤのアドレスは、内
部アドレス信号ＷＡＤＤに示されるアドレスＡ０であ
る。
【０１１３】このため、第３サイクルＣＹ３では、メモ
リセルアレイ５１において、アドレスＡ０に対応するメ
モリセルに、データＷＤ０が書込まれる。すなわち、こ
の書込動作では、前回の書込動作において保持されたア
ドレスＡ０およびデータＷＤ０に基づく書込が行なわれ
る。そして、第４サイクルＣＹ４において実行される読
出動作では、直前の書込動作で指定されたアドレスＡ２
と一致するアドレスＡ３が読出のためのアドレスとして
指定される。
リセルアレイ５１において、アドレスＡ０に対応するメ
モリセルに、データＷＤ０が書込まれる。すなわち、こ
の書込動作では、前回の書込動作において保持されたア
ドレスＡ０およびデータＷＤ０に基づく書込が行なわれ
る。そして、第４サイクルＣＹ４において実行される読
出動作では、直前の書込動作で指定されたアドレスＡ２
と一致するアドレスＡ３が読出のためのアドレスとして
指定される。
【０１１４】第４サイクルＣＹ４の第１フェイズＰｈ１
においては、論理ゲート７０の出力信号ＰＨ１・ＷＥＤ
がＨレベルになることにより、第３サイクルＣＹ３にお
ける書込動作に関する書込のためのデータＤＩＮ２が、
ラッチ回路２２に取込まれ、データＷＤ２としてラッチ
回路２２から出力される。したがって、この場合の書込
データＷＤは、データＷＤ２となる。
においては、論理ゲート７０の出力信号ＰＨ１・ＷＥＤ
がＨレベルになることにより、第３サイクルＣＹ３にお
ける書込動作に関する書込のためのデータＤＩＮ２が、
ラッチ回路２２に取込まれ、データＷＤ２としてラッチ
回路２２から出力される。したがって、この場合の書込
データＷＤは、データＷＤ２となる。
【０１１５】一方、コンパレータ４１においては、内部
アドレス信号ＷＡＤＤおよびＲＡＤＤが一致し、出力信
号ＨＩＴがＨレベルになる。その結果、書込データＷＤ
（ＷＤ２）が、マルチプレクサ３２から出力されること
になる。
アドレス信号ＷＡＤＤおよびＲＡＤＤが一致し、出力信
号ＨＩＴがＨレベルになる。その結果、書込データＷＤ
（ＷＤ２）が、マルチプレクサ３２から出力されること
になる。
【０１１６】これにより、次の第５サイクルＣＹ５にお
いて、データＷＤ２がデータ入出力ピン４に与えられ
る。すなわち、データＷＤ２が出力データＤＯＵＴにな
る。
いて、データＷＤ２がデータ入出力ピン４に与えられ
る。すなわち、データＷＤ２が出力データＤＯＵＴにな
る。
【０１１７】このように、図３のシンクロナスＳＲＡＭ
においては、図１および図２に示される動作が実現でき
る。したがって、データ入出力ピン４におけるリソース
コンフリクトが発生せず、メモリコア５０におけるリソ
ースコンフリクトも発生しない。
においては、図１および図２に示される動作が実現でき
る。したがって、データ入出力ピン４におけるリソース
コンフリクトが発生せず、メモリコア５０におけるリソ
ースコンフリクトも発生しない。
【０１１８】さらに、先の書込動作において指定され、
まだ書込が終了していないデータに対して読出動作が要
求された場合でも、前述のように、データの読出を円滑
に行なうことができる。 第２実施例 次に、第２実施例について説明する。
まだ書込が終了していないデータに対して読出動作が要
求された場合でも、前述のように、データの読出を円滑
に行なうことができる。 第２実施例 次に、第２実施例について説明する。
【０１１９】ここで、図２を参照して、第１実施例に示
されるシンクロナスＳＲＡＭにおいては、先の書込動作
の直後に後の書込動作が行なわれる場合、前記後の書込
動作におけるリソースＡＤの直後のサイクル中に、前記
先の書込動作におけるリソースＲＡＭおよびリソースＤ
ＩＮがともに使用される。
されるシンクロナスＳＲＡＭにおいては、先の書込動作
の直後に後の書込動作が行なわれる場合、前記後の書込
動作におけるリソースＡＤの直後のサイクル中に、前記
先の書込動作におけるリソースＲＡＭおよびリソースＤ
ＩＮがともに使用される。
【０１２０】すなわち、図３を参照して、同一のサイク
ル中に、データをデータ入出力ピン４から書込回路５４
まで伝送し、さらに、そのデータをメモリセルアレイ５
１に書込む必要がある。
ル中に、データをデータ入出力ピン４から書込回路５４
まで伝送し、さらに、そのデータをメモリセルアレイ５
１に書込む必要がある。
【０１２１】このため、データの伝送タイミングおよび
書込タイミングについての余裕が少ない。
書込タイミングについての余裕が少ない。
【０１２２】以下に示す第２実施例によるシンクロナス
ＳＲＡＭにおいては、書込動作の直後に書込動作が行な
われる場合に、データの伝送タイミングおよび書込タイ
ミングについての余裕をもたせることが可能であるもの
について説明する。
ＳＲＡＭにおいては、書込動作の直後に書込動作が行な
われる場合に、データの伝送タイミングおよび書込タイ
ミングについての余裕をもたせることが可能であるもの
について説明する。
【０１２３】まず、第１実施例と同様に、読出動作およ
び書込動作のそれぞれの使用タイミングについて説明す
る。第２実施例によるシンクロナスＳＲＡＭのリソース
の基本的な使用タイミングは、図１に示される使用タイ
ミングと同様である。
び書込動作のそれぞれの使用タイミングについて説明す
る。第２実施例によるシンクロナスＳＲＡＭのリソース
の基本的な使用タイミングは、図１に示される使用タイ
ミングと同様である。
【０１２４】次に、具体的な動作時におけるリソースの
使用タイミングについて説明する。図７は、第２実施例
によるシンクロナスＳＲＡＭの動作時におけるリソース
の使用タイミングを示す模式図である。
使用タイミングについて説明する。図７は、第２実施例
によるシンクロナスＳＲＡＭの動作時におけるリソース
の使用タイミングを示す模式図である。
【０１２５】この図７は、図２に対応するものである。
図７においては、書込動作、書込動作、読出動作、読出
動作、書込動作、読出動作および書込動作が順次実行さ
れる場合のリソースの使用タイミングが示される。
図７においては、書込動作、書込動作、読出動作、読出
動作、書込動作、読出動作および書込動作が順次実行さ
れる場合のリソースの使用タイミングが示される。
【０１２６】図７を参照して、図７のリソースの使用タ
イミングが図２のものと異なるのは、ある書込動作時に
おけるリソースＲＡＭの使用タイミングが次回の書込動
作まで遅延されるのではなく、次々回の書込動作まで遅
延されることである。したがって、ある書込動作に対応
するリソースＲＡＭは、次々回の書込動作の第２使用サ
イクルで使用される。
イミングが図２のものと異なるのは、ある書込動作時に
おけるリソースＲＡＭの使用タイミングが次回の書込動
作まで遅延されるのではなく、次々回の書込動作まで遅
延されることである。したがって、ある書込動作に対応
するリソースＲＡＭは、次々回の書込動作の第２使用サ
イクルで使用される。
【０１２７】また、このような一連の書込動作および読
出動作が実行される場合において、リソースＲＡＭの使
用タイミングが遅延されると、まだメモリセルアレイに
書込まれていない書込データについて読出動作が要求さ
れる場合がある。このような場合には、図７において矢
符にて示されるように、まだ書込まれていないデータが
読出動作におけるリソースＤＯＵＴの使用時に読出デー
タとして利用される。これにより、データの読出が円滑
に行なわれ得る。
出動作が実行される場合において、リソースＲＡＭの使
用タイミングが遅延されると、まだメモリセルアレイに
書込まれていない書込データについて読出動作が要求さ
れる場合がある。このような場合には、図７において矢
符にて示されるように、まだ書込まれていないデータが
読出動作におけるリソースＤＯＵＴの使用時に読出デー
タとして利用される。これにより、データの読出が円滑
に行なわれ得る。
【０１２８】次に、図７に示される使用タイミングを実
現するシンクロナスＳＲＡＭについて説明する。図８
は、第２実施例によるシンクロナスＳＲＡＭの構成を示
すブロック図である。
現するシンクロナスＳＲＡＭについて説明する。図８
は、第２実施例によるシンクロナスＳＲＡＭの構成を示
すブロック図である。
【０１２９】図８のシンクロナスＳＲＡＭが図３のもの
と異なるのは、データの書込に関するアドレス信号を保
持する部分、内部アドレス信号を比較する部分および書
込に関するデータを保持する部分である。
と異なるのは、データの書込に関するアドレス信号を保
持する部分、内部アドレス信号を比較する部分および書
込に関するデータを保持する部分である。
【０１３０】次に、それらの異なる部分について説明す
る。図７を参照して、書込に関するアドレス信号を保持
する部分が、図２のものと異なるのは、ラッチ回路２
５，２６，２７が付加されていることである。
る。図７を参照して、書込に関するアドレス信号を保持
する部分が、図２のものと異なるのは、ラッチ回路２
５，２６，２７が付加されていることである。
【０１３１】ラッチ回路１４の出力信号は、ラッチ回路
１５および２５のそれぞれに与えられる。ラッチ回路２
５は、論理ゲート６５の出力信号ＰＨ１・ＷＥに基づい
て動作する。ラッチ回路２５の出力信号は、ラッチ回路
２６および２７を介し、内部アドレス信号Ｗ１ＡＤＤと
してマルチプレクサ３１およびコンパレータ４１のそれ
ぞれに与えられる。ラッチ回路２６は、内部クロック信
号ＰＨ２に基づいて動作し、ラッチ回路２７は、内部ク
ロック信号ＰＨ１に基づいて動作する。
１５および２５のそれぞれに与えられる。ラッチ回路２
５は、論理ゲート６５の出力信号ＰＨ１・ＷＥに基づい
て動作する。ラッチ回路２５の出力信号は、ラッチ回路
２６および２７を介し、内部アドレス信号Ｗ１ＡＤＤと
してマルチプレクサ３１およびコンパレータ４１のそれ
ぞれに与えられる。ラッチ回路２６は、内部クロック信
号ＰＨ２に基づいて動作し、ラッチ回路２７は、内部ク
ロック信号ＰＨ１に基づいて動作する。
【０１３２】ラッチ回路１５は、図３のものと異なり、
出力信号を内部アドレス信号Ｗ２ＡＤＤとして、後述す
るコンパレータ４２に与える。
出力信号を内部アドレス信号Ｗ２ＡＤＤとして、後述す
るコンパレータ４２に与える。
【０１３３】このような構成により、２つの内部アドレ
ス信号Ｗ１ＡＤＤおよびＷ２ＡＤＤが常に保持されるこ
とになる。
ス信号Ｗ１ＡＤＤおよびＷ２ＡＤＤが常に保持されるこ
とになる。
【０１３４】図８において内部アドレス信号を比較する
部分が図３のものと異なるのは、コンパレータ４２およ
び論理ゲート７１が付加されていることである。コンパ
レータ４１および４２のそれぞれは、前述した内部アド
レス信号Ｗ１ＡＤＤ，Ｗ２ＡＤＤの他に内部アドレス信
号ＲＡＤＤを受ける。
部分が図３のものと異なるのは、コンパレータ４２およ
び論理ゲート７１が付加されていることである。コンパ
レータ４１および４２のそれぞれは、前述した内部アド
レス信号Ｗ１ＡＤＤ，Ｗ２ＡＤＤの他に内部アドレス信
号ＲＡＤＤを受ける。
【０１３５】コンパレータ４１は、入力される内部アド
レス信号Ｗ１ＡＤＤおよびＲＡＤＤが一致した場合に、
出力信号ＨＩＴ１をＨレベルにする。コンパレータ４２
は、入力される内部アドレス信号Ｗ２ＡＤＤおよびＲＡ
ＤＤが一致した場合に、出力信号ＨＩＴ２をＨレベルに
する。
レス信号Ｗ１ＡＤＤおよびＲＡＤＤが一致した場合に、
出力信号ＨＩＴ１をＨレベルにする。コンパレータ４２
は、入力される内部アドレス信号Ｗ２ＡＤＤおよびＲＡ
ＤＤが一致した場合に、出力信号ＨＩＴ２をＨレベルに
する。
【０１３６】論理ゲート６６および７１のそれぞれは、
前述の出力信号ＨＩＴ１，ＨＩＴ２の他に内部ライトイ
ネーブル信号ＮＷＥｉｎを受ける。論理ゲート６６およ
び７１の各々は、入力される２つの信号がともにＨレベ
ルである場合に出力信号をＨレベルにする。
前述の出力信号ＨＩＴ１，ＨＩＴ２の他に内部ライトイ
ネーブル信号ＮＷＥｉｎを受ける。論理ゲート６６およ
び７１の各々は、入力される２つの信号がともにＨレベ
ルである場合に出力信号をＨレベルにする。
【０１３７】このような構成により、内部クロック信号
Ｗ１ＡＤＤおよびＷ２ＡＤＤのそれぞれが内部アドレス
信号ＲＡＤＤと比較される。
Ｗ１ＡＤＤおよびＷ２ＡＤＤのそれぞれが内部アドレス
信号ＲＡＤＤと比較される。
【０１３８】図８における書込に関するデータを保持す
る部分が図３のものと異なるのは、ラッチ回路２３およ
び２４が付加されていることである。
る部分が図３のものと異なるのは、ラッチ回路２３およ
び２４が付加されていることである。
【０１３９】ラッチ回路２２の出力信号は、ラッチ回路
２３および２４を介して書込回路５４に与えられる。ラ
ッチ回路２３は内部クロック信号ＰＨ２に基づいて動作
し、ラッチ回路２４は論理ゲート７０の出力信号ＰＨ１
・ＷＥＤに基づいて動作する。このような構成により、
ラッチ回路２２および２４にて２つのデータが保持され
ることになる。
２３および２４を介して書込回路５４に与えられる。ラ
ッチ回路２３は内部クロック信号ＰＨ２に基づいて動作
し、ラッチ回路２４は論理ゲート７０の出力信号ＰＨ１
・ＷＥＤに基づいて動作する。このような構成により、
ラッチ回路２２および２４にて２つのデータが保持され
ることになる。
【０１４０】さらに、図８のシンクロナスＳＲＡＭにお
いては、マルチプレクサ３３および論理ゲート７２が付
加される。マルチプレクサ３３は、ラッチ回路２４から
出力されるデータＷＤ１およびラッチ回路２２から出力
されるデータＷＤ２を受けるとともに、論理ゲート６６
および７１のそれぞれの出力信号を受ける。
いては、マルチプレクサ３３および論理ゲート７２が付
加される。マルチプレクサ３３は、ラッチ回路２４から
出力されるデータＷＤ１およびラッチ回路２２から出力
されるデータＷＤ２を受けるとともに、論理ゲート６６
および７１のそれぞれの出力信号を受ける。
【０１４１】マルチプレクサ３３は、論理ゲート６６の
出力信号がＨレベルである場合に、データＷＤ１をマル
チプレクサ３２に与え、一方、論理ゲート７１の出力信
号がＨレベルである場合にデータＷＤ２をマルチプレク
サ３２に与える。
出力信号がＨレベルである場合に、データＷＤ１をマル
チプレクサ３２に与え、一方、論理ゲート７１の出力信
号がＨレベルである場合にデータＷＤ２をマルチプレク
サ３２に与える。
【０１４２】これにより、マルチプレクサ３２は、図３
のものと異なり、入力データのうちの一方のデータをマ
ルチプレクサ３３から受けることになる。論理ゲート７
２は、論理ゲート６６および７１のそれぞれの出力信号
を受ける。論理ゲート７２は、ＯＲゲートであり、入力
される２つの信号の一方または両方がＨレベルである場
合に、出力信号をＨレベルにする。この論理ゲート７２
の出力信号は、マルチプレクサ３２に制御信号として与
えられる。
のものと異なり、入力データのうちの一方のデータをマ
ルチプレクサ３３から受けることになる。論理ゲート７
２は、論理ゲート６６および７１のそれぞれの出力信号
を受ける。論理ゲート７２は、ＯＲゲートであり、入力
される２つの信号の一方または両方がＨレベルである場
合に、出力信号をＨレベルにする。この論理ゲート７２
の出力信号は、マルチプレクサ３２に制御信号として与
えられる。
【０１４３】マルチプレクサ３２は、論理ゲート７２か
ら与えられる制御信号がＬレベルである場合に読出回路
５３からの読出データＲＤを出力し、前記制御信号がＨ
レベルである場合にマルチプレクサ３３から与えられる
データＷＤ１またはＷＤ２を出力する。
ら与えられる制御信号がＬレベルである場合に読出回路
５３からの読出データＲＤを出力し、前記制御信号がＨ
レベルである場合にマルチプレクサ３３から与えられる
データＷＤ１またはＷＤ２を出力する。
【０１４４】次に、図８に示されるシンクロナスＳＲＡ
Ｍの動作について説明する。ここでは、図３に示される
シンクロナスＳＲＡＭと異なる動作について説明する。
Ｍの動作について説明する。ここでは、図３に示される
シンクロナスＳＲＡＭと異なる動作について説明する。
【０１４５】まず、アドレス信号の保持動作について説
明する。書込動作のサイクルの第１フェイズでラッチ回
路１３がラッチ回路１１から出力されるアドレス信号を
取込む。取込まれたアドレス信号は、データをメモリセ
ルアレイ５１に書込むためのアドレス信号であり、その
第２フェイズで、ラッチ回路１４を通過し、ラッチ回路
２５および１５のそれぞれに与えられる。
明する。書込動作のサイクルの第１フェイズでラッチ回
路１３がラッチ回路１１から出力されるアドレス信号を
取込む。取込まれたアドレス信号は、データをメモリセ
ルアレイ５１に書込むためのアドレス信号であり、その
第２フェイズで、ラッチ回路１４を通過し、ラッチ回路
２５および１５のそれぞれに与えられる。
【０１４６】そして、その次のサイクルの第１フェイズ
において、ラッチ回路１５が、ラッチ回路１４から出力
されるアドレス信号を取込み、内部アドレス信号Ｗ２Ａ
ＤＤとしてコンパレータ４１に与える。
において、ラッチ回路１５が、ラッチ回路１４から出力
されるアドレス信号を取込み、内部アドレス信号Ｗ２Ａ
ＤＤとしてコンパレータ４１に与える。
【０１４７】そして、その次の書込動作のサイクルの第
１フェイズで、ラッチ回路２５がラッチ回路１５から出
力されるアドレス信号を取込む。その際には、前述の動
作と同様にラッチ回路１３が新たなアドレス信号を取込
む。
１フェイズで、ラッチ回路２５がラッチ回路１５から出
力されるアドレス信号を取込む。その際には、前述の動
作と同様にラッチ回路１３が新たなアドレス信号を取込
む。
【０１４８】このようにして、２つのアドレスが内部ア
ドレス信号Ｗ１ＡＤＤおよびＷ２ＡＤＤとして保持され
る。
ドレス信号Ｗ１ＡＤＤおよびＷ２ＡＤＤとして保持され
る。
【０１４９】次に、データの保持動作について説明す
る。前記書込動作のサイクルの第１フェイズでラッチ回
路１３に取込まれたアドレス信号に対応するデータが、
次のサイクルの第１フェイズで信号ＰＨ１・ＷＥがＨレ
ベルになったタイミングで、ラッチ回路２２に取込まれ
る。その取込まれたデータがデータＷＤ２としてラッチ
回路２３およびマルチプレクサ３３に向けて出力され
る。そして、そのサイクルの第２フェイズＰｈ２から出
力されたデータがラッチ回路２３を介してラッチ回路２
４に与えられる。
る。前記書込動作のサイクルの第１フェイズでラッチ回
路１３に取込まれたアドレス信号に対応するデータが、
次のサイクルの第１フェイズで信号ＰＨ１・ＷＥがＨレ
ベルになったタイミングで、ラッチ回路２２に取込まれ
る。その取込まれたデータがデータＷＤ２としてラッチ
回路２３およびマルチプレクサ３３に向けて出力され
る。そして、そのサイクルの第２フェイズＰｈ２から出
力されたデータがラッチ回路２３を介してラッチ回路２
４に与えられる。
【０１５０】そして、前記書込動作の次の書込動作の２
つ目のサイクルにおいて、ラッチ回路２３の出力がラッ
チ回路２４に取込まれ、それが、データＷＤ１として書
込回路５４およびマルチプレクサ３３に与えられる。そ
れとともに、データＷＤ２は、前述の場合と同様の動作
によって、新たにラッチ回路２２に取込まれたデータに
更新される。
つ目のサイクルにおいて、ラッチ回路２３の出力がラッ
チ回路２４に取込まれ、それが、データＷＤ１として書
込回路５４およびマルチプレクサ３３に与えられる。そ
れとともに、データＷＤ２は、前述の場合と同様の動作
によって、新たにラッチ回路２２に取込まれたデータに
更新される。
【０１５１】このようなアドレス信号の保持動作および
データの保持動作によって保持されたアドレスおよびデ
ータは、内部ライトイネーブル信号ＮＷＥｉｎがＬレベ
ルになった場合にデコーダ５２および書込回路５４に取
込まれる。そして、それらのアドレスおよびデータに基
づいてメモリセルアレイ５１にデータが書込まれる。
データの保持動作によって保持されたアドレスおよびデ
ータは、内部ライトイネーブル信号ＮＷＥｉｎがＬレベ
ルになった場合にデコーダ５２および書込回路５４に取
込まれる。そして、それらのアドレスおよびデータに基
づいてメモリセルアレイ５１にデータが書込まれる。
【０１５２】次に、このようなデータの保持動作により
保持されており、まだメモリセルアレイ５１に書込まれ
ていないデータについて、読出の要求があった場合につ
いて説明する。
保持されており、まだメモリセルアレイ５１に書込まれ
ていないデータについて、読出の要求があった場合につ
いて説明する。
【０１５３】このような場合には、読出のために指定さ
れた内部アドレス信号ＲＡＤＤと、保持されている内部
アドレス信号Ｗ１ＡＤＤまたはＷ２ＡＤＤの一方とが一
致する。この一致により、論理ゲート６６および７１の
一方の出力信号がＨレベルになる。
れた内部アドレス信号ＲＡＤＤと、保持されている内部
アドレス信号Ｗ１ＡＤＤまたはＷ２ＡＤＤの一方とが一
致する。この一致により、論理ゲート６６および７１の
一方の出力信号がＨレベルになる。
【０１５４】それに応答して、マルチプレクサ３３から
データＷＤ１またはＷＤ２がマルチプレクサ３２に与え
られ、そのデータが、論理ゲート７２からの制御信号に
応答して、マルチプレクサ３２から出力される。すなわ
ち、保持されたデータのうちの１つがメモリセルアレイ
５５をバイパスして外部に出力される。
データＷＤ１またはＷＤ２がマルチプレクサ３２に与え
られ、そのデータが、論理ゲート７２からの制御信号に
応答して、マルチプレクサ３２から出力される。すなわ
ち、保持されたデータのうちの１つがメモリセルアレイ
５５をバイパスして外部に出力される。
【０１５５】このように図８のシンクロナスＳＲＡＭに
おいては、図７に示される動作が実現できる。したがっ
て、図３のシンクロナスＳＲＡＭと同様にリソースコン
フリクトが発生しない。また、同様に、まだ書込が行な
われていないデータに対して読出が要求された場合で
も、データの読出を円滑に行なうことができる。
おいては、図７に示される動作が実現できる。したがっ
て、図３のシンクロナスＳＲＡＭと同様にリソースコン
フリクトが発生しない。また、同様に、まだ書込が行な
われていないデータに対して読出が要求された場合で
も、データの読出を円滑に行なうことができる。
【０１５６】さらに、この図８のシンクロナスＳＲＡＭ
において特徴的なことは、リソースＤＩＮとリソースＲ
ＡＭとが同じサイクル内で使用されないため、書込動作
におけるデータの伝送タイミングの余裕および書込タイ
ミングの余裕がそれぞれ大きくなる。
において特徴的なことは、リソースＤＩＮとリソースＲ
ＡＭとが同じサイクル内で使用されないため、書込動作
におけるデータの伝送タイミングの余裕および書込タイ
ミングの余裕がそれぞれ大きくなる。
【０１５７】なお、以上の実施例においては、シンクロ
ナスＳＲＡＭにこの発明を適用した場合について説明し
たが、これに限らず、プロセッサに直接的に接続され、
外部アドレス信号に応答して内部アドレス信号を生成す
るその他のランダムアクセスメモリについても適用可能
である。したがって、ダイナミックランダムアクセスメ
モリについても適用可能である。
ナスＳＲＡＭにこの発明を適用した場合について説明し
たが、これに限らず、プロセッサに直接的に接続され、
外部アドレス信号に応答して内部アドレス信号を生成す
るその他のランダムアクセスメモリについても適用可能
である。したがって、ダイナミックランダムアクセスメ
モリについても適用可能である。
【０１５８】
【発明の効果】請求項１に係る発明の半導体記憶装置
は、メモリセルから読み出された読出データが出力さ
れ、メモリセルに書込む書込データが入力される共通の
入出力部を含み、第１のサイクルに読出の内部アドレス
信号を保持し、第１のサイクルに連続する第２のサイク
ルに書込の内部アドレス信号を保持するアドレス信号保
持手段と、第１のサイクル以降の特定サイクル数後の次
サイクルまでに読出データを入出力部に出力する出力手
段と、第２のサイクル以降の特定サイクル数後の次サイ
クルに書込の外部アドレス信号に対応する書込データを
入出力部を介して取込み、その書込データを保持するデ
ータ保持手段とを備えるものである。 これにより、第１
のサイクルに外部読出指示信号が入力され、第２のサイ
クルに外部書込指示信号が入力される場合に、アドレス
信号の保持と入出力部にデータを入出力する間のサイク
ル数が読出しと書込みで同じ特定サイクル数で規定され
ていることから、読出データと書込データが入出力部に
おいて衝突するリソースコンフリクト問題が生じない。
は、メモリセルから読み出された読出データが出力さ
れ、メモリセルに書込む書込データが入力される共通の
入出力部を含み、第１のサイクルに読出の内部アドレス
信号を保持し、第１のサイクルに連続する第２のサイク
ルに書込の内部アドレス信号を保持するアドレス信号保
持手段と、第１のサイクル以降の特定サイクル数後の次
サイクルまでに読出データを入出力部に出力する出力手
段と、第２のサイクル以降の特定サイクル数後の次サイ
クルに書込の外部アドレス信号に対応する書込データを
入出力部を介して取込み、その書込データを保持するデ
ータ保持手段とを備えるものである。 これにより、第１
のサイクルに外部読出指示信号が入力され、第２のサイ
クルに外部書込指示信号が入力される場合に、アドレス
信号の保持と入出力部にデータを入出力する間のサイク
ル数が読出しと書込みで同じ特定サイクル数で規定され
ていることから、読出データと書込データが入出力部に
おいて衝突するリソースコンフリクト問題が生じない。
【０１５９】請求項２に係る発明の半導体記憶装置は、
特定サイクル数が１である。 これにより、特定サイクル
数が１であるため、入出力部に読出データを出力するま
での時間を確保でき、また、特定サイクル数が１より大
きい場合に比べ、読出しおよび書込み動作を実行するた
めのサイクル数の増加の問題も抑えられる。
特定サイクル数が１である。 これにより、特定サイクル
数が１であるため、入出力部に読出データを出力するま
での時間を確保でき、また、特定サイクル数が１より大
きい場合に比べ、読出しおよび書込み動作を実行するた
めのサイクル数の増加の問題も抑えられる。
【０１６０】請求項３に係る発明の半導体記憶装置は、
アドレス信号保持手段が第１のアドレス信号保持手段と
第２のアドレス信号保持手段とを含み、第１のアドレス
信号保持手段が第３のサイクルに次の読出の内部アドレ
ス信号を保持し、第２のサイクルで第２のアドレス信号
保持手段に保持された書込の内部アドレス信号と第２の
サイクルに連続する第３のサイクルで第１のアドレス信
号保持手段に保持された読出の内部アドレス信号とを比
較する比較手段と、内部アドレスが一致するときには、
書込の内部アドレス信号に対応するデータ保持手段の書
込データを選択し、内部アドレスが不一致の場合には、
読出の内部アドレス信号に応答してデコード手段により
選択されたメモリセルの読出データを選択し、出力手段
に出力する選択出力手段を備えるものである。 これによ
り、第２のサイクルで指定された書込のアドレスに対応
するメモリセルに書込データが書込まれていなく、第３
のサイクルで次の読出指示信号が入力され、第２と第３
のサイクルで指定するアドレスが同じ場合でも、正確な
データを入出力部に出力することがでる。
アドレス信号保持手段が第１のアドレス信号保持手段と
第２のアドレス信号保持手段とを含み、第１のアドレス
信号保持手段が第３のサイクルに次の読出の内部アドレ
ス信号を保持し、第２のサイクルで第２のアドレス信号
保持手段に保持された書込の内部アドレス信号と第２の
サイクルに連続する第３のサイクルで第１のアドレス信
号保持手段に保持された読出の内部アドレス信号とを比
較する比較手段と、内部アドレスが一致するときには、
書込の内部アドレス信号に対応するデータ保持手段の書
込データを選択し、内部アドレスが不一致の場合には、
読出の内部アドレス信号に応答してデコード手段により
選択されたメモリセルの読出データを選択し、出力手段
に出力する選択出力手段を備えるものである。 これによ
り、第２のサイクルで指定された書込のアドレスに対応
するメモリセルに書込データが書込まれていなく、第３
のサイクルで次の読出指示信号が入力され、第２と第３
のサイクルで指定するアドレスが同じ場合でも、正確な
データを入出力部に出力することがでる。
【０１６１】請求項４に係る発明の半導体記憶装置は、
第３のサイクルに連続する第４のサイクルに次の外部書
込指示信号が入力される場合に、第２のアドレス信号保
持手段が第４のサイクルに次の書込の内部アドレス信号
を保持し、データ保持手段が第４のサイクル以降の特定
サイクル数後の次サイクルに次の書込の内部アドレス信
号に対応する次の書込データを保持し、書込手段が第４
のサイクル以降の特定サイクル数までに、第２のサイク
ルで第２のアドレス信号保持手段に保持された書込の内
部アドレス信号に対応したメモリセルに、データ保持手
段の書込の内部アドレス信号に対応する書込データを書
込むものである。 第４のサイクル以降の特定サイクル数
までは、次の書込データがまだデータ保持手段に保持さ
れていないことから、書込手段が次の書込データに対し
て使用されないこととなり、書込手段を前の書込データ
をメモリセルに書込むことに使うことができ、半導体記
憶装置を有効に動作させることができる。
第３のサイクルに連続する第４のサイクルに次の外部書
込指示信号が入力される場合に、第２のアドレス信号保
持手段が第４のサイクルに次の書込の内部アドレス信号
を保持し、データ保持手段が第４のサイクル以降の特定
サイクル数後の次サイクルに次の書込の内部アドレス信
号に対応する次の書込データを保持し、書込手段が第４
のサイクル以降の特定サイクル数までに、第２のサイク
ルで第２のアドレス信号保持手段に保持された書込の内
部アドレス信号に対応したメモリセルに、データ保持手
段の書込の内部アドレス信号に対応する書込データを書
込むものである。 第４のサイクル以降の特定サイクル数
までは、次の書込データがまだデータ保持手段に保持さ
れていないことから、書込手段が次の書込データに対し
て使用されないこととなり、書込手段を前の書込データ
をメモリセルに書込むことに使うことができ、半導体記
憶装置を有効に動作させることができる。
【０１６２】請求項５に係る発明の半導体記憶装置は、
第２のアドレス信号保持手段が、第１回目の外部書込指
示信号が入力されたときに対応する第１の書込の内部ア
ドレス信号と、第２回目の外部書込指示信号が入力され
たときに対応する第２の書込の内部アドレス信号とを保
持し、データ保持手段が、第１の書込の内部アドレス信
号に対応する第１の書込データと、第２の書込の内部ア
ドレス信号に対応する第２の書込データとを保持し、書
込手段が、第３回目の外部書込指示信号の入力に応じ
て、第３の書込の内部アドレス信号が第２のアドレス信
号保持手段に保持されるサイクルから第３の書込の内部
アドレス信号に対応する第３の書込データが前記データ
保持手段に保持されるサイクルより前までに、第１の書
込の内部アドレス信号に対応するメモリセルに第１の書
込のデータを書込み、第４回目の外部書込指示信号の入
力に応じて、第４の書込の内部アドレス信号が第２のア
ドレス信号保持手段に保持されるサイクルから第４の書
込の内部アドレス信号に対応する第４の書込データがデ
ータ保持手段に保持されるサイクルより前までに、第２
の書込の内部アドレス信号に対応するメモリセルに第２
の書込データを書込むものである。 このため、特定サイ
クル数が１であり、第１回目と第２回目の外部書込指示
信号が連続して入力され、第１の書込データをメモリセ
ルに書込む前に、第２の書込みの内部アドレスが入力さ
れる場合でも、第１と第２の書込みの内部アドレス信号
および書込データを保持し、第３回目の外部書込指示信
号の入力に応じて第１の書込データをメモリセルに書込
み、第４回目の外部書込指示信号の入力に応じて第２の
書込データをメモリセルに書込むことで書込み動作が実
現できる。 つまり、書込みが連続した場合でも、メモリ
セルへの書込みを遅らせることで、アドレス信号および
データの入力の遅れをなくしている。
第２のアドレス信号保持手段が、第１回目の外部書込指
示信号が入力されたときに対応する第１の書込の内部ア
ドレス信号と、第２回目の外部書込指示信号が入力され
たときに対応する第２の書込の内部アドレス信号とを保
持し、データ保持手段が、第１の書込の内部アドレス信
号に対応する第１の書込データと、第２の書込の内部ア
ドレス信号に対応する第２の書込データとを保持し、書
込手段が、第３回目の外部書込指示信号の入力に応じ
て、第３の書込の内部アドレス信号が第２のアドレス信
号保持手段に保持されるサイクルから第３の書込の内部
アドレス信号に対応する第３の書込データが前記データ
保持手段に保持されるサイクルより前までに、第１の書
込の内部アドレス信号に対応するメモリセルに第１の書
込のデータを書込み、第４回目の外部書込指示信号の入
力に応じて、第４の書込の内部アドレス信号が第２のア
ドレス信号保持手段に保持されるサイクルから第４の書
込の内部アドレス信号に対応する第４の書込データがデ
ータ保持手段に保持されるサイクルより前までに、第２
の書込の内部アドレス信号に対応するメモリセルに第２
の書込データを書込むものである。 このため、特定サイ
クル数が１であり、第１回目と第２回目の外部書込指示
信号が連続して入力され、第１の書込データをメモリセ
ルに書込む前に、第２の書込みの内部アドレスが入力さ
れる場合でも、第１と第２の書込みの内部アドレス信号
および書込データを保持し、第３回目の外部書込指示信
号の入力に応じて第１の書込データをメモリセルに書込
み、第４回目の外部書込指示信号の入力に応じて第２の
書込データをメモリセルに書込むことで書込み動作が実
現できる。 つまり、書込みが連続した場合でも、メモリ
セルへの書込みを遅らせることで、アドレス信号および
データの入力の遅れをなくしている。
【０１６３】請求項６に係る発明によれば、ほぼ請求項
１に係る発明と同様の効果を奏する。 請求項７に係る発
明によれば、ほぼ請求項２に係る発明と同様の効果を奏
する。 請求項８に係る発明によれば、ほぼ請求項４に係
る発明と同様の効果を奏する。 請求項９に係る発明によ
れば、ほぼ請求項５に係る発明と同様の効果を奏する。
１に係る発明と同様の効果を奏する。 請求項７に係る発
明によれば、ほぼ請求項２に係る発明と同様の効果を奏
する。 請求項８に係る発明によれば、ほぼ請求項４に係
る発明と同様の効果を奏する。 請求項９に係る発明によ
れば、ほぼ請求項５に係る発明と同様の効果を奏する。
【図１】第１実施例によるシンクロナスＳＲＡＭのリソ
ースの基本的な使用タイミングを示す模式図である。
ースの基本的な使用タイミングを示す模式図である。
【図２】第１実施例によるシンクロナスＳＲＡＭの動作
時におけるリソースの使用タイミングを示す模式図であ
る。
時におけるリソースの使用タイミングを示す模式図であ
る。
【図３】第１実施例によるシンクロナスＳＲＡＭの構成
を示すブロック図である。
を示すブロック図である。
【図４】ラッチ回路の構成を示す回路図である。
【図５】図３のシンクロナスＳＲＡＭにおける内部アド
レス信号の生成に関する動作を示すタイミングチャート
である。
レス信号の生成に関する動作を示すタイミングチャート
である。
【図６】図３のシンクロナスＳＲＡＭにおけるデータの
書込および読出に関する動作を示すタイミングチャート
である。
書込および読出に関する動作を示すタイミングチャート
である。
【図７】第２実施例によるシンクロナスＳＲＡＭの動作
時におけるリソースの使用タイミングを示す模式図であ
る。
時におけるリソースの使用タイミングを示す模式図であ
る。
【図８】第２実施例によるシンクロナスＳＲＡＭの構成
を示すブロック図である。
を示すブロック図である。
【図９】従来のシンクロナスＳＲＡＭの構成を示すブロ
ック図である。
ック図である。
【図１０】従来のその他のシンクロナスＳＲＡＭの構成
を示すブロック図である。
を示すブロック図である。
【図１１】図１０のシンクロナスＳＲＡＭの動作を示す
タイミングチャートである。
タイミングチャートである。
【図１２】従来のシンクロナスＳＲＡＭのリソースの基
本的使用タイミングを示す模式図である。
本的使用タイミングを示す模式図である。
【図１３】従来のシンクロナスＳＲＡＭの動作時におけ
るリソースの使用タイミングを示す模式図である。
るリソースの使用タイミングを示す模式図である。
１１〜２４ ラッチ回路 ３１，３２，３３ マルチプレクサ ４１，４２ コンパレータ ５１ メモリセルアレイ ５２ デコーダ ５３ 読出回路 ５４ 書込回路
Claims (9)
- 【請求項１】 動作のサイクルを規定する外部クロック
信号に同期して動作する半導体記憶装置であって、 複数のメモリセルを含むメモリセルアレイと、 外部アドレス信号が入力されるアドレスバッファ手段
と、 前記アドレスバッファ手段の出力に基づく内部アドレス
信号に応答して前記メモリセルアレイ内のメモリセルを
選択するデコード手段と、 前記メモリセルから読み出された読出データが出力さ
れ、前記メモリセルに書込む書込データが入力される共
通の入出力部とを含み、 前記外部クロック信号に基づく第１のサイクルに外部読
出指示信号が入力され、前記第１のサイクルに連続する
第２のサイクルに外部書込指示信号が入力される場合
に、 前記第１のサイクルに、前記アドレスバッファ手段に読
出の外部アドレス信号が入力され、これに基づいて読出
の内部アドレス信号を保持し、前記第２のサイクルに、
前記アドレスバッファ手段に書込の外部アドレス信号が
入力され、これに基づいて書込の内部アドレス信号を保
持するアドレス信号保持手段と、 前記デコード手段とメモリセルのデータを読出す読出手
段とにより読出された読出データを、前記第１のサイク
ル以降の特定サイクル数後の次サイクルまでに前記入出
力部に出力する出力手段と、 前記第２のサイクル以降の前記特定サイクル数後の次サ
イクルに前記書込の外部アドレス信号に対応する書込デ
ータを前記入出力部を介して取込み、その書込データを
保持するデータ保持手段と、 前記デコード手段により選択されたメモリセルに前記デ
ータ保持手段の前記書込データを書込む書込手段と、 により、読出/書込動作が行われる半導体記憶装置。 - 【請求項２】 特定サイクル数は１である、請求項１に
記載の半導体記憶装置。 - 【請求項３】 アドレス信号保持手段は、第１のアドレ
ス信号保持手段と第２のアドレス信号保持手段とを含
み、 第２のサイクルに連続する第３のサイクルに次の外部読
出指示信号が入力される場合に、 前記第１のアドレス信号保持手段は、前記第３のサイク
ルに次の読出の内部アドレス信号を保持し、 第２のサイクルで前記第２のアドレス信号保持手段に保
持された書込の内部アドレス信号と前記第３のサイクル
で前記第１のアドレス信号保持手段に保持された読出の
内部アドレス信号とを比較する比較手段と、 前記内部アドレスが一致するときには、前記書込の内部
アドレス信号に対応するデータ保持手段の書込データを
選択し、前記内部アドレスが不一致の場合には、前記読
出の内部アドレス信号に応答してデコード手段により選
択されたメモリセルの読出データを選択し、出力手段に
出力する選択出力手段と、 により読出/書込動作が行われる請求項１もしくは請求
項２に記載の半導体記憶装置。 - 【請求項４】 第３のサイクルに連続する第４のサイク
ルに次の外部書込指示信号が入力される場合に、 第２のアドレス信号保持手段は、前記第４のサイクルに
次の書込の内部アドレス信号を保持し、 データ保持手段は、前記第４のサイクル以降の特定サイ
クル数後の次サイクルに前記次の書込の内部アドレス信
号に対応する次の書込データを保持し、 書込手段は、前記第４のサイクル以降の特定サイクル数
までに、第２のサイクルで前記第２のアドレス信号保持
手段に保持された書込の内部アドレス信号に対応したメ
モリセルに、前記データ保持手段の前記書込の内部アド
レス信号に対応する書込データを書込む請求項３に記載
の半導体記憶装置。 - 【請求項５】 第２のアドレス信号保持手段は、第１回
目の外部書込指示信号が入力されたときに対応する第１
の書込の内部アドレス信号と、第２回目の外部書込指示
信号が入力されたときに対応する第２の書込の内部アド
レス信号とを保持し、 データ保持手段は、前記第１の書込の内部アドレス信号
に対応する第１の書込データと、前記第２の書込の内部
アドレス信号に対応する第２の書込データとを 保持し、 書込手段は、第３回目の外部書込指示信号の入力に応じ
て、第３の書込の内部アドレス信号が前記第２のアドレ
ス信号保持手段に保持されるサイクルから前記第３の書
込の内部アドレス信号に対応する第３の書込データが前
記データ保持手段に保持されるサイクルより前までに、
前記第１の書込の内部アドレス信号に対応するメモリセ
ルに前記第１の書込のデータを書込み、 第４回目の外部書込指示信号の入力に応じて、第４の書
込の内部アドレス信号が前記第２のアドレス信号保持手
段に保持されるサイクルから前記第４の書込の内部アド
レス信号に対応する第４の書込データが前記データ保持
手段に保持されるサイクルより前までに、前記第２の書
込の内部アドレス信号に対応するメモリセルに前記第２
の書込データを書込む、請求項２に記載の半導体記憶装
置。 - 【請求項６】 複数のメモリセルを含むメモリセルアレ
イと、 入力されるアドレス信号を保持するアドレス信号保持手
段と、 前記メモリセルから読み出された読出データが出力さ
れ、前記メモリセルに書込む書込データが入力される共
通の入出力部と、 前記入出力部を介して入力される書込データを保持する
データ保持手段とを含み、 動作のサイクルを規定する外部クロック信号に同期して
動作し、前記外部クロック信号に基づく第１のサイクル
に外部読出指示信号が入力され、前記第１のサイクルに
連続する第２のサイクルに外部書込指示信号が入力され
る場合の半導体記憶装置の動作方法であって、 前記第１のサイクルに、入力される読出のアドレス信号
を前記アドレス信号保持手段に保持するステップと、 前記第２のサイクルに、入力される書込のアドレス信号
を前記アドレス信号保持手段に保持するステップと、 前記第１のサイクル以降の特定サイクル数後の次サイク
ルまでに前記読出データを入出力部に出力するステップ
と、 前記第２のサイクル以降の前記特定サイクル数後の次サ
イクルに前記書込のアドレス信号に対応する前記書込デ
ータを前記データ保持手段に保持するステップ とを備え
る 半導体記憶装置の動作方法。 - 【請求項７】 特定サイクル数は１である、請求項６に
記載の半導体記憶装置の動作方法。 - 【請求項８】 第２のサイクルに連続する第３のサイク
ルに次の外部書込指示信号が入力される場合の半導体装
置の動作方法であって、 前記第３のサイクルに次の書込のアドレス信号をアドレ
ス信号保持手段に保持するステップと、 前記第３のサイクル以降の特定サイクル数後の次サイク
ルに前記次の書込のアドレス信号に対応する次の書込デ
ータをデータ保持手段に保持するステップと、 前記第３のサイクル以降の特定サイクル数までに、前記
第２のサイクルで前記アドレス信号保持手段に保持され
た書込のアドレス信号に対応したメモリセルに、前記デ
ータ保持手段の前記書込のアドレス信号に対応する書込
データを書込むステップとを備える請求項６もしくは請
求項７に記載の半導体記憶装置の動作方法。 - 【請求項９】 第１回目の外部書込指示信号が入力され
たときに対応する第１の書込のアドレス信号をアドレス
信号保持手段に保持するステップと、 第２回目の外部書込指示信号が入力されたときに対応す
る第２の書込のアドレス信号を前記アドレス信号保持手
段に保持するステップと、 前記第１の書込のアドレス信号に対応する第１の書込デ
ータをデータ保持手段に保持するステップと、 前記第２の書込のアドレス信号に対応する第２の書込デ
ータをデータ保持手段に保持するステップと、 第３回目の外部書込指示信号の入力に応じて、第３の書
込のアドレス信号が前記アドレス信号保持手段に保持さ
れるサイクルから前記第３の書込のアドレス信号に対応
する第３の書込データが前記データ保持手段に保持され
るサイクルより前までに、前記第１の書込のアドレス信
号に対応するメモリセルに前記第１の書込のデータを書
込むステップと、 第４回目の外部書込指示信号の入力に応じて、第４の書
込のアドレス信号が前 記第２のアドレス信号保持手段に
保持されるサイクルから前記第４の書込のアドレス信号
に対応する第４の書込データが前記データ保持手段に保
持されるサイクルより前までに、前記第２の書込のアド
レス信号に対応するメモリセルに前記第２の書込データ
を書込むステップと、を備える請求項７に記載の半導体
記憶装置の動作方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32691993A JP3304577B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体記憶装置とその動作方法 |
| US08/354,767 US5515325A (en) | 1993-12-24 | 1994-12-12 | Synchronous random access memory |
| US08/846,206 US5752270A (en) | 1993-12-24 | 1997-04-28 | Method of executing read and write operations in a synchronous random access memory |
| US09/005,688 US6026048A (en) | 1993-12-24 | 1998-01-13 | Synchronous random access memory |
| US09/477,560 US6327188B1 (en) | 1993-12-24 | 2000-01-04 | Synchronous random access memory |
| US09/960,973 US6519187B2 (en) | 1993-12-24 | 2001-09-25 | Semiconductor memory device having read data multiplexer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32691993A JP3304577B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体記憶装置とその動作方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000390517A Division JP3520259B2 (ja) | 2000-12-22 | 2000-12-22 | 半導体記憶装置およびその動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07182870A JPH07182870A (ja) | 1995-07-21 |
| JP3304577B2 true JP3304577B2 (ja) | 2002-07-22 |
Family
ID=18193228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32691993A Expired - Fee Related JP3304577B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体記憶装置とその動作方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (5) | US5515325A (ja) |
| JP (1) | JP3304577B2 (ja) |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5652723A (en) * | 1991-04-18 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JP3304577B2 (ja) * | 1993-12-24 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置とその動作方法 |
| US5748914A (en) * | 1995-10-19 | 1998-05-05 | Rambus, Inc. | Protocol for communication with dynamic memory |
| US5838631A (en) * | 1996-04-19 | 1998-11-17 | Integrated Device Technology, Inc. | Fully synchronous pipelined ram |
| JPH09312553A (ja) * | 1996-05-22 | 1997-12-02 | Nec Corp | 論理回路 |
| US5923611A (en) * | 1996-12-20 | 1999-07-13 | Micron Technology, Inc. | Memory having a plurality of external clock signal inputs |
| US6115320A (en) | 1998-02-23 | 2000-09-05 | Integrated Device Technology, Inc. | Separate byte control on fully synchronous pipelined SRAM |
| US5978311A (en) * | 1998-03-03 | 1999-11-02 | Micron Technology, Inc. | Memory with combined synchronous burst and bus efficient functionality |
| US6262937B1 (en) | 1998-03-13 | 2001-07-17 | Cypress Semiconductor Corp. | Synchronous random access memory having a read/write address bus and process for writing to and reading from the same |
| US6262936B1 (en) | 1998-03-13 | 2001-07-17 | Cypress Semiconductor Corp. | Random access memory having independent read port and write port and process for writing to and reading from the same |
| US6069839A (en) | 1998-03-20 | 2000-05-30 | Cypress Semiconductor Corp. | Circuit and method for implementing single-cycle read/write operation(s), and random access memory including the circuit and/or practicing the method |
| US6026031A (en) * | 1998-05-13 | 2000-02-15 | Micron Technology, Inc. | Relaxed write timing for a memory device |
| KR100276652B1 (ko) * | 1998-05-18 | 2001-01-15 | 윤종용 | 반도체 메모리 장치 및 그 장치의 데이터 처리 방법 |
| FR2779541B1 (fr) * | 1998-06-04 | 2000-07-21 | Sgs Thomson Microelectronics | Acces rapide aux circuits tampons |
| US6360307B1 (en) * | 1998-06-18 | 2002-03-19 | Cypress Semiconductor Corporation | Circuit architecture and method of writing data to a memory |
| US6087858A (en) * | 1998-06-24 | 2000-07-11 | Cypress Semiconductor Corp. | Self-timed sense amplifier evaluation scheme |
| US5978280A (en) * | 1998-06-25 | 1999-11-02 | Cypress Semiconductor Corp. | Method, architecture and circuit for reducing and/or eliminating small signal voltage swing sensitivity |
| US6122203A (en) * | 1998-06-29 | 2000-09-19 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to and reading from a memory during a single cycle |
| US5986970A (en) * | 1998-06-29 | 1999-11-16 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to a memory |
| KR100270959B1 (ko) * | 1998-07-07 | 2000-11-01 | 윤종용 | 반도체 메모리 장치 |
| US5946255A (en) * | 1998-07-31 | 1999-08-31 | Cypress Semiconductor Corp. | Wordline synchronized reference voltage generator |
| JP4817477B2 (ja) * | 1998-10-30 | 2011-11-16 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| JP2000268566A (ja) * | 1999-03-19 | 2000-09-29 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP4439033B2 (ja) | 1999-04-16 | 2010-03-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US6381684B1 (en) | 1999-04-26 | 2002-04-30 | Integrated Device Technology, Inc. | Quad data rate RAM |
| US7069406B2 (en) * | 1999-07-02 | 2006-06-27 | Integrated Device Technology, Inc. | Double data rate synchronous SRAM with 100% bus utilization |
| JP2001118387A (ja) | 1999-10-15 | 2001-04-27 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP4650900B2 (ja) * | 1999-12-08 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4588158B2 (ja) * | 2000-03-28 | 2010-11-24 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| JP2003177960A (ja) * | 2001-12-12 | 2003-06-27 | Matsushita Electric Ind Co Ltd | 演算装置及び記憶装置 |
| JP4100930B2 (ja) * | 2002-02-20 | 2008-06-11 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US7340577B1 (en) * | 2002-05-29 | 2008-03-04 | Nvidia Corporation | Method and system for efficiently executing reads after writes in a memory employing delayed write data |
| JP4062976B2 (ja) * | 2002-05-31 | 2008-03-19 | ヤマハ株式会社 | 光ディスクへの画像形成装置および画像形成方法 |
| US6938142B2 (en) | 2002-08-28 | 2005-08-30 | Micron Technology, Inc. | Multi-bank memory accesses using posted writes |
| JP2004206850A (ja) * | 2002-10-31 | 2004-07-22 | Toshiba Corp | 半導体記憶装置 |
| US6961280B1 (en) | 2003-12-08 | 2005-11-01 | Altera Corporation | Techniques for implementing address recycling in memory circuits |
| US20070086977A1 (en) * | 2003-12-22 | 2007-04-19 | Stockel Richard F | Method of treating dermatological conditions |
| JP4827399B2 (ja) * | 2004-05-26 | 2011-11-30 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7664970B2 (en) * | 2005-12-30 | 2010-02-16 | Intel Corporation | Method and apparatus for a zero voltage processor sleep state |
| TWI410970B (zh) | 2005-07-29 | 2013-10-01 | Ibm | 控制記憶體的方法及記憶體系統 |
| US7962698B1 (en) | 2005-10-03 | 2011-06-14 | Cypress Semiconductor Corporation | Deterministic collision detection |
| US7414809B2 (en) * | 2006-05-19 | 2008-08-19 | Maxtor Corporation | Servo writing using radially overlapped servo segments |
| US7619846B2 (en) * | 2006-05-19 | 2009-11-17 | Maxtor Corporation | Self-servo writing using staged patterning |
| US7623404B2 (en) * | 2006-11-20 | 2009-11-24 | Freescale Semiconductor, Inc. | Memory device having concurrent write and read cycles and method thereof |
| US7760562B2 (en) * | 2008-03-13 | 2010-07-20 | Qualcomm Incorporated | Address multiplexing in pseudo-dual port memory |
| JP2013033560A (ja) * | 2009-12-03 | 2013-02-14 | Panasonic Corp | 半導体記憶装置 |
| US8494075B2 (en) | 2010-08-26 | 2013-07-23 | Qualcomm Incorporated | Single stream phase tracking during channel estimation in a very high throughput wireless MIMO communication system |
| WO2014115245A1 (ja) * | 2013-01-22 | 2014-07-31 | 富士通株式会社 | 半導体メモリ及び半導体装置 |
| US9304935B2 (en) | 2014-01-24 | 2016-04-05 | International Business Machines Corporation | Enhancing reliability of transaction execution by using transaction digests |
| US10867642B2 (en) | 2016-05-17 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company Limited | Active random access memory |
| JP6682367B2 (ja) * | 2016-06-08 | 2020-04-15 | ルネサスエレクトロニクス株式会社 | マルチポートメモリ、メモリマクロおよび半導体装置 |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3810110A (en) * | 1973-05-01 | 1974-05-07 | Digital Equipment Corp | Computer system overlap of memory operation |
| JPS5960792A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | 半導体メモリ装置 |
| US4509142A (en) * | 1982-12-15 | 1985-04-02 | Texas Instruments Incorporated | Semiconductor memory device with pipeline access |
| CA1241768A (en) * | 1984-06-22 | 1988-09-06 | Miyuki Ishida | Tag control circuit for buffer storage |
| US4712190A (en) * | 1985-01-25 | 1987-12-08 | Digital Equipment Corporation | Self-timed random access memory chip |
| JPS6297036A (ja) * | 1985-07-31 | 1987-05-06 | テキサス インスツルメンツ インコ−ポレイテツド | 計算機システム |
| JPS62250583A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | 半導体記憶装置 |
| JPS6421786A (en) | 1987-07-15 | 1989-01-25 | Nec Corp | Semiconductor memory |
| GB8718431D0 (en) * | 1987-08-04 | 1987-09-09 | Ici Plc | Thermal transfer printing |
| US4882709A (en) | 1988-08-25 | 1989-11-21 | Integrated Device Technology, Inc. | Conditional write RAM |
| JP2760811B2 (ja) * | 1988-09-20 | 1998-06-04 | 株式会社日立製作所 | 半導体集積回路 |
| JPH02137189A (ja) * | 1988-11-17 | 1990-05-25 | Hitachi Ltd | メモリ回路およびディジタル装置 |
| JPH02235291A (ja) | 1989-03-08 | 1990-09-18 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0334190A (ja) * | 1989-06-29 | 1991-02-14 | Nec Corp | 半導体記憶装置 |
| JPH0358386A (ja) * | 1989-07-26 | 1991-03-13 | Hitachi Ltd | 記憶回路 |
| JPH0376094A (ja) * | 1989-08-16 | 1991-04-02 | Hitachi Ltd | 半導体記憶装置 |
| EP0592404B1 (en) * | 1990-03-15 | 1998-09-16 | Sun Microsystems, Inc. | Apparatus and method for providing a stall cache |
| JP2779044B2 (ja) * | 1990-06-05 | 1998-07-23 | 株式会社日立製作所 | バッファ記憶制御方法 |
| JP2519580B2 (ja) * | 1990-06-19 | 1996-07-31 | 三菱電機株式会社 | 半導体集積回路 |
| JPH04184791A (ja) * | 1990-11-20 | 1992-07-01 | Nec Corp | 半導体メモリ |
| TW198135B (ja) * | 1990-11-20 | 1993-01-11 | Oki Electric Ind Co Ltd | |
| US5363330A (en) * | 1991-01-28 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device incorporating data latch and address counter for page mode programming |
| GB9116493D0 (en) * | 1991-07-30 | 1991-09-11 | Inmos Ltd | Read and write circuitry for a memory |
| JPH05144269A (ja) * | 1991-11-19 | 1993-06-11 | Fujitsu Ltd | 半導体記憶装置 |
| US5513143A (en) * | 1992-07-31 | 1996-04-30 | Sgs-Thomson Microelectronics, Inc. | Data cache memory internal circuitry for reducing wait states |
| US5280449A (en) * | 1992-10-13 | 1994-01-18 | Advanced Risc Machines Limited | Data memory and method of reading a data memory |
| JPH0728695A (ja) * | 1993-07-08 | 1995-01-31 | Nec Corp | メモリコントローラ |
| JP3304577B2 (ja) * | 1993-12-24 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置とその動作方法 |
| US6069839A (en) * | 1998-03-20 | 2000-05-30 | Cypress Semiconductor Corp. | Circuit and method for implementing single-cycle read/write operation(s), and random access memory including the circuit and/or practicing the method |
-
1993
- 1993-12-24 JP JP32691993A patent/JP3304577B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-12 US US08/354,767 patent/US5515325A/en not_active Expired - Lifetime
-
1997
- 1997-04-28 US US08/846,206 patent/US5752270A/en not_active Expired - Lifetime
-
1998
- 1998-01-13 US US09/005,688 patent/US6026048A/en not_active Expired - Lifetime
-
2000
- 2000-01-04 US US09/477,560 patent/US6327188B1/en not_active Expired - Lifetime
-
2001
- 2001-09-25 US US09/960,973 patent/US6519187B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5752270A (en) | 1998-05-12 |
| US6519187B2 (en) | 2003-02-11 |
| US6026048A (en) | 2000-02-15 |
| US20020012276A1 (en) | 2002-01-31 |
| JPH07182870A (ja) | 1995-07-21 |
| US6327188B1 (en) | 2001-12-04 |
| US5515325A (en) | 1996-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5515325A (en) | Synchronous random access memory | |
| US6466511B2 (en) | Semiconductor memory having double data rate transfer technique | |
| US6381190B1 (en) | Semiconductor memory device in which use of cache can be selected | |
| US6134180A (en) | Synchronous burst semiconductor memory device | |
| US7349285B2 (en) | Dual port memory unit using a single port memory core | |
| US6366992B2 (en) | Method and system for bypassing pipelines in a pipelined memory command generator | |
| US5978311A (en) | Memory with combined synchronous burst and bus efficient functionality | |
| US12315551B2 (en) | Read clock start and stop for synchronous memories | |
| JP3334589B2 (ja) | 信号遅延装置及び半導体記憶装置 | |
| US20050201183A1 (en) | Column address path circuit and method for memory devices having a burst access mode | |
| US20040243768A1 (en) | Method and apparatus to improve multi-CPU system performance for accesses to memory | |
| KR100194571B1 (ko) | 반도체 메모리 및 그 기입 방법 | |
| US6166970A (en) | Priority determining apparatus using the least significant bit and CAS latency signal in DDR SDRAM device | |
| JPH0963262A (ja) | シンクロナスｄｒａｍ | |
| US6178139B1 (en) | Semiconductor memory device comprised of a double data rate-synchronous dynamic random access memory | |
| JP3520259B2 (ja) | 半導体記憶装置およびその動作方法 | |
| US8074096B2 (en) | Semiconductor integrated circuit, memory system, memory controller and memory control method | |
| JP3343556B2 (ja) | 記憶システム | |
| JP2004206850A (ja) | 半導体記憶装置 | |
| JP2945525B2 (ja) | プロセッサ、メモリ、およびデータ処理装置 | |
| JP3242474B2 (ja) | データ処理装置 | |
| JP2002073405A (ja) | データ処理装置 | |
| JPH04254985A (ja) | Ｄｒａｍ制御装置 | |
| JPH08171512A (ja) | メモリバンク制御装置 | |
| JPH03171339A (ja) | データ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020416 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080510 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080510 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110510 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110510 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110510 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120510 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |