JPH02288236A

JPH02288236A - 半導体素子構造およびその製造方法

Info

Publication number: JPH02288236A
Application number: JP10721089A
Authority: JP
Inventors: Eiji Igawa; 英治井川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-04-28
Filing date: 1989-04-28
Publication date: 1990-11-28
Anticipated expiration: 2013-09-03
Also published as: JP2793248B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は半導体装置およびその製造方法に関するもので
ある。

［従来の技術］半導体素子の微細化に伴い、ソース・ドレインの接合を
浅くすることが重要視されている。しかし、単にソース
・トレイン形成時のイオン注入のエネルギーを下げると
シート抵抗が高くなり、配線材料とのコンタクト抵抗も
高くなり、高速化するのは困難となる。現在ソース・ド
レインのシート抵抗を下げ、ひいてはコンタクト抵抗を
下げるため、ソース・ドレインをシリ１イド材で裏打ら
する方法が多く用いられている（　Ｋ、　Ｔｓｕｋａｍ
ｏｔｏ　。

Ｔ、　　Ｏｋａｍｏｔｏ　　、　　　）１．ｓｈｉｍｉ
ｚｕ、　　　丁、　　Ｍａｔｓｕｋａｗａ　　ａｎｄＨ
，Ｈａｒａｄａ：　　１６ｔｈ　ＳＳＤＭ、　ｐ、４７
　（１９８４）　）。

［発明が解決しようとする課題］一般にシリサイド裏打らソース・トレインの場合にはシ
ート抵抗は下がるものの、接合リーク電流か増大するこ
とが知られている。その要因は幾つか考えられているが
、第１の要因としてシワサイド層を通してイオン注入す
る際、シワサイド中の金属がノックオンすることによる
もの、第２の要因としてゲートサイドウオール形成時の
酸化膜の全面エッチの際のＬＯＧＯ８素子分離層の後退
によるもの、さらにその際の損傷を除去するためのウェ
ットエッチによる１、０ＣＯ３素子分離の後退によるも
の、第３の要因としてシリサイド形成時の素子分離−Ｓ
ｉ界而での応力によるものなどがある。

以上あげた点が接合リークの原因なるものと考えられる
。

本発明は上記の問題点を解決するためになされたもので
、シリサイドをソース・トレインの裏打ちとして用いて
シート抵抗を下げ、かつ接合リク電流の少ない絶縁ゲー
ト型電界効果トランジスタおよびその製造方法を提供す
ることにある。

［課題を解決するための手段］本発明は、ソース・ドレイン・ゲート電極部がシリサイ
ド化された絶縁ゲート型電界効果トランジスタにおいて
、ソース・トレイン領域のシリ１ノイド層は、該ソース
・ドレイン領域となるシリクイド化前のＳｉ基板表面よ
りも上部に形成され、かつゲート電極上端面は、サイド
ウオールよりも上部に出ないことを特徴とする半導体素
子構造である。

また、上記構造の製造方法は、基板上に素子分離層、ゲ
ート酸化膜、ゲート拡散層およびゲートサイドウオール
を有する構造を形成する工程と、表面自然酸化膜を除去
する工程と、塩素ガス雰囲気中で紫外線を照射してゲー
ト電極上面を選択的にエツチングする工程と、Ｓｉを酸
化膜表面以外に選択成長する工程と、金属またはシリ１
ノイドを堆積し、アニールによりシリサイド化する工程
と、イオン注入後、アニールする工程とを備えてなるこ
とを特徴とするか、あるいは、基板上に素子分離層、ゲ
ート酸化膜およびゲート拡散層を有する構造を形成する
工程と、酸化膜をドライエツチングしてゲートサイドウ
オールを形成後、引き続いて炭素を含むポリマー層を堆
積する工程と、塩素ガス雰囲気中で紫外線を照射してゲ
ート電極上面を選択的にエツチングする工程と、Ｓｉを
酸化膜表面以外に選択成長する工程と、金属またはシリ
サイドを堆積し、アニールによりシリサイド化する工程
と、イオン注入後、アニールする工程とを備えてなるこ
とを特徴とする。

［作用］従来、シワサイド唐−シリコン界面はシリサイド化する
前の表面、すなわち、Ｓｉ基板表面より下に形成されて
いたが、本発明ではシリサイド化する領域をソース・ド
レイン８１表面よりも上部に持ら上げた構造としている
。

この際、ゲート電極も上部に持ち上がることになるが、
Ｓｉの選択成長を行う前に、ＣＩ！２ガス中の紫外線照
射によって、露出したＳｉ表面をエツチングする。この
時、ソース・ドレインの単結晶８１基板に比べてポリＳ
ｉゲート電極、ざらにはｎ　ポリＳｉゲート電極のエツ
チング速度が大きいので、ゲート電極上端面部分が選択
的にエツチングされ、サイドウ汁−ルより低くなる。し
たがって、その後Ｓｉを選択成長すると、ソース・トレ
イン領域は持ち上がるが、ゲート電極部分は、実質上持
ち上がらないので、次のシワサイド化のための金属スパ
ッタ時に、表向上の段差が少なくなり有利となるばかり
ではなく、その後のシリ１ノイド化で、サイドウオール
が薄い場合でも、完全にソース・ドレインとゲート間を
分離できる。

従って、アニールによりシリサイド化することによって
ソース・ドレイン領域ではシリサイド化領域が持ち上が
り、ゲート電極ではシリサイド化領域が９イドウオール
よりも上部に出ない構造が１９られる。

また、本発明の半導体素子構造および製造方法を用いる
ことによって、ｐ−ｎ接合が実効的に浅くなり、かつＳ
ｉ基板ともシリサイド反応させないので、素子分離−Ｓ
ｉ界面での応力も回避できる。従って、従来、シリサイ
ド電極の重大な欠点であった接合リークが通常の拡散層
と同程度で、かつコンタクト抵抗を下げることができた
。

［実施例］以下、本発明の実施例について、図面を参照して説明す
る。

実施例１第１図は、本発明の構造をＭＯ３型トランジスタに応用
した場合について、従来例と比較して示す素子の部分断
面図である。

第１図（ａ）は、ｐ形基板１０上にＬＯＣＯ３法で形成
された素子分離層１１、「）　ポリＳｉゲート１２、ゲ
ト酸化膜１３、ゲートサイドウオール１４および拡散層
１５が形成された構成を示す断面図である。本実施例で
は、ｔｏｃｏｓ酸化膜膜厚８０００人、ゲート巾０．５
庫、ゲートサイドウオール１４はＣＶＤ法とＣＨＦ３を
用いたドライエツチングにより仝面エッヂしたＳｉＯ２
膜である。拡散層１５はゲートシイドウオール１４の形
成前のポリＳｉゲート１２を形成した後、Ａｓをイオン
注入法で注入し、５×１０１０１８ａｔｏ／ｃｍ３　ト
シ、接合深さ０．１庫トシタＬＤＤ構造とした。

まず、第１図（ａ）の構造を試料とし、従来技術を用い
た場合について述べる。ＤＣスパッタ装置を用いてＡｒ
圧力２　ｍＴｏｒｒ、　　０．４ｋＷの条件下で試料に
金属を６００人堆積させた。シリサイド化用の金属とし
ては、本例ではチタン（Ｔ　ｒ　＞を用いた。その後、
Ｎ２中、６５０℃でシリサイド化した後、アンモニア、
過酸化水素、水の混液により未反応Ｔｉを除去した。第
１図（ｂ）は、以上のような方法で１ｑられた素子の構
造を示す断面図である。

次に本発明による半導体素子構造の製造方法についての
実施例を示す。

第１図（ａ）の構造の試料に対し、Ｓｉ表面のみに５ｉ
１７を選択的に１００人成長させ選択成長を行い、酸化
膜上にはＳｉが成長しないようにする。

しかし、第１図（ａ）の構造のままでは、Ｓｉの選択成
長後には第１図（Ｃ）に示すように、ゲート電極上に３
　ｉ　１７が成長し、ゲート電極上端面も、持ち上がり
、サイドウオール巾が狭くなった際にはシリサイド化後
、第１図（ｄ）に示すようにゲートとソース・ドレイン
領域が分離できない。これは、サイドウオール巾が１０
００への場合であるが、本発明の効果を調べるためにサ
イドウオール巾は２５００〜８００人と変化させた。

そこで本願筒２の発明によりサイドウオール形成後、表
面自然酸化膜を希釈ＨＦで除去した後、Ｓｉの選択成長
前に、Ｃ１２ガス雰囲気中に第１図（ａ）の構造を有す
る試料を置き、紫外線を試料に照射する。この際、ＣＺ
２ガスは真空排気できるチャンバ内に２０　ｓｅｃｍ流
し、コンダクタンスバルブで圧力を調節し、チャンバ内
圧力を２００ｍＴｏｒｒと一定に保ち、紫外線を透過で
きる石英窓を通して２００〜５００　ｎｍの紫外線を試
料にほぼ垂直に照射した。紫外線の出力は３００　ｎｍ
近くで１１０ｒＴＩＷ／ＣｌｌＩ２とした。

第２図は、上記条件下でのポリＳｉ中のＡＳの濃度を変
化させた際のエツチング速度を示したものである。本実
施例で用いたゲート電極は約１０２０ｃ「３のｐｍ度で
あるため、エツチング速度は、約２００人／ｍｉｎであ
る。一方、ドープされていないポリＳｉのエツチング速
度は、２０人／ｍｉｎ　、単結晶Ｓｉ基板は、５人／ｍ
ｉｎである。また、本実施例の第１図（ａ）の構造形成
条件では、ｎ−層として、Ａｓを５×１０１８ｃｍ−３
注入しているが、活性化のアニールを行っていないため
、エツチング速度は単結晶Ｓｉ基板とほぼ同じ５へ／ｍ
ｉｎであった。

以上のことから、第１図（ａ）の構造を有する試料に対
し、上記条件でエツチングすると、ｎ　ポリＳｉゲルト
は、ソース・トレイン領域に対し、約４０倍エツチング
速度が大きいため、ｎ　ゲト電極は窪んだ形となる。１
０分間のエツチングでｎ＋ゲート電極は約２０００人、
ソース・ドレイン領域は約５０人エツチングされた。

一方、本願第３の発明では、ゲートサイドウオール形成
時のドライエツチング後、同一チャンバ内で圧力を増加
させ、２０秒間放電させる。すなわち、ゲートサイドウ
オール形成時、ＣＨＦ３３０　ＳＣＣｍで、７５０Ｗ、
　　５０　ｍＴｏｒｒでドライエツチングするが、エツ
チング完了後、だだらに圧力を１８０　ｍＴｏｒｒに増
加する。すると、陰極降下電圧は下がり、炭素を含んだ
ポリマーが堆積する。本実施例の条件では、２０秒間で
約５０人堆積した。

これは、大気中でＳｉ表面の酸化を防止し、先の本願第
２の発明の、表面自然酸化膜を希釈ＨＦで除去する工程
は不要となり、ただちに、ＣＲ２ガス雰囲気中の紫外線
照剣でＳｉ表面をエツチングできた。

以上のようにしてＳｉ表面をエツチングされた試料は、
９００°Ｃで８１を選択成長した後、Ｔｉを６００人ス
パッタ法により堆積する。その後、Ｎ２中、６５０℃で
アニールを行い、これをシリサイド化した。次いで、ア
ンモニア、過酸化水素、水の混液によって、未反応Ｔｉ
を除去し、第１図（ｅ）に示すような本発明の構造が実
用された。

次に、本発明による構造の半導体素子のシート抵抗、リ
ーク電流および接合深さを従来例による構造の場合と比
較して調べた。第１図（ｂ）　、　（ｄ）　。

（ｅ）の構造を有する試料を、すべて８００’Ｃ，Ｎ２
中でアニール後、接合を形成するために、ＡＳをイオン
注入法で３０　ｋｅＶ、５　Ｘ　１０１０１５ａｔＯ／
Ｃｍ２注入し、活性化のためのアニールを９００°Ｃ１
３０分間、Ｎ２中で行った。ざらに、ＣＶＤ５　ｉ　０
２を６００ＯＡ堆積後、コンタクトを形成し、Ａ！をス
パッタし、パターニングし、アロイ無しで測定した。

第３図（ａ）は本発明の構造、（ｂ）は従来技術の構造
のそれぞれの接合部分のみを示した図である。

第３図（ａ）に示す本発明の構造では、シリサイド層２
１の部分が上へせり上がっているため、シリサイドを通
して形成した拡散層２３は見かけ上浅くなり、最初に形
成した接合、すなわちゲートを形成後自己接合的に形成
された拡散層２２がそのまま本素子の接合深さ０．１１
ＩＩｒｔと保たれている。しかし、第３図（ｂ）の従来
技術では、接合が０．２５ＩＪＩｎと深くなるのがわか
る。先にも述べたが、この接合を従来技術の方法で浅く
するため、Ｔｉ膜厚を２００人、ＡＳ注入エネルギーを
３０　ｋｅＶとすると、シート抵抗は３０〜８０Ω／口
と高くなった。

表−１は、本発明を用いて形成したダイオードのリーク
電流特性等を示したものである。

（以下余白）表なお、第１図（ｅ）は本願筒２の発明の方法を用いて製
造したものである。ダイオード特性上では、大ぎな差は
見られなかった。しかしこれは逆に、ソース・ドレイン
、ゲート電極をＣ１１２雰囲気中で紫外線によりエツチ
ングしても特性上問題がないことを示している。

なお、先にも述べたが、トランジスタ構造の素子では、
第１図（ｄ）、すなわち紫外線によりエツチングを行わ
なかった場合には、ゲートサイドウ４−ル巾が１５００
人程度以下の素子で、ソースとトレインがゲートと短絡
していた。しかし、本発明の第１図（ｅ）の構造では、
問題はなかった。

シリサイドを用いない接合は周囲長、面積８成分のリー
ク電流は５ｘｌＯＡ／迦、　１Ｘ１０−１８Ａ／ｌＭｎ
２と低い値であるが、シート抵抗は〜８０Ω／口と高い
。次に、従来のシリサイド構造では、接合を探り０．２
５ＡＩＩｎとした場合でもリーク電流は２Ｘ１０Ａ／Ｉ
ＪＭ、１Ｘ１０−１７Ａ／１ｊＩｎ２と高くなる。表−
１には示していないが、接合を０．１５１ＩＩｒ１とし
た場合には、面積成分が１×１Ｏ−１５Ａ／１１！ｒ１
２と３ケタ近く高い値を示した。

一方、本願筒３の発明の方法では、周囲長リーク電流は
、約２〜３　ｘ　１Ｏ−１６Ａ　／卯で、表−１の第１
図（ｅ）の構造で示した５Ｘ１０−１６Ａ／１ＪＩｒ＆
の約半分に低減できた。これは、本願筒３の発明の方法
では、表面自然酸化膜除去による希釈ＨＦによるウェッ
トエツチングが入らないため、ＬＯＧＯ３の後退が無い
ことに起因している。しかし、面成分リーク電流は、３
Ｘ１０−１８Ａ／１１１１１２と、第２の発明の方法と
比べて高くなった。

いずれの方法にせよ、従来のシリサイド化合より、リー
ク電流は大きく低減できており、がっ、ゲートの１ノイ
ドウオール巾が狭い場合にも適用可能であることがわか
る。

この理由は先にも述べたように、シリサイドを通して形
成した接合、すなわち、リーク電流の原因となる金属の
ノックオンが、最初に形成された拡散層（ｎ−１ｍ＞の
内側にあり、接合がこのｎ−層により保たれていること
に起因する。また、ｔｏｃｏｓ素子分離−３ｍ界面の応
力がＳｉ基板を反応させず、後に堆積したＳｉとシリサ
イド化させているのでかなり減少することも要因と考え
られる。ざらに、ＬＯＧＯ３素子分離層ヘシリサイドが
まわり込むことがないことも大きな要因である。

本発明ではＴｉを用いたが、Ｗ、Ｍｏ、Ｔａ等の通常用
いられているシリサイド材に対しても利用可能であるこ
とは原理から考えてもいうまでもない。また、実施例の
構造ではＳｉ酸化膜ゲートのＭＯ８型トランジスタを用
いたが、本発明は、Ｓｉ酸化膜ゲート以外の絶縁ゲート
型電界効果トランジスタにも適用できる。

［発明の効果］以上説明したように、本発明の半導体素子構造および製
造方法によれば、低抵抗、浅い接合、かつリーク電流の
低い接合を形成して従来の問題点を完全に解決すること
ができ、今後微細化するＭＯ８型トランジスタに広く利
用できる効果を有するものである。

【図面の簡単な説明】

第１図は本発明の構造の一実施例について、従来例と比
較して示した半導体素子の部分断面図、第２図はＡＳの
ポリＳｉ中の濃度とエツチング速度との関係を示す特性
図、第３図は拡散層の接合を説明するための説明図であ
る。１０・・・基板　　　　　　　１１・・・素子分離層１
２・・・ゲート　　　　　　１３・・・ゲート酸化膜１
４・・・ゲートサイドウオール１５、２２・・・拡散層　　　　１６．２１・・・シリ
サイド層１７・・・Ｓｉ

Claims

【特許請求の範囲】

（１）ソース・ドレイン・ゲート電極部がシリサイド化
された絶縁ゲート型電界効果トランジスタにおいて、ソ
ース・ドレイン領域のシリサイド層は、該ソース・ドレ
イン領域となるシリサイド化前のＳｉ基板表面よりも上
部に形成され、かつゲート電極上端面は、サイドウォー
ルよりも上部に出ないことを特徴とする半導体素子構造
。
（２）基板上に素子分離層、ゲート酸化膜、ゲート拡散
層およびゲートサイドウォールを有する構造を形成する
工程と、表面自然酸化膜を除去する工程と、塩素ガス雰
囲気中で紫外線を照射してゲート電極上面を選択的にエ
ッチングする工程と、Ｓｉを酸化膜表面以外に選択成長
する工程と、金属またはシリサイドを堆積し、アニール
によりシリサイド化する工程と、イオン注入後、アニー
ルする工程とを備えてなることを特徴とする半導体素子
構造の製造方法。
（３）基板上に素子分離層、ゲート酸化膜およびゲート
拡散層を有する構造を形成する工程と、酸化膜をドライ
エッチングしてゲートサイドウォールを形成後、引き続
いて炭素を含むポリマー層を堆積する工程と、塩素ガス
雰囲気中で紫外線を照射してゲート電極上面を選択的に
エッチングする工程と、Ｓｉを酸化膜表面以外に選択成
長する工程と、金属またはシリサイドを堆積し、アニー
ルによりシリサイド化する工程と、イオン注入後、アニ
ールする工程とを備えてなることを特徴とする半導体素
子構造の製造方法。