JPH0284740A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0284740A JPH0284740A JP63237721A JP23772188A JPH0284740A JP H0284740 A JPH0284740 A JP H0284740A JP 63237721 A JP63237721 A JP 63237721A JP 23772188 A JP23772188 A JP 23772188A JP H0284740 A JPH0284740 A JP H0284740A
- Authority
- JP
- Japan
- Prior art keywords
- silicide
- gate
- source
- oxide film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置及びその製造方法に関するものであ
る。
る。
半導体素子の微細化に伴い、ソース・ドレインの接合を
浅くすることが重要視されている。しかし、単にソース
・ドレイン形成時のイオン注入のエネルギーを下げると
シート抵抗が高くなり、配線材料とのコンタクト抵抗も
高くなり、高速化するのは困雌となる。現在ソース・ド
レインのシート抵抗を下げ、ひいてはコンタクト抵抗を
下げるため、ソース・ドレインをシリサイド材で裏打ち
する方法が多く用いられている（Ｋ、Ｔｓｕｋａｍｏｔ
ｏ、 Ｔ。
浅くすることが重要視されている。しかし、単にソース
・ドレイン形成時のイオン注入のエネルギーを下げると
シート抵抗が高くなり、配線材料とのコンタクト抵抗も
高くなり、高速化するのは困雌となる。現在ソース・ド
レインのシート抵抗を下げ、ひいてはコンタクト抵抗を
下げるため、ソース・ドレインをシリサイド材で裏打ち
する方法が多く用いられている（Ｋ、Ｔｓｕｋａｍｏｔ
ｏ、 Ｔ。
Ｏｋａｍｏｔｏ、 Ｍ、Ｓｈｉｍｉｚｕ、 Ｔ、Ｍａｔ
ｓｕｋａｗａ ａｎｄ Ｈ，）ｌａｒａｄａ：１６ｔｈ
ＳＳＤＭ Ｐ４７（１９８４））。
ｓｕｋａｗａ ａｎｄ Ｈ，）ｌａｒａｄａ：１６ｔｈ
ＳＳＤＭ Ｐ４７（１９８４））。
一般にシリサイド裏打ちソース・ドレインの場合にはシ
ート抵抗は下がるものの、接合リーク電流が増大するこ
とが知られている。その要因は幾つか考えられているが
、第１の要因としてシリサイド層を通してイオン注入す
る際、シリサイド中の金属がノックオンすることによる
もの、第２の要因としてゲートサイドウオール形成時の
酸化膜の全面エッチの際のＬＯＧＯ５素子分離層の後退
によるもの、さらにその際の損傷を除去するためのウェ
ットエッチによるＬＯＧＯ３素子分離の後退によるもの
、第３の要因としてシリサイド形成時の素子分離−８１
界面での応力によるものなどがある０以上あげた点が接
合リークの原因となるものと考えられる。
ート抵抗は下がるものの、接合リーク電流が増大するこ
とが知られている。その要因は幾つか考えられているが
、第１の要因としてシリサイド層を通してイオン注入す
る際、シリサイド中の金属がノックオンすることによる
もの、第２の要因としてゲートサイドウオール形成時の
酸化膜の全面エッチの際のＬＯＧＯ５素子分離層の後退
によるもの、さらにその際の損傷を除去するためのウェ
ットエッチによるＬＯＧＯ３素子分離の後退によるもの
、第３の要因としてシリサイド形成時の素子分離−８１
界面での応力によるものなどがある０以上あげた点が接
合リークの原因となるものと考えられる。
本発明の目的は上記の問題点を解決するためにシリサイ
ドをソース・ドレインの裏打ちとしてシート抵抗を下げ
、かつ接合リーク電流の少ない絶縁ゲート型電界効果ト
ランジスタ及びその製造方法を提供することにある。
ドをソース・ドレインの裏打ちとしてシート抵抗を下げ
、かつ接合リーク電流の少ない絶縁ゲート型電界効果ト
ランジスタ及びその製造方法を提供することにある。
上記目的を達成するため、本発明の半導体装置において
は、絶縁ゲート型電界効果トランジスタにおいて、ソー
ス・ドレイン領域のシリサイド層をソース・ドレイン領
域となるＳｉ基板表面よりも上部に有するものである。
は、絶縁ゲート型電界効果トランジスタにおいて、ソー
ス・ドレイン領域のシリサイド層をソース・ドレイン領
域となるＳｉ基板表面よりも上部に有するものである。
本発明の半導体装置の製造方法においては、基板上に素
子分離、ゲート酸化膜、ゲート、拡散層及びゲートサイ
ドウオールを有する構造を形成した後、Ｓｉ及び金属又
はシリサイドを２層以上堆積する工程と、上記試料をア
ニールによりシリサイド化する工程と、酸化膜上のシリ
サイド化した層をリソグラフィー技術とエツチング法に
より除去する工程と、イオン注入後、アニールする工程
とを含むものである。
子分離、ゲート酸化膜、ゲート、拡散層及びゲートサイ
ドウオールを有する構造を形成した後、Ｓｉ及び金属又
はシリサイドを２層以上堆積する工程と、上記試料をア
ニールによりシリサイド化する工程と、酸化膜上のシリ
サイド化した層をリソグラフィー技術とエツチング法に
より除去する工程と、イオン注入後、アニールする工程
とを含むものである。
さらに、本発明の半導体装置は基板上に素子分離、ゲー
ト酸化膜、ゲート、拡散層、ゲートサイドウオールを有
する構造を形成する工程と、Ｓｉを酸化膜表面以外に選
択成長する工程と金属又はシリサイドを堆積する工程と
、上記試料をアニールによりシリサイド化する工程と、
イオン注入後、アニールする工程とを含む製造方法によ
って得られる。
ト酸化膜、ゲート、拡散層、ゲートサイドウオールを有
する構造を形成する工程と、Ｓｉを酸化膜表面以外に選
択成長する工程と金属又はシリサイドを堆積する工程と
、上記試料をアニールによりシリサイド化する工程と、
イオン注入後、アニールする工程とを含む製造方法によ
って得られる。
従来、シリサイド層−シリコン界面はシリサイド化する
前の表面、すなわち、Ｓｉ基板表面より下に形成されて
いたが、本発明ではシリサイド化する領域をソース・ド
レインＳＬ表面よりも上部に持ち上げた構造としている
。
前の表面、すなわち、Ｓｉ基板表面より下に形成されて
いたが、本発明ではシリサイド化する領域をソース・ド
レインＳＬ表面よりも上部に持ち上げた構造としている
。
上記構造を形成する方法としては、従来、金属をソース
・ドレインとなる８１表面上に直接堆積していたのに対
し、本発明ではＳｉをまず堆積し、続けて金属を堆積し
た後、シリサイド化のアニールを行っている。酸化膜上
でシリサイド化した領域は、エツチングで除去する。あ
るいは酸化膜上での反応を阻止するために、Ｓｉの選択
成長を用いて酸化膜上には、Ｓｉを堆積せず、Ｓｉ表面
のみに堆積し、続けて金属を堆積し、アニールによりシ
リサイド化することによって得られる。
・ドレインとなる８１表面上に直接堆積していたのに対
し、本発明ではＳｉをまず堆積し、続けて金属を堆積し
た後、シリサイド化のアニールを行っている。酸化膜上
でシリサイド化した領域は、エツチングで除去する。あ
るいは酸化膜上での反応を阻止するために、Ｓｉの選択
成長を用いて酸化膜上には、Ｓｉを堆積せず、Ｓｉ表面
のみに堆積し、続けて金属を堆積し、アニールによりシ
リサイド化することによって得られる。
以上の構造、製造方法を用いることによって、ｐ−ｎ接
合が実効果に浅くなり、かつＳｉ基板ともシリサイド反
応させないので、素子分離−Ｓｉ界面での応力も回避で
きる。従って、従来、シリサイド電極の重大な欠点であ
った接合リークが通常の拡散層と同程度で、かつコンタ
クト抵抗を下げることができた。
合が実効果に浅くなり、かつＳｉ基板ともシリサイド反
応させないので、素子分離−Ｓｉ界面での応力も回避で
きる。従って、従来、シリサイド電極の重大な欠点であ
った接合リークが通常の拡散層と同程度で、かつコンタ
クト抵抗を下げることができた。
以下に本発明の実施例を図によって説明する。
（実施例１）
第１図にＭＯ３型トランジスタに応用した構造図を示す
。
。
第１図（ａ）はｐ形基板１０上にＬＯＣＯ３法で形成さ
れた素子分離層１１．ポリＳｉゲート１２．ゲート酸化
膜１３、ゲートサイドウオール１４及び拡散層１５を形
成した構造図を示している。本実施例ではＬＯＣＯ５酸
化膜厚８０００人、ゲート巾０．５．ａ、ゲートサイド
ウオール１４はＣＶＤ法とＣＨＦ、を用いたドライエツ
チングにより全面エッチした２５００人のＳｉｎ、膜で
ある。拡散層１５はゲートサイドウオール１４の形成前
のポリＳｉゲート１２を形成した後、 Ａｓをイオン注
入法で注入し、５ Ｘ １０”ａｔｏ＋ｎｇ／ａ（とし
、接合深さ０．１４としたＬＤＤ構造とした。
れた素子分離層１１．ポリＳｉゲート１２．ゲート酸化
膜１３、ゲートサイドウオール１４及び拡散層１５を形
成した構造図を示している。本実施例ではＬＯＣＯ５酸
化膜厚８０００人、ゲート巾０．５．ａ、ゲートサイド
ウオール１４はＣＶＤ法とＣＨＦ、を用いたドライエツ
チングにより全面エッチした２５００人のＳｉｎ、膜で
ある。拡散層１５はゲートサイドウオール１４の形成前
のポリＳｉゲート１２を形成した後、 Ａｓをイオン注
入法で注入し、５ Ｘ １０”ａｔｏ＋ｎｇ／ａ（とし
、接合深さ０．１４としたＬＤＤ構造とした。
第１図（ａ）の構造を試料とし、まずＤＣスパッタ装置
を用いてＡｒ圧力２ｍＴｏｒｒ、 ０．４ＫＭの条件の
下で試料にＳｉを１０００人スパッタ堆積させる。引続
き試料を大気にさらすことなく、金属を同じ条件で６０
０人堆積させた。金属としては本実施例ではチタンを用
いた。その後、赤外線を用いたランプ加熱により６００
℃、３０秒間アニールを行い、Ｎ２中でシリサイド化し
た。アンモニア、過酸化水素、水の混液により、未反応
Ｔｉを除去した。第１図（ｂ）にシリサイド層１６を形
成するまでの工程の構造図を示した。
を用いてＡｒ圧力２ｍＴｏｒｒ、 ０．４ＫＭの条件の
下で試料にＳｉを１０００人スパッタ堆積させる。引続
き試料を大気にさらすことなく、金属を同じ条件で６０
０人堆積させた。金属としては本実施例ではチタンを用
いた。その後、赤外線を用いたランプ加熱により６００
℃、３０秒間アニールを行い、Ｎ２中でシリサイド化し
た。アンモニア、過酸化水素、水の混液により、未反応
Ｔｉを除去した。第１図（ｂ）にシリサイド層１６を形
成するまでの工程の構造図を示した。
次にゲートサイドウオール１４を含む酸化膜上でもシリ
サイド化反応が起こるため、酸化膜上のシリサイド層１
６を除去するために、レジストマスク形成後、ドライエ
ツチング法によりシリサイド層１６を選択的にエツチン
グした。レジストはＯｓプラズマにより除去した。ガス
は、ＣＦ４．ＣＣＱ４の混合ガスを用いた。得られた構
造を第１図（ｃ）に示す。
サイド化反応が起こるため、酸化膜上のシリサイド層１
６を除去するために、レジストマスク形成後、ドライエ
ツチング法によりシリサイド層１６を選択的にエツチン
グした。レジストはＯｓプラズマにより除去した。ガス
は、ＣＦ４．ＣＣＱ４の混合ガスを用いた。得られた構
造を第１図（ｃ）に示す。
（実施例２）
本実施例では第１図（ａ）の構造の試料に対し、第１図
（ｄ）のように８１表面のみに５ｉ１７が選択的に１０
００人成長する選択成長法を用い、酸化膜上にはＳｉが
成長しないようにした。その後、Ｔｉを６００人スパッ
タ法により堆積する。その後、ランプ加熱法により６０
０℃、３０秒間Ｎ２中でアニールを行い、これをシリサ
イド化した。アンモニア、過酸化水素、水の混液によっ
て、未反応Ｔｉを除去した。従って、構造は前実施例と
同じ第１図（ｃ）となり、本発明の構造が実現された。
（ｄ）のように８１表面のみに５ｉ１７が選択的に１０
００人成長する選択成長法を用い、酸化膜上にはＳｉが
成長しないようにした。その後、Ｔｉを６００人スパッ
タ法により堆積する。その後、ランプ加熱法により６０
０℃、３０秒間Ｎ２中でアニールを行い、これをシリサ
イド化した。アンモニア、過酸化水素、水の混液によっ
て、未反応Ｔｉを除去した。従って、構造は前実施例と
同じ第１図（ｃ）となり、本発明の構造が実現された。
以上実施例１．実施例２で得られた試料について、８０
０℃、１０秒間のＡｒ中のランプ加熱法によるアニール
を行う。これにより、ＴｉはＴｉ５Ｌｚと安定な４状態
となる。その後、接合を形成するために、Ａｓをイオン
注入法で７０ＫｅＶ、 ５Ｘ１０”ａｔｏ＋ｍｓ／ｃｄ
注入し、活性化のためのアニールを９００℃、６０分間
Ｎ２中で行った。シート抵抗は１Ω／口を得ることがで
きた。
０℃、１０秒間のＡｒ中のランプ加熱法によるアニール
を行う。これにより、ＴｉはＴｉ５Ｌｚと安定な４状態
となる。その後、接合を形成するために、Ａｓをイオン
注入法で７０ＫｅＶ、 ５Ｘ１０”ａｔｏ＋ｍｓ／ｃｄ
注入し、活性化のためのアニールを９００℃、６０分間
Ｎ２中で行った。シート抵抗は１Ω／口を得ることがで
きた。
なお、第２図（ａ）、（ｂ）はＴｉ膜厚、アニール条件
等が同じで、構造は従来技術、すなわちＴｉを直接拡散
層にシリサイド化した試料の構造図を示す。この条件で
シート抵抗は１Ω／口であった。第２図（ａ）は本発明
の構造、（ｂ）は従来技術の構造のそれぞれの接合部分
のみを示した図である。第２図（ａ）に示す本発明の構
造では、シリサイド層２１の部分が上へせり上がってい
るため、シリサイドを通して形成した拡散層２３は見か
け上浅くなり最初に形成した接合、すなわちゲートを形
成後自己整合的に形成された拡散層２２がそのまま本素
子の接合深さ０．１−と保たれている。しかし、第２図
（ｂ）の従来技術では、接合が０．２５７ｍと深くなる
のがわかる。先にも述べたが、この接合を従来技術の方
法で浅くするため１、Ｔｉ膜厚を２００人、Ａｓ注入エ
ネルギーを３０ＫｅＶとすると、シート抵抗は３０〜８
０Ω／口と高くなり、また、制御性も良くなかった。
等が同じで、構造は従来技術、すなわちＴｉを直接拡散
層にシリサイド化した試料の構造図を示す。この条件で
シート抵抗は１Ω／口であった。第２図（ａ）は本発明
の構造、（ｂ）は従来技術の構造のそれぞれの接合部分
のみを示した図である。第２図（ａ）に示す本発明の構
造では、シリサイド層２１の部分が上へせり上がってい
るため、シリサイドを通して形成した拡散層２３は見か
け上浅くなり最初に形成した接合、すなわちゲートを形
成後自己整合的に形成された拡散層２２がそのまま本素
子の接合深さ０．１−と保たれている。しかし、第２図
（ｂ）の従来技術では、接合が０．２５７ｍと深くなる
のがわかる。先にも述べたが、この接合を従来技術の方
法で浅くするため１、Ｔｉ膜厚を２００人、Ａｓ注入エ
ネルギーを３０ＫｅＶとすると、シート抵抗は３０〜８
０Ω／口と高くなり、また、制御性も良くなかった。
なお、本発明では、ゲート部分もシリサイド化するサリ
サイド構造としたがゲート部分を酸化膜で覆い、ソース
・ドレイン部のみをシリサイド化することも可能であっ
た。また、ゲート電極として、ポリＳｉを用いたが他の
材料でも実施可能であり、本発明の効果が何ら損われる
ことがないことはいうまでもない０本発明では、Ｔｉを
用いたが、Ｗ、 Ｍｏ、 Ｔａ等の通常用いられている
シリサイド材に対しても利用可能であることは原理から
考えてもいうまでもない。シリサイド化をする際、実施
例では２段階のランプ加熱法を用いたが、電気炉による
アニールも可能であった。しかし、電気炉の場合、電気
炉入口での酸化の問題もあり、十分注意を要するが、本
発明の構造及び製造方法において、特に本質的な問題で
はない、事実、電気炉入口の温度を１５０℃〜２００℃
であるものを用いてシリサイド化をした場合も、実施例
に示した抵抗値を得ることができた。また、実施例の構
造ではＳｉ酸化膜ゲートのＭＯ５型トランジスタを用い
たが本発明は、ＳＬ酸化膜ゲート以外、すなわち絶縁ゲ
ート型電界効果トランジスタにも適用できる。
サイド構造としたがゲート部分を酸化膜で覆い、ソース
・ドレイン部のみをシリサイド化することも可能であっ
た。また、ゲート電極として、ポリＳｉを用いたが他の
材料でも実施可能であり、本発明の効果が何ら損われる
ことがないことはいうまでもない０本発明では、Ｔｉを
用いたが、Ｗ、 Ｍｏ、 Ｔａ等の通常用いられている
シリサイド材に対しても利用可能であることは原理から
考えてもいうまでもない。シリサイド化をする際、実施
例では２段階のランプ加熱法を用いたが、電気炉による
アニールも可能であった。しかし、電気炉の場合、電気
炉入口での酸化の問題もあり、十分注意を要するが、本
発明の構造及び製造方法において、特に本質的な問題で
はない、事実、電気炉入口の温度を１５０℃〜２００℃
であるものを用いてシリサイド化をした場合も、実施例
に示した抵抗値を得ることができた。また、実施例の構
造ではＳｉ酸化膜ゲートのＭＯ５型トランジスタを用い
たが本発明は、ＳＬ酸化膜ゲート以外、すなわち絶縁ゲ
ート型電界効果トランジスタにも適用できる。
本発明の製造方法により試作したＭＯ５型トランジスタ
の接合リーク電流及びシート抵抗を表１に表 １ 表１において、まず、シリサイドを用いない接合は周囲
長、面積各成分のリーク電流は５ Ｘ １０−”Ａ／４
．Ｉ Ｘ １０−”Ａ／７ｍ”と低い値であるが、シー
ト抵抗は〜８０Ω／口と高い。次に、従来のシリサイド
構造では、接合を深＜ ０．２５４とした場合でもリー
ク電流は２ＸｌＯ−”Ａ／＊、ｌＸｌ０−”Ａ／ｕ”と
高くなる。
の接合リーク電流及びシート抵抗を表１に表 １ 表１において、まず、シリサイドを用いない接合は周囲
長、面積各成分のリーク電流は５ Ｘ １０−”Ａ／４
．Ｉ Ｘ １０−”Ａ／７ｍ”と低い値であるが、シー
ト抵抗は〜８０Ω／口と高い。次に、従来のシリサイド
構造では、接合を深＜ ０．２５４とした場合でもリー
ク電流は２ＸｌＯ−”Ａ／＊、ｌＸｌ０−”Ａ／ｕ”と
高くなる。
表１には示していないが接合を０．１５−とじた場合に
は、面積成分がＩ Ｘ １０−１″と３ケタ近く高い値
を示した。次に、本発明の構造で実施例１の方法を用い
た場合も実施例２の方法を用いた場合も共に通常のシリ
サイドのないシーク電流とほぼ同レベルの５Ｘ１０−”
Ａ／ｐ、ｌＸｌ０−”Ａ／４”を得ることができ、かつ
シート抵抗１Ω／口、接合深さ０．１−を得ることがで
きた。なお、ｐ−Ｃｈの場合もほぼ同等の値を得ること
ができた。
は、面積成分がＩ Ｘ １０−１″と３ケタ近く高い値
を示した。次に、本発明の構造で実施例１の方法を用い
た場合も実施例２の方法を用いた場合も共に通常のシリ
サイドのないシーク電流とほぼ同レベルの５Ｘ１０−”
Ａ／ｐ、ｌＸｌ０−”Ａ／４”を得ることができ、かつ
シート抵抗１Ω／口、接合深さ０．１−を得ることがで
きた。なお、ｐ−Ｃｈの場合もほぼ同等の値を得ること
ができた。
この理由は先にも述べたように、シリサイドを通して形
成した接合、すなわち、リーク電流の原因となる金属の
ノックオンが、最初に形成された拡散層（ｎ−層）の内
側にあり、接合がこのｎ″″層により保たれていること
に起因する。また、ＬＯＧＯ３素子分離−Ｓｉ界面の応
力がＳｉ基板を反応させず、後に堆積したＳｌとシリサ
イド化させているのでかなり減少することも要因と考え
られる。さらに、ＬＯＣＯ８素子分離層へシリサイドが
まわり込むことがないことも大きな要因である。
成した接合、すなわち、リーク電流の原因となる金属の
ノックオンが、最初に形成された拡散層（ｎ−層）の内
側にあり、接合がこのｎ″″層により保たれていること
に起因する。また、ＬＯＧＯ３素子分離−Ｓｉ界面の応
力がＳｉ基板を反応させず、後に堆積したＳｌとシリサ
イド化させているのでかなり減少することも要因と考え
られる。さらに、ＬＯＣＯ８素子分離層へシリサイドが
まわり込むことがないことも大きな要因である。
以上のように本発明の構造及び製造方法によれば、低抵
抗、浅い接合、かつリーク電流の低い接合を形成して従
来の問題点を完全に解決することができ、今後微細化す
るＭＯ３型トランジスタに広く利用できる効果を有する
ものである。
抗、浅い接合、かつリーク電流の低い接合を形成して従
来の問題点を完全に解決することができ、今後微細化す
るＭＯ３型トランジスタに広く利用できる効果を有する
ものである。
第１図（ａ）〜（ｃ）は本発明の構造及び第１の実施例
の製造方法を工程順に示す概略断面図、第１図（ｄ）は
第２の実施例の製造工程における要部を示す断面図、第
２図（ａ）、（ｂ）は拡散層の接合を説明するための概
略断面図で、（ａ）は本発明の構造図、（ｂ）は従来技
術による構造図である。 １０・・・基板 １１・・・素子分離
１２・・・ゲート １３・・・ゲート酸
化膜１４・・・ゲートサイドウオール １５．２２・・
・拡散層１６．２１・・・シリサイド層 １７・
・・Ｓｉ２３・・・シリサイドを通して形成した拡散層
（ａ）
の製造方法を工程順に示す概略断面図、第１図（ｄ）は
第２の実施例の製造工程における要部を示す断面図、第
２図（ａ）、（ｂ）は拡散層の接合を説明するための概
略断面図で、（ａ）は本発明の構造図、（ｂ）は従来技
術による構造図である。 １０・・・基板 １１・・・素子分離
１２・・・ゲート １３・・・ゲート酸
化膜１４・・・ゲートサイドウオール １５．２２・・
・拡散層１６．２１・・・シリサイド層 １７・
・・Ｓｉ２３・・・シリサイドを通して形成した拡散層
（ａ）
Claims (3)
- （１）絶縁ゲート型電界効果トランジスタにおいて、ソ
ース・ドレイン領域のシリサイド層をソース・ドレイン
領域となるＳｉ基板表面よりも上部に有することを特徴
とする半導体装置。 - （２）基板上に素子分離、ゲート酸化膜、ゲート、拡散
層及びゲートサイドウォールを有する構造を形成した後
、Ｓｉ及び金属又はシリサイドを２層以上堆積する工程
と、上記試料をアニールによりシリサイド化する工程と
、酸化膜上のシリサイド化した層をリソグラフィー技術
とエッチング法により除去する工程と、イオン注入後、
アニールする工程とを含むことを特徴とする半導体装置
の製造方法。 - （３）基板上に素子分離、ゲート酸化膜、ゲート、拡散
層、ゲートサイドウォールを有する構造を形成する工程
と、Ｓｉを酸化膜表面以外に選択成長する工程と金属又
はシリサイドを堆積する工程と、上記試料をアニールに
よりシリサイド化する工程と、イオン注入後、アニール
する工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237721A JPH0284740A (ja) | 1988-09-21 | 1988-09-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237721A JPH0284740A (ja) | 1988-09-21 | 1988-09-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0284740A true JPH0284740A (ja) | 1990-03-26 |
Family
ID=17019511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237721A Pending JPH0284740A (ja) | 1988-09-21 | 1988-09-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0284740A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196075A (ja) * | 1987-02-10 | 1988-08-15 | Fujitsu Ltd | Ｍｉｓ半導体装置の製造方法 |
-
1988
- 1988-09-21 JP JP63237721A patent/JPH0284740A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196075A (ja) * | 1987-02-10 | 1988-08-15 | Fujitsu Ltd | Ｍｉｓ半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5747373A (en) | Nitride-oxide sidewall spacer for salicide formation | |
| JP3238551B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JP2857006B2 (ja) | Ｍｏｓ集積回路上の自己整列珪化コバルト | |
| JPS59138379A (ja) | 半導体装置の製造方法 | |
| US6855592B2 (en) | Method for manufacturing semiconductor device | |
| JPS6344770A (ja) | 電界効果型トランジスタの製造方法 | |
| JPH09190983A (ja) | 半導体装置の製造方法 | |
| JP3336604B2 (ja) | 半導体装置の製造方法 | |
| JPH0284740A (ja) | 半導体装置及びその製造方法 | |
| JP2570487B2 (ja) | 半導体装置の製造方法 | |
| JPH0982812A (ja) | 半導体装置の製造方法 | |
| JP3033525B2 (ja) | 半導体装置の製造方法 | |
| JP3217280B2 (ja) | ドライエッチング後処理方法とｍｏｓ型半導体装置の製造方法 | |
| JP2940492B2 (ja) | 半導体装置およびその製造方法 | |
| JP2793248B2 (ja) | 半導体・素子構造の製造方法 | |
| JPH04137621A (ja) | 半導体装置の製造方法 | |
| JP2950244B2 (ja) | 半導体装置の製造方法 | |
| JP3439652B2 (ja) | 半導体装置及びその製造方法 | |
| JP2525186B2 (ja) | 半導体装置の製造方法 | |
| JP3501107B2 (ja) | 半導体装置の製造方法 | |
| JPH08264482A (ja) | 半導体装置の製造方法 | |
| JPH0629310A (ja) | 半導体装置及びその製造方法 | |
| JP3394391B2 (ja) | 半導体装置及びその製造方法 | |
| JPH10125623A (ja) | 半導体装置の製造方法 | |
| JP2705583B2 (ja) | 半導体装置の製造方法 |