JPH02288509A - ２つの非同期式クロック信号間の時間遅延を示す出力信号を与えるための装置および方法 - Google Patents
２つの非同期式クロック信号間の時間遅延を示す出力信号を与えるための装置および方法Info
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- JPH02288509A JPH02288509A JP2087332A JP8733290A JPH02288509A JP H02288509 A JPH02288509 A JP H02288509A JP 2087332 A JP2087332 A JP 2087332A JP 8733290 A JP8733290 A JP 8733290A JP H02288509 A JPH02288509 A JP H02288509A
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- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は２つの非同期式信号とインターフェイスする
電子回路に関し、特に２つの非同期式クロック信号間の
時間遅延を示す出力信号を与えるための回路および方法
に関する。
電子回路に関し、特に２つの非同期式クロック信号間の
時間遅延を示す出力信号を与えるための回路および方法
に関する。
先入れ先出しくＦＩＦＯ）メモリは書込クロックと同期
されたデータを受取り、読出クロックと同期されたデー
タを出力し、続出クロックおよび書込クロックはお互い
に非同期式である。ＦＩＦＯメそりは順次的に書込まれ
かつ読出される複数個の直列に配置された記憶セルを有
する。用語「書込ポインタ」は目下書込まれつつある記
憶セルを示すのに使用され、用語「読出ポインタ」は目
下読出されつつある記憶°セルを示すのに使用される。
されたデータを受取り、読出クロックと同期されたデー
タを出力し、続出クロックおよび書込クロックはお互い
に非同期式である。ＦＩＦＯメそりは順次的に書込まれ
かつ読出される複数個の直列に配置された記憶セルを有
する。用語「書込ポインタ」は目下書込まれつつある記
憶セルを示すのに使用され、用語「読出ポインタ」は目
下読出されつつある記憶°セルを示すのに使用される。
ＦＩＦＯメモリがビットエラーを発生することなく動作
するために、各記憶セルは交互に、書込まれその後読出
されなければならず、すなわちいかなる記憶セルも中間
の読出動作なしに連続して２度書込まれることはなく、
いかなる記憶セルも中間の書込動作なしに連続して２度
読出されることはない。この型のビットエラーが発生す
ることを妨げるために、ＦＩＦＯメモリは典型的に、書
込ポインタおよび読出ポインタが所定の数のメモリセル
により隔てられているかどうかを検出し、メモリが一杯
か、または空かを示すステータスフラグを出力端子に与
える。定義によって、データはそれが書込まれるまで読
出されることがないので、書込ポインタは常に読出ポイ
ンタの先に立つであろう。
するために、各記憶セルは交互に、書込まれその後読出
されなければならず、すなわちいかなる記憶セルも中間
の読出動作なしに連続して２度書込まれることはなく、
いかなる記憶セルも中間の書込動作なしに連続して２度
読出されることはない。この型のビットエラーが発生す
ることを妨げるために、ＦＩＦＯメモリは典型的に、書
込ポインタおよび読出ポインタが所定の数のメモリセル
により隔てられているかどうかを検出し、メモリが一杯
か、または空かを示すステータスフラグを出力端子に与
える。定義によって、データはそれが書込まれるまで読
出されることがないので、書込ポインタは常に読出ポイ
ンタの先に立つであろう。
さらにデータのパケット、たとえば１バイトのデータが
しばしばグループとして転送されなければならないので
、この例においてメモリがフルから８ビツトであるか、
または空から８ビツトであるかを検出するほとんどフル
のフラグおよびほとんど空のフラグを与えることは時に
は必要である。
しばしばグループとして転送されなければならないので
、この例においてメモリがフルから８ビツトであるか、
または空から８ビツトであるかを検出するほとんどフル
のフラグおよびほとんど空のフラグを与えることは時に
は必要である。
メモリの半分またはそれ以上が後続する読出動作なしに
書込まれたかどうかを示すハーフステータスフラグがま
た望ましいかもしれない。
書込まれたかどうかを示すハーフステータスフラグがま
た望ましいかもしれない。
ＦＩＦＯを制御する読出クロックお上び書込クロックは
完全に非同期式であるので、メモリの状態の適当な検出
は非常に困難になることがある。
完全に非同期式であるので、メモリの状態の適当な検出
は非常に困難になることがある。
それの非同期式性質のため、ＦＩＦＯメモリは、クロッ
クがスキニーされることになり異なった周波数で動作す
るので、アービトレーション問題となる傾向がある。
クがスキニーされることになり異なった周波数で動作す
るので、アービトレーション問題となる傾向がある。
多数のカウンタが過去においてステータスフラグを与え
るために一般的に使用された。各フラグのために読出ク
ロックについて１つおよび書込クロックについて１つの
これらのカウンタは、所望のステータスフラグ次第であ
る異なった値にプリセットされ得る。所与のフラグにつ
いて、読出カウンタおよび書込カウンタの出力は、概し
て排他的ＯＲゲートで比較される。もし整合状態が検出
されるとするならば、ワンショットパルスが発生されラ
ッチをトグルし、もしＦＩＦＯが整合の前にほとんど空
であるならば、それならそれはもはやほとんど空ではな
く、逆にもしＦＩＦＯがほとんど空の状態ではないとす
ると、それは今ではほとんど空の状態であるということ
を示す。先行技術は数個の魅力的ではない特徴に悩む。
るために一般的に使用された。各フラグのために読出ク
ロックについて１つおよび書込クロックについて１つの
これらのカウンタは、所望のステータスフラグ次第であ
る異なった値にプリセットされ得る。所与のフラグにつ
いて、読出カウンタおよび書込カウンタの出力は、概し
て排他的ＯＲゲートで比較される。もし整合状態が検出
されるとするならば、ワンショットパルスが発生されラ
ッチをトグルし、もしＦＩＦＯが整合の前にほとんど空
であるならば、それならそれはもはやほとんど空ではな
く、逆にもしＦＩＦＯがほとんど空の状態ではないとす
ると、それは今ではほとんど空の状態であるということ
を示す。先行技術は数個の魅力的ではない特徴に悩む。
多数のカウンタが多数のステータスフラグを発生するの
に必要とされ、多数のカウンタを切換えるために、それ
は過度のレイアウト領域、読出クロックおよび書込クロ
ックに関する増大された負荷、およびダイナミック電流
の形式での増大されたオンチップノイズを結果として生
じる。さらにもしフラグが不適当にセットされ、または
リセットされると、それなら何か他の事象または他のテ
ストが、フラグのこの偽の状態を訂正するために発生す
る必要がある。
に必要とされ、多数のカウンタを切換えるために、それ
は過度のレイアウト領域、読出クロックおよび書込クロ
ックに関する増大された負荷、およびダイナミック電流
の形式での増大されたオンチップノイズを結果として生
じる。さらにもしフラグが不適当にセットされ、または
リセットされると、それなら何か他の事象または他のテ
ストが、フラグのこの偽の状態を訂正するために発生す
る必要がある。
したがってアービトレーション感度がなく、大量のオー
バヘッド回路なしに種々のステータスフラグを容易に収
容することができる信頼できる、高速度フラグ回路が非
常に望ましいということが理解され得る。
バヘッド回路なしに種々のステータスフラグを容易に収
容することができる信頼できる、高速度フラグ回路が非
常に望ましいということが理解され得る。
したがってこの発明の目的はアービトレーション感度が
なく、過度のオーバヘッド回路なしに種々のステータス
フラグを容易に収容することができる信頼できる、高速
度フラグ回路を提供することである。
なく、過度のオーバヘッド回路なしに種々のステータス
フラグを容易に収容することができる信頼できる、高速
度フラグ回路を提供することである。
この発明の説明される実施例において示されるのは、２
つの非同期式クロック信号間の時間遅延を示す出力信号
を発生するための方法であって、それは第１のカウンタ
で受取られる第１のクロックパルスの数を数えるステッ
プと、第２のカウンタで受取られる第２のクロックパル
スの数を数えるステップとを含む。第１のカウンタにお
けるカウントはその後第２のカウンタのカウントから減
算され、この差は所定の数と比較される。出力信号は、
もし差が所定の数よりも大きいならば、第１の論理状態
に置かれる。
つの非同期式クロック信号間の時間遅延を示す出力信号
を発生するための方法であって、それは第１のカウンタ
で受取られる第１のクロックパルスの数を数えるステッ
プと、第２のカウンタで受取られる第２のクロックパル
スの数を数えるステップとを含む。第１のカウンタにお
けるカウントはその後第２のカウンタのカウントから減
算され、この差は所定の数と比較される。出力信号は、
もし差が所定の数よりも大きいならば、第１の論理状態
に置かれる。
またこの発明の説明される実施例で示されるのは、２つ
の非同期式クロック信号間の時間遅延を示す情報を与え
る出力信号を発生するための回路である。回路は、ＦＩ
ＦＯメモリにより受取られる、第１のクロックパルスの
数を数えるための第１のカウンタと第２のパルスの数を
数えるための第２のカウンタとを含む。減算器回路は、
第１のカウンタのカウントと第２のカウンタのカウント
との間の差を供給し、比較器回路は差を所定の数と比較
するのに使用される。出力回路はその後、もし差が所定
の数よりも大きいならば、第１の論理状態の出力信号を
発生する。
の非同期式クロック信号間の時間遅延を示す情報を与え
る出力信号を発生するための回路である。回路は、ＦＩ
ＦＯメモリにより受取られる、第１のクロックパルスの
数を数えるための第１のカウンタと第２のパルスの数を
数えるための第２のカウンタとを含む。減算器回路は、
第１のカウンタのカウントと第２のカウンタのカウント
との間の差を供給し、比較器回路は差を所定の数と比較
するのに使用される。出力回路はその後、もし差が所定
の数よりも大きいならば、第１の論理状態の出力信号を
発生する。
前述の事柄および他の特徴、特質、利点、およびこの発
明一般は、添付の図面と関連して考えられると、次のよ
り詳細な説明からよりよく理解されるであろう。
明一般は、添付の図面と関連して考えられると、次のよ
り詳細な説明からよりよく理解されるであろう。
明晰さのためにおよび適当と考えられるところで、参照
数字は対応する特徴を示すために図面で繰返されたこと
、および第９図に図示されたタイミング信号はこの発明
の好ましい実施例におけるタイミング関係をより明らか
に示すために必ずしも一定の比率で描かれなかったとい
うことが理解されるであろう。
数字は対応する特徴を示すために図面で繰返されたこと
、および第９図に図示されたタイミング信号はこの発明
の好ましい実施例におけるタイミング関係をより明らか
に示すために必ずしも一定の比率で描かれなかったとい
うことが理解されるであろう。
この発明の好ましい実施例に従う２つの非同期クロック
信号間の時間遅延を示す出力信号を与えるための回路は
、ＦＩＦＯメモリにおけるフラグ発生回路で実施され、
２つのカウンタ、書込カウンタおよび読出カウンタ、減
算器、比較器、およびデイグリッチ（ｄｅｇｌｉｔｃｈ
）回路を含む。フラグ発生回路は書込クロック信号およ
び読出クロック信号の数を数えること、および差動信号
を形成するためにこれらの２つのカウントを減算するこ
とにより動作する。この差動信号はその後比較器におい
て所定の数と比較され、フィルタされないフラグ信号は
この比較の結果を示す。デイグリッチ回路は書込クロッ
クかまたは読出クロックの適当な端縁が受取られるとき
はいつでも出力信号をラッチするために、かつ受取られ
た書込クロックまたは読出クロック信号の結果がカウン
タ、減算器、および比較器を介して伝搬するまで出力信
号が変化することから妨げるために動作する。このブラ
ンキング時間の後、フィル°りされないフラグ信号の出
力はフラグ出力信号へその後通過される。
信号間の時間遅延を示す出力信号を与えるための回路は
、ＦＩＦＯメモリにおけるフラグ発生回路で実施され、
２つのカウンタ、書込カウンタおよび読出カウンタ、減
算器、比較器、およびデイグリッチ（ｄｅｇｌｉｔｃｈ
）回路を含む。フラグ発生回路は書込クロック信号およ
び読出クロック信号の数を数えること、および差動信号
を形成するためにこれらの２つのカウントを減算するこ
とにより動作する。この差動信号はその後比較器におい
て所定の数と比較され、フィルタされないフラグ信号は
この比較の結果を示す。デイグリッチ回路は書込クロッ
クかまたは読出クロックの適当な端縁が受取られるとき
はいつでも出力信号をラッチするために、かつ受取られ
た書込クロックまたは読出クロック信号の結果がカウン
タ、減算器、および比較器を介して伝搬するまで出力信
号が変化することから妨げるために動作する。このブラ
ンキング時間の後、フィル°りされないフラグ信号の出
力はフラグ出力信号へその後通過される。
ここで図面に注意を向けると、第１図はＦＩＦｏｌｏの
ためのステータスフラグを発生するための回路１２を含
むＦＩＦＯメモリ１０のブロック図である。ＦＩＦＯＩ
Ｏはまた直列メモリアレイ１４およびＦＩＦＯＩＯの種
々のブロック間のインタフェース回路を与えるための論
理回路１６を含む。
ためのステータスフラグを発生するための回路１２を含
むＦＩＦＯメモリ１０のブロック図である。ＦＩＦＯＩ
Ｏはまた直列メモリアレイ１４およびＦＩＦＯＩＯの種
々のブロック間のインタフェース回路を与えるための論
理回路１６を含む。
第１図に図示されるように、ＦＩＦＯＩＯはＤＡＴＡ
ＩＮ端子１８、ＤＡＴＡ ＯＵＴ端子２０、ＷＲＩ
ＴＥ ＣＬＯＣＫ端子２２、ＲＥＡＤＣＬＯＣＫ端子
２４、およびＲＥＳＥＴ端子２６を含む複数個の外部端
子を有する。ＦＩＦＯＩＯはまた、端子２８のフルフラ
グ信号、ＦＦ、端子３０の空のフラグ信号、ＥＦ、端子
３２のほとんどフルのフラグ信号、ＡＦＦ、端子３４の
ほとんど空のフラグ信号、ＡＥＦ、および端子３６のハ
ーフフルフラグ信号、ＨＦＦを含む複数個のステータス
フラグ信号を有する。
ＩＮ端子１８、ＤＡＴＡ ＯＵＴ端子２０、ＷＲＩ
ＴＥ ＣＬＯＣＫ端子２２、ＲＥＡＤＣＬＯＣＫ端子
２４、およびＲＥＳＥＴ端子２６を含む複数個の外部端
子を有する。ＦＩＦＯＩＯはまた、端子２８のフルフラ
グ信号、ＦＦ、端子３０の空のフラグ信号、ＥＦ、端子
３２のほとんどフルのフラグ信号、ＡＦＦ、端子３４の
ほとんど空のフラグ信号、ＡＥＦ、および端子３６のハ
ーフフルフラグ信号、ＨＦＦを含む複数個のステータス
フラグ信号を有する。
ＦＩＦＯＩＯは、読出ポインタおよび書込ポインタを直
列メモリアレイ１４の中の第１のメモリセルにリセット
する、端子２６のＲＥＳＥＴ信号によりまずリセットさ
れることにより動作する。
列メモリアレイ１４の中の第１のメモリセルにリセット
する、端子２６のＲＥＳＥＴ信号によりまずリセットさ
れることにより動作する。
この時点で端子３０の空のフラグ信号はＰＩＦＯｌｏが
空であるということを示し、かつ端子３４のほとんど空
のフラグ信号はまたＰＩＦＯＩＯがほとんど空の状態に
あるということを示し、それは好ましい実施例において
、それらの最後の動作として書込まれた書込ポインタと
読出ポインタとの間の８よりも少ないメモリセルがある
ということを意味する。端子２２の第１の書込クロック
信号の受取りの後、端子３０の空のフラグ信号は空のＦ
ＩＦＯＩＯを示さなくなるであろうが、しかし端子３４
のほとんど空の信号はほとんど空の状態を示し続けるで
あろう。続出クロック信号の数よりも８個多い書込クロ
ック信号があった後に、それなら端子３４のほとんど空
のフラグ信号はほとんど空の状態を示さなくなるであろ
う。ＦＩＦＯがハーフフルになったとき、端子３６のハ
ーフフルフラグ信号はハーフフルステータスを示すであ
ろうし、続出ポインタと書込ポインタとの間のメモリセ
ルの数が最大のメモリスペースより８小さいとき、それ
なら端子３４のほとんどフルのフラグ信号はほとんどフ
ルの状態を示すであろうし、端子３６のハーフフルフラ
グ信号はハーフフル状態を示し続けるであろう。すべて
のメモリセルがそれらの最後の動作として書込まれたと
いうように、書込ポインタが続出ポインタと同じセルを
指しているとき、それなら端子２８のフルフラグ信号は
ＦＩＦＯＩＯがデータで一杯であるということを示すで
あろうし、端子３４のほとんどフルのフラグ信号はまた
ほとんどフルの状態を示すであろうし、端子３６のハー
フフルフラグ信号はまたハーフフル状態を示すであろう
。
空であるということを示し、かつ端子３４のほとんど空
のフラグ信号はまたＰＩＦＯＩＯがほとんど空の状態に
あるということを示し、それは好ましい実施例において
、それらの最後の動作として書込まれた書込ポインタと
読出ポインタとの間の８よりも少ないメモリセルがある
ということを意味する。端子２２の第１の書込クロック
信号の受取りの後、端子３０の空のフラグ信号は空のＦ
ＩＦＯＩＯを示さなくなるであろうが、しかし端子３４
のほとんど空の信号はほとんど空の状態を示し続けるで
あろう。続出クロック信号の数よりも８個多い書込クロ
ック信号があった後に、それなら端子３４のほとんど空
のフラグ信号はほとんど空の状態を示さなくなるであろ
う。ＦＩＦＯがハーフフルになったとき、端子３６のハ
ーフフルフラグ信号はハーフフルステータスを示すであ
ろうし、続出ポインタと書込ポインタとの間のメモリセ
ルの数が最大のメモリスペースより８小さいとき、それ
なら端子３４のほとんどフルのフラグ信号はほとんどフ
ルの状態を示すであろうし、端子３６のハーフフルフラ
グ信号はハーフフル状態を示し続けるであろう。すべて
のメモリセルがそれらの最後の動作として書込まれたと
いうように、書込ポインタが続出ポインタと同じセルを
指しているとき、それなら端子２８のフルフラグ信号は
ＦＩＦＯＩＯがデータで一杯であるということを示すで
あろうし、端子３４のほとんどフルのフラグ信号はまた
ほとんどフルの状態を示すであろうし、端子３６のハー
フフルフラグ信号はまたハーフフル状態を示すであろう
。
第２図はフラグ発生回路１２のブロック図を示す。フラ
グ発生回路１２は書込カウンタブロック４０および読出
カウンタブロック４２を含む。読出カウンタブロック４
２はライン４４のＲＣとして図示される読出クロック、
およびライン４６のＲＣＢとして図示される続出クロッ
クバー信号を受取る。読出カウンタ４２はまたライン４
８のＲＲとして図示されるリセット信号を受取る。同様
に書込カウンタ４２はライン５０のＷＣとして図示され
る書込クロック信号、ライン５２のＷＣＢとして図示さ
れる書込クロックバー信号、およびライン５４のＷＲと
して図示される書込リセット信号を受取る。
グ発生回路１２は書込カウンタブロック４０および読出
カウンタブロック４２を含む。読出カウンタブロック４
２はライン４４のＲＣとして図示される読出クロック、
およびライン４６のＲＣＢとして図示される続出クロッ
クバー信号を受取る。読出カウンタ４２はまたライン４
８のＲＲとして図示されるリセット信号を受取る。同様
に書込カウンタ４２はライン５０のＷＣとして図示され
る書込クロック信号、ライン５２のＷＣＢとして図示さ
れる書込クロックバー信号、およびライン５４のＷＲと
して図示される書込リセット信号を受取る。
読出カウンタブロック４２と書込カウンタブロック４０
の両方が、２つの組のＱ出力、クロックパルスの初期の
端縁で変化する第１の組、ＲＱおよびＷＱ、およびクロ
ックパルスの後縁で変化する第２の組、ＲＱＮおよびＷ
ＱＮを与える。このように第２図に図示されるように、
書込カウンタブロック４０はクロックパルスの初期の端
縁で変化する書込カウンタ４０の出力を含むＷＱババス
６を有する。ＷＱババス６は第１の減算器ブロック５８
への入力である。書込カウンタブロック４０の第２の出
力バスは、書込クロックの後縁で変化する書込カウンタ
４０の出力を与えるＷＱＮバス６４である。ＷＱＮバス
６４は第２の減算器ブロック６２への入力である。同様
の態様で、読出カウンタブロック４２は減算器ブロック
６２への入力であるＲＱ出力バス６０、および減算器ブ
ロック５８への入力であるＲＱＮ出力バス６６を有する
。
の両方が、２つの組のＱ出力、クロックパルスの初期の
端縁で変化する第１の組、ＲＱおよびＷＱ、およびクロ
ックパルスの後縁で変化する第２の組、ＲＱＮおよびＷ
ＱＮを与える。このように第２図に図示されるように、
書込カウンタブロック４０はクロックパルスの初期の端
縁で変化する書込カウンタ４０の出力を含むＷＱババス
６を有する。ＷＱババス６は第１の減算器ブロック５８
への入力である。書込カウンタブロック４０の第２の出
力バスは、書込クロックの後縁で変化する書込カウンタ
４０の出力を与えるＷＱＮバス６４である。ＷＱＮバス
６４は第２の減算器ブロック６２への入力である。同様
の態様で、読出カウンタブロック４２は減算器ブロック
６２への入力であるＲＱ出力バス６０、および減算器ブ
ロック５８への入力であるＲＱＮ出力バス６６を有する
。
減算器ブロック５８はＲＱＮバス６６の値をＷＱババス
６から減算し、差バス６８に差出力を与える。差バス６
８は３つの比較器ブロック、ハーフフル比較器ブロック
７０、はとんどフルの比較器ブロック７２、およびフル
比較器ブロック７４への入力である。ハーフフル比較器
ブロック７０は、記述のために、ＰＨＦとして図示され
るプログラム値バス入カフ６を図示した。同様にほとん
どフルの比較器ブロック７２はＰＡＦとして図示される
プログラム値バス人カフ８を有し、フル比較器ブロック
７４はＰＦとして図示されるプログラム値バス人力８０
を有する。好ましい実施例において、プログラム値ＰＨ
ＦＳＰＡＦ、およびＰＦはＦＩＦ○メモリ１０集積回路
の金属化層へ符号化される。ハーフフル比較器ブロック
７０の出力はライン８２に置かれ、それはラッチ８４の
Ｄ入力へ接続される。ラッチ８４の出力は端子３６のハ
ーフフルフラグ信号を形成する。はとんどフルの比較器
ブロック７２の出力はライン８６に置かれ、それはもう
１つのラッチ回路８８のＤ入力へ接続され、それの出力
は端子３２のほとんどフルのフラグ信号を形成する。フ
ル比較器ブロック７４の出力はライン９０に置かれ、そ
れは引き続いてラッチ回路９２のＤ入力へ接続され、そ
れの出力は端子２８のフルフラグ信号を形成する。
６から減算し、差バス６８に差出力を与える。差バス６
８は３つの比較器ブロック、ハーフフル比較器ブロック
７０、はとんどフルの比較器ブロック７２、およびフル
比較器ブロック７４への入力である。ハーフフル比較器
ブロック７０は、記述のために、ＰＨＦとして図示され
るプログラム値バス入カフ６を図示した。同様にほとん
どフルの比較器ブロック７２はＰＡＦとして図示される
プログラム値バス人カフ８を有し、フル比較器ブロック
７４はＰＦとして図示されるプログラム値バス人力８０
を有する。好ましい実施例において、プログラム値ＰＨ
ＦＳＰＡＦ、およびＰＦはＦＩＦ○メモリ１０集積回路
の金属化層へ符号化される。ハーフフル比較器ブロック
７０の出力はライン８２に置かれ、それはラッチ８４の
Ｄ入力へ接続される。ラッチ８４の出力は端子３６のハ
ーフフルフラグ信号を形成する。はとんどフルの比較器
ブロック７２の出力はライン８６に置かれ、それはもう
１つのラッチ回路８８のＤ入力へ接続され、それの出力
は端子３２のほとんどフルのフラグ信号を形成する。フ
ル比較器ブロック７４の出力はライン９０に置かれ、そ
れは引き続いてラッチ回路９２のＤ入力へ接続され、そ
れの出力は端子２８のフルフラグ信号を形成する。
ラッチ８４．８８、および９２のクロック入力はライン
９３で一緒にデイグリッチ回路９４の出力に接続される
。デイグリッチ回路９４は入力として、ライン５０の書
込クロック信号、ライン４６の読出クロックバー信号、
および２つのリセット信号、ライン５４の書込リセット
およびライン４８の続出リセットを有する。
９３で一緒にデイグリッチ回路９４の出力に接続される
。デイグリッチ回路９４は入力として、ライン５０の書
込クロック信号、ライン４６の読出クロックバー信号、
および２つのリセット信号、ライン５４の書込リセット
およびライン４８の続出リセットを有する。
減算器ブロック６２はＲＱババス０のカウントをＷＱＮ
バス６４のカウントから減算し、差バス９６の差信号を
与える。差バス９６はほとんど空の比較器ブロック９８
および空の比較器ブロック１００の入力へ接続される。
バス６４のカウントから減算し、差バス９６の差信号を
与える。差バス９６はほとんど空の比較器ブロック９８
および空の比較器ブロック１００の入力へ接続される。
はとんど空の比較器ブロック９８はプログラム値の第２
の入力を有し、それは記述のため、ＰＡＥとラベルを付
けられたデータバス１０２として図示される。同様に空
の比較器ブロック１００は、ＰＥとして図示されるデー
タバス１０４のプログラム値の第２の入力を有する。好
ましい実施例において、プログラム値ＰＡＥおよびＰＥ
はＦＩＦＯメモリ１０集積回路の金属化層へ符号化され
る。はとんど空の比較器ブロック９８の出力はライン１
０６でラッチ１０８のＤ入力へ接続され、それの出力は
インバータ１０９により反転され、端子３４のほとんど
空のフラグ信号を形成する。空の比較器ブロック１００
の出力はライン１１０に置かれ、それはラッチ１１１の
Ｄ入力へ接続され、それの出力はインバータ１１２によ
り反転され、端子３０の空のフラグ信号を形成する。ラ
ッチ１０８および１１１のクロック入力はライン１１３
で一緒に第２のデイグリッチ回路１１４の出力へ接続さ
れる。このデイグリッチ回路１１４は入力として、ライ
ン４４の読出クロック信号、ライン５２の書込クロック
バー信号、および２つのリセット信号、ライン５４の書
込リセットおよびライン４８の続出リセットを有する。
の入力を有し、それは記述のため、ＰＡＥとラベルを付
けられたデータバス１０２として図示される。同様に空
の比較器ブロック１００は、ＰＥとして図示されるデー
タバス１０４のプログラム値の第２の入力を有する。好
ましい実施例において、プログラム値ＰＡＥおよびＰＥ
はＦＩＦＯメモリ１０集積回路の金属化層へ符号化され
る。はとんど空の比較器ブロック９８の出力はライン１
０６でラッチ１０８のＤ入力へ接続され、それの出力は
インバータ１０９により反転され、端子３４のほとんど
空のフラグ信号を形成する。空の比較器ブロック１００
の出力はライン１１０に置かれ、それはラッチ１１１の
Ｄ入力へ接続され、それの出力はインバータ１１２によ
り反転され、端子３０の空のフラグ信号を形成する。ラ
ッチ１０８および１１１のクロック入力はライン１１３
で一緒に第２のデイグリッチ回路１１４の出力へ接続さ
れる。このデイグリッチ回路１１４は入力として、ライ
ン４４の読出クロック信号、ライン５２の書込クロック
バー信号、および２つのリセット信号、ライン５４の書
込リセットおよびライン４８の続出リセットを有する。
動作において第２図に図示されたフラグ発生回路１２は
書込カウンタブロック４０および読出カウンタブロック
４２を利用し、これらのカウンタがライン５４および４
８のそれぞれのリセットコマンドによりリセットされた
後、それぞれ書込クロックパルスおよび読出クロックパ
ルスの数を数える。好ましい実施例において、ＦＩＦＯ
メモリ１０は、書込ポインタまたは読出ポインタの位置
を指定するために、１１のデータビットを必要とする２
０４８の記憶セルを有する。カウンタブロック４０およ
び４２、減算器ブロック５８および６２、および比較器
ブロック７０．７２．７４．９８、および１００は１２
ビツトの広さであり、１２番目のビットは空のＦＩＦＯ
状態とフルのＦＩＦＯ状態とを区別するのに使用される
。正常の動作において書込カウンタ４０と続出カウンタ
４２との両方は同時にリセットされるが、しかし当業者
により理解されるであろうように、書込カウンタ４０ま
たは読出カウンタ４２は、いくつかのメモリセルに情報
を再書込みすること、またはいくつかのメモリセルから
情報を再読出しすること力Ｓ望まれるとき、別々にリセ
ットされる。
書込カウンタブロック４０および読出カウンタブロック
４２を利用し、これらのカウンタがライン５４および４
８のそれぞれのリセットコマンドによりリセットされた
後、それぞれ書込クロックパルスおよび読出クロックパ
ルスの数を数える。好ましい実施例において、ＦＩＦＯ
メモリ１０は、書込ポインタまたは読出ポインタの位置
を指定するために、１１のデータビットを必要とする２
０４８の記憶セルを有する。カウンタブロック４０およ
び４２、減算器ブロック５８および６２、および比較器
ブロック７０．７２．７４．９８、および１００は１２
ビツトの広さであり、１２番目のビットは空のＦＩＦＯ
状態とフルのＦＩＦＯ状態とを区別するのに使用される
。正常の動作において書込カウンタ４０と続出カウンタ
４２との両方は同時にリセットされるが、しかし当業者
により理解されるであろうように、書込カウンタ４０ま
たは読出カウンタ４２は、いくつかのメモリセルに情報
を再書込みすること、またはいくつかのメモリセルから
情報を再読出しすること力Ｓ望まれるとき、別々にリセ
ットされる。
減算器ブロック５８はそれぞれ出力端子３６．３２、お
よび２８のハーフフル、はとんどフル、およびフルフラ
グの発生で使用される。減算器ブロック５８は書込カウ
ンタブロック４０からＷＱババス６で１２ビツトカウン
トデータを受取り、そのデータは書込クロック信号の前
縁で変化し、読出カウンタブロック４２からＲＱＮバス
６６で１２ビツトカウントデータを受取り、そのカウン
トは読出クロック信号の後縁で変化する。これらの特定
のクロック端縁は好ましい実施例で使用され、読出およ
び書込制御回路と組合って、フラグ発生回路は同じメモ
リセルが同時に書込まれる、または読出されるようにし
ないことを確実にする。
よび２８のハーフフル、はとんどフル、およびフルフラ
グの発生で使用される。減算器ブロック５８は書込カウ
ンタブロック４０からＷＱババス６で１２ビツトカウン
トデータを受取り、そのデータは書込クロック信号の前
縁で変化し、読出カウンタブロック４２からＲＱＮバス
６６で１２ビツトカウントデータを受取り、そのカウン
トは読出クロック信号の後縁で変化する。これらの特定
のクロック端縁は好ましい実施例で使用され、読出およ
び書込制御回路と組合って、フラグ発生回路は同じメモ
リセルが同時に書込まれる、または読出されるようにし
ないことを確実にする。
減算器ブロック５８はバス５６の書込カウントからバス
６６の読出カウントを減算し、差バス６８に差を提供す
る。ハーフフル比較器ブロック７０、はとんどフルの比
較器ブロック７２、およびフル比較器ブロック７４は、
このバス６８の差を、１組の所定の数、つまりバス７６
の所定のハーフフルプログラム値、バス７８の所定のほ
とんどフルのプログラム値、およびバス８０の所定のフ
ルのプログラム値と比較する。比較器ブロック７０．７
２、および７４は、差バス６８の数がバス７６．７８、
および８０のプログラム値より小さいとき、それらの出
力に論理「１」レベルを与える。
６６の読出カウントを減算し、差バス６８に差を提供す
る。ハーフフル比較器ブロック７０、はとんどフルの比
較器ブロック７２、およびフル比較器ブロック７４は、
このバス６８の差を、１組の所定の数、つまりバス７６
の所定のハーフフルプログラム値、バス７８の所定のほ
とんどフルのプログラム値、およびバス８０の所定のフ
ルのプログラム値と比較する。比較器ブロック７０．７
２、および７４は、差バス６８の数がバス７６．７８、
および８０のプログラム値より小さいとき、それらの出
力に論理「１」レベルを与える。
同様の態様で、減算器ブロック６２は、そのデータが読
出クロックの前縁で変化するＲＱババス０の１２ビツト
カウントデータを、その数が書込クロックの後縁で変化
するＷＱＮバス６４の１２ビツトカウントデータから減
算し、差バス９６に差を形成する。差バス９６の数はほ
とんど空の比較器ブロック９８においてバス１０２のＰ
ＡＥプログラム値と、空の比較器ブロック１００におい
てバス１０４のＰＥプログラム値と比較される。
出クロックの前縁で変化するＲＱババス０の１２ビツト
カウントデータを、その数が書込クロックの後縁で変化
するＷＱＮバス６４の１２ビツトカウントデータから減
算し、差バス９６に差を形成する。差バス９６の数はほ
とんど空の比較器ブロック９８においてバス１０２のＰ
ＡＥプログラム値と、空の比較器ブロック１００におい
てバス１０４のＰＥプログラム値と比較される。
比較器ブロック９８および１００は比較器ブロック７０
．７２、および７４と同じ態様で動作する。
．７２、および７４と同じ態様で動作する。
すなわち差がプログラム値より小さいとき、それぞれの
比較器ブロック９８または１００の出力において論理「
１」レベルがあるであろう。比較器ブロック９８および
１００の出力はそれぞれラッチ回路１０８および１１１
を介して通過され、その後インバータ１０９および１１
３を介して、端子３４のほとんど空のフラグ信号および
端子３０の空のフラグ信号を形成する。
比較器ブロック９８または１００の出力において論理「
１」レベルがあるであろう。比較器ブロック９８および
１００の出力はそれぞれラッチ回路１０８および１１１
を介して通過され、その後インバータ１０９および１１
３を介して、端子３４のほとんど空のフラグ信号および
端子３０の空のフラグ信号を形成する。
好ましい実施例において、プログラム値は下記のとおり
である。
である。
プログラム値バス プログラム値
ＰＥ Ｉ
ＰＡＥ ８
ＰＨＦ１０２５
ＰＡＦ ２０４１
ＰＦ ２０４８
これらのプログラム値で、出力端子２８ないし３６のフ
ラグ信号は次の論理レベルを有するであろう。
ラグ信号は次の論理レベルを有するであろう。
バス６８または ＥＦ ＡＥＦ ＨＦＦ Ａ
ＦＦ ＦＦ９６の差 皿 皿 皿 皿 皿下
記に詳細に記述されるデイグリッチ回路９４および１１
４は、偽の信号がこれらの出力に現われるかもしれない
間、出力フラグ信号２８．３０、３２．３４、および３
６を比較器ブロック７０．７２．７４．９８、および１
００の出力から分離する、または隔離するために動作す
る。より具体的に言うと、デイグリッチ回路９４は、書
込クロックパルスの前縁または読出クロックパルスの後
縁を検出すると、ラッチ８４．８８、および９２のクロ
ック入力にワンショットパルスを与える。
ＦＦ ＦＦ９６の差 皿 皿 皿 皿 皿下
記に詳細に記述されるデイグリッチ回路９４および１１
４は、偽の信号がこれらの出力に現われるかもしれない
間、出力フラグ信号２８．３０、３２．３４、および３
６を比較器ブロック７０．７２．７４．９８、および１
００の出力から分離する、または隔離するために動作す
る。より具体的に言うと、デイグリッチ回路９４は、書
込クロックパルスの前縁または読出クロックパルスの後
縁を検出すると、ラッチ８４．８８、および９２のクロ
ック入力にワンショットパルスを与える。
ワンショットパルスの幅は、書込カウンタブロック４０
および読出カウンタブロック４２、減算器ブロック５８
、および比較器ブロック７０．７２、および７４を介す
る遅延を補償するのに十分である。デイグリッチ回路１
１４は、読出クロックパルスの立上がり縁、または書込
クロックパルスの後縁の検出で、ワンショットパルスを
ラッチ１０８および１１１に供給することにより同様の
態様で動作する。ラッチ回路８４．８８．９２．１０８
、および１１１はデイグリッチ回路９４および１１４か
らの出力信号が論理「０」レベルにある間、データをそ
れらの入力からそれらの出力へ絶えず通過し、それぞれ
のデイグリッチ回路からの出力信号が論理「１」レベル
にある間、すなわちワンショットパルスが存在するとき
、出力を入力から隔離する。
および読出カウンタブロック４２、減算器ブロック５８
、および比較器ブロック７０．７２、および７４を介す
る遅延を補償するのに十分である。デイグリッチ回路１
１４は、読出クロックパルスの立上がり縁、または書込
クロックパルスの後縁の検出で、ワンショットパルスを
ラッチ１０８および１１１に供給することにより同様の
態様で動作する。ラッチ回路８４．８８．９２．１０８
、および１１１はデイグリッチ回路９４および１１４か
らの出力信号が論理「０」レベルにある間、データをそ
れらの入力からそれらの出力へ絶えず通過し、それぞれ
のデイグリッチ回路からの出力信号が論理「１」レベル
にある間、すなわちワンショットパルスが存在するとき
、出力を入力から隔離する。
第３図は書込カウンタブロック４０および読出カウンタ
ブロック４２の論理図である。カウンタブロック４０お
よび４２は１２のステージカウンタであり、それは分析
のために、６つのセクションに分けられ、第１のセクシ
ョン１２０は３つのステートからなり、エレメント番号
１２２．１２４．１２６、および１２８として図示され
る第２の、第３の、第４の、および第５のセクションは
同一でありかつ各々は２つのステージを含み、最後のセ
クション１３０は単一のステージを含む。
ブロック４２の論理図である。カウンタブロック４０お
よび４２は１２のステージカウンタであり、それは分析
のために、６つのセクションに分けられ、第１のセクシ
ョン１２０は３つのステートからなり、エレメント番号
１２２．１２４．１２６、および１２８として図示され
る第２の、第３の、第４の、および第５のセクションは
同一でありかつ各々は２つのステージを含み、最後のセ
クション１３０は単一のステージを含む。
第３図に図示されるようなカウンタブロック４０および
４２の各ステージは、Ｔフリップフロップ１３２を使用
し、ステージは当業者により容易に理解されるであろう
態様で相互接続される。カウンタブロック４０および４
２はステージ間を結合するための２および３人力ＮＡＮ
Ｄゲートのみを使用するという利点を有する。
４２の各ステージは、Ｔフリップフロップ１３２を使用
し、ステージは当業者により容易に理解されるであろう
態様で相互接続される。カウンタブロック４０および４
２はステージ間を結合するための２および３人力ＮＡＮ
Ｄゲートのみを使用するという利点を有する。
カウンタブロック４０および４２で使用されるＴフリッ
プフロップ１３２の論理図が第４図に図示される。Ｔフ
リップフロップ１３２のＱおよびＱＮ出力は、もしＴ入
力が論理「０」レベルであるならばクロックパルスの受
取りでトグルし、もしＴ入力が論理「１」レベルである
ならばトグルしない。都合よく、Ｑ出力はクロックパル
スの前縁でトグルし、それは好ましい実施例においてク
ロックまたはＣ入力が上昇しかつクロックバーまたはＣ
Ｂ大入力降下しているとき存在し、ＱＮ出力はクロック
パルスの後縁で変化し、それは好ましい実施例において
Ｃ入力が降下しかつＣＢ大入力上昇しているとき存在す
る。第４図に図示されるように、Ｔ入力は排他的ＮＯＲ
ゲート１３４においてＴフリップフロップ１３２のＱ出
力と結合される。排他的ＮＯＲゲート１３４の出力は第
１の伝送ゲート１３６からなるＤフリップフロップ１３
５のＤ入力へ接続され、それに２つの逆並列インバータ
１３８および１４０が続き、それに第２の伝送ゲート１
４２が続き、それにもう１つの対の逆並列インバータ１
４４および１４６が続く。
プフロップ１３２の論理図が第４図に図示される。Ｔフ
リップフロップ１３２のＱおよびＱＮ出力は、もしＴ入
力が論理「０」レベルであるならばクロックパルスの受
取りでトグルし、もしＴ入力が論理「１」レベルである
ならばトグルしない。都合よく、Ｑ出力はクロックパル
スの前縁でトグルし、それは好ましい実施例においてク
ロックまたはＣ入力が上昇しかつクロックバーまたはＣ
Ｂ大入力降下しているとき存在し、ＱＮ出力はクロック
パルスの後縁で変化し、それは好ましい実施例において
Ｃ入力が降下しかつＣＢ大入力上昇しているとき存在す
る。第４図に図示されるように、Ｔ入力は排他的ＮＯＲ
ゲート１３４においてＴフリップフロップ１３２のＱ出
力と結合される。排他的ＮＯＲゲート１３４の出力は第
１の伝送ゲート１３６からなるＤフリップフロップ１３
５のＤ入力へ接続され、それに２つの逆並列インバータ
１３８および１４０が続き、それに第２の伝送ゲート１
４２が続き、それにもう１つの対の逆並列インバータ１
４４および１４６が続く。
インバータ１４４の出力はその後Ｔフリップフロップ１
３２のＱ出力を形成する。排他的ＮＯＲゲート１３４お
よびＤフリップフロップ１３５は従来の態様で動作し、
その技術において既知である。
３２のＱ出力を形成する。排他的ＮＯＲゲート１３４お
よびＤフリップフロップ１３５は従来の態様で動作し、
その技術において既知である。
Ｄフリップフロップ１３５の出力に接続されるのはラッ
チステージ１４７であり、それはもう１つの伝送ゲート
１４８を含み、それに２つの逆並列インバータ１５０お
よび１５２が続く。インバータ１５０からの出力はイン
バータ１５４により反転され、ＱＮ出力を形成する。
チステージ１４７であり、それはもう１つの伝送ゲート
１４８を含み、それに２つの逆並列インバータ１５０お
よび１５２が続く。インバータ１５０からの出力はイン
バータ１５４により反転され、ＱＮ出力を形成する。
第４図に図示されるように、伝送ゲート１４２はクロッ
ク入力が論理「１」レベルでありかつクロックバー人力
が論理「０」レベルであるとき導電性であるので、Ｑ出
力はクロック信号の立上がり縁で変化する。対比すると
、しかしながら、伝送ゲート１４８は、クロック入力が
論理「０」レベルでありかつクロックバー人力が論理「
１」レベルであるとき導電性であり、したがってＱＮ出
力はクロック信号の後縁で変化する。ライン１５６のリ
セット入力は、それが論理「１」レベルであるとき、Ｑ
出力とＱＮ出力の両方を論理「０」レベルまで強制する
（もしリセット入力が論理「１」レベルである間、クロ
ック入力は論理「１」レベルまで立上がりかつクロック
バー人力は論理０レベルであるとすれば）。
ク入力が論理「１」レベルでありかつクロックバー人力
が論理「０」レベルであるとき導電性であるので、Ｑ出
力はクロック信号の立上がり縁で変化する。対比すると
、しかしながら、伝送ゲート１４８は、クロック入力が
論理「０」レベルでありかつクロックバー人力が論理「
１」レベルであるとき導電性であり、したがってＱＮ出
力はクロック信号の後縁で変化する。ライン１５６のリ
セット入力は、それが論理「１」レベルであるとき、Ｑ
出力とＱＮ出力の両方を論理「０」レベルまで強制する
（もしリセット入力が論理「１」レベルである間、クロ
ック入力は論理「１」レベルまで立上がりかつクロック
バー人力は論理０レベルであるとすれば）。
減算器ブロック５８および６２の各ステージを形成する
減算器回路１６０の論理図が第５図に図示される。減算
器回路１６０はＲｉ大入力Ｗｉ大入力ら減算し、この結
果をＢ ｉ−１として図示される借り信号入力と結合し
、差出力Ｄｉ１差出力ＤＢｉの反転、および借り出力信
号Ｂｉを与える。
減算器回路１６０の論理図が第５図に図示される。減算
器回路１６０はＲｉ大入力Ｗｉ大入力ら減算し、この結
果をＢ ｉ−１として図示される借り信号入力と結合し
、差出力Ｄｉ１差出力ＤＢｉの反転、および借り出力信
号Ｂｉを与える。
ＲｉおよびＷｉ大入力排他的ＯＲゲート１６２で結合さ
れ、それの出力は伝送ゲート１６４を制御し、それは借
り人力Ｂ ｉ−１を前のステージから借り出力へ、そし
て次のステージへ通過するか、またはＢ ｉ−１人力を
次のステージから分離する。
れ、それの出力は伝送ゲート１６４を制御し、それは借
り人力Ｂ ｉ−１を前のステージから借り出力へ、そし
て次のステージへ通過するか、またはＢ ｉ−１人力を
次のステージから分離する。
高インピーダンスドライバ回路１６６は伝送ゲート１６
４が非導電性であるときＲｉ大入力よびＷｉ大入力反転
を受取りＢｉ倍信号駆動し、伝送ゲート１６４が導電性
であるとき高インピーダンス状態を与える。このように
Ｒｉ大入力よびＷｉ大入力同じ論理レベルであるとき、
それなら伝送ゲ−）１６４は導電性であり、Ｂ ｉ−１
は借り出力Ｂｉまで転送され、高インピーダンス駆動回
路１６６の出力は高インピーダンス状態にある。Ｒｉお
よびＷｉが同じ論理レベルにないとき、それなら伝送ゲ
ート１６４は非導電性であり、もしＲｉが論理「１」レ
ベルでありかつＷｉが論理「０」レベルであるならば、
高インピーダンスドライバ状態１６６の出力は論理「１
」レベルであるであろうし、逆にもしＷｉが論理「１」
レベルでありかつＲｉが論理「０」レベルであるならば
、論理「０」レベルであるであろう。排他的ＯＲゲート
１６２の出力は伝送ゲート１６８および１７０の１つを
介して通過され、それは借り人力Ｂ ｉ−１信号により
制御され、Ｄｉ出力およびＤＢｉ出力を形成する。
４が非導電性であるときＲｉ大入力よびＷｉ大入力反転
を受取りＢｉ倍信号駆動し、伝送ゲート１６４が導電性
であるとき高インピーダンス状態を与える。このように
Ｒｉ大入力よびＷｉ大入力同じ論理レベルであるとき、
それなら伝送ゲ−）１６４は導電性であり、Ｂ ｉ−１
は借り出力Ｂｉまで転送され、高インピーダンス駆動回
路１６６の出力は高インピーダンス状態にある。Ｒｉお
よびＷｉが同じ論理レベルにないとき、それなら伝送ゲ
ート１６４は非導電性であり、もしＲｉが論理「１」レ
ベルでありかつＷｉが論理「０」レベルであるならば、
高インピーダンスドライバ状態１６６の出力は論理「１
」レベルであるであろうし、逆にもしＷｉが論理「１」
レベルでありかつＲｉが論理「０」レベルであるならば
、論理「０」レベルであるであろう。排他的ＯＲゲート
１６２の出力は伝送ゲート１６８および１７０の１つを
介して通過され、それは借り人力Ｂ ｉ−１信号により
制御され、Ｄｉ出力およびＤＢｉ出力を形成する。
第６図は比較器ブロック７０．７２．７４．９８、およ
び１００の１つのステージを形成する比較器回路１７２
の論理図である。比較器回路１７２は２つの伝送ゲート
１７４および１７６からなる。２つの入力Ｇ１−１また
はＰｉのうちの１つは、２つの伝送ゲート１７４および
１７６の導電性状態次第で、出力Ｇｉに伝送される。伝
送ゲート１７４および１７６の伝導は２つの付加的な入
力信号ＸｉおよびＸＢｉにより制御される。Ｘｉが論理
「０」レベルでありかつＸＢｉが論理「１」レベルであ
るとき、それならＧ１−１人力はＧｉ小出力通過されか
つＰｉ人力はＧｉ小出力ら分離される。逆にＸｉ大入力
論理「１」レベルでありかつＸＢｉ入力が論理ｒＯＪレ
ベルであるとき、それならＰｉ大入力Ｇｉ小出力通過さ
れかつＣ１−１人力はＧｉ小出力ら分離される。
び１００の１つのステージを形成する比較器回路１７２
の論理図である。比較器回路１７２は２つの伝送ゲート
１７４および１７６からなる。２つの入力Ｇ１−１また
はＰｉのうちの１つは、２つの伝送ゲート１７４および
１７６の導電性状態次第で、出力Ｇｉに伝送される。伝
送ゲート１７４および１７６の伝導は２つの付加的な入
力信号ＸｉおよびＸＢｉにより制御される。Ｘｉが論理
「０」レベルでありかつＸＢｉが論理「１」レベルであ
るとき、それならＧ１−１人力はＧｉ小出力通過されか
つＰｉ人力はＧｉ小出力ら分離される。逆にＸｉ大入力
論理「１」レベルでありかつＸＢｉ入力が論理ｒＯＪレ
ベルであるとき、それならＰｉ大入力Ｇｉ小出力通過さ
れかつＣ１−１人力はＧｉ小出力ら分離される。
ここで第７図に移ると、減算器ブロック５８およびほと
んどフルの比較器ブロック７２がより詳細に図示される
。減算器ブロック５８は１２の減算器回路１６０からな
る。減算器回路１６０の各々はＷＱババス６の対応する
データラインからのＷｉ大入力およびＲＱＮデータバス
６６の対応するデータラインからのＲｉ大入力有する。
んどフルの比較器ブロック７２がより詳細に図示される
。減算器ブロック５８は１２の減算器回路１６０からな
る。減算器回路１６０の各々はＷＱババス６の対応する
データラインからのＷｉ大入力およびＲＱＮデータバス
６６の対応するデータラインからのＲｉ大入力有する。
第７図において差の最下位のビットを発生する減算器回
路１６０はエレメント番号１８０として図面の左手側に
図示され、最下位の次のビットは次の減算器回路１８２
により発生され、次の上位のビットのための減算器回路
はエレメント番号１８４．１８６．１８８．１９０．１
９２として図示され、エレメント番号１９４は減算器ブ
ロック５８の最上位のビットのための減算器回路１６０
を示す。
路１６０はエレメント番号１８０として図面の左手側に
図示され、最下位の次のビットは次の減算器回路１８２
により発生され、次の上位のビットのための減算器回路
はエレメント番号１８４．１８６．１８８．１９０．１
９２として図示され、エレメント番号１９４は減算器ブ
ロック５８の最上位のビットのための減算器回路１６０
を示す。
借りチェーンは第７図を水−Ｔ’に貫通し、減算器回路
１８０の借り人力は接地に接続され、借り出力は減算器
回路１８２の借り人力に接続される。減算器回路１８２
の借り出力はインバータ１９６の入力へ接続され、それ
の出力は減算器回路１８４の借り入力に接続される。同
様の態様で、インバータは、チェーンの中の１つおきの
減算器回路１６０と次の減算器回路１６０との間の借り
チェーンに接続される。インバータ１９６は借り入力が
伝送ゲートのみを介して減算器回路１６０の中の借り出
力へ転送されるので必要とされ、したがってインバータ
１９６は減算器ブロック５８を介する借り信号を増幅す
るのに必要とされる。
１８０の借り人力は接地に接続され、借り出力は減算器
回路１８２の借り人力に接続される。減算器回路１８２
の借り出力はインバータ１９６の入力へ接続され、それ
の出力は減算器回路１８４の借り入力に接続される。同
様の態様で、インバータは、チェーンの中の１つおきの
減算器回路１６０と次の減算器回路１６０との間の借り
チェーンに接続される。インバータ１９６は借り入力が
伝送ゲートのみを介して減算器回路１６０の中の借り出
力へ転送されるので必要とされ、したがってインバータ
１９６は減算器ブロック５８を介する借り信号を増幅す
るのに必要とされる。
インバータ１９６の効果は借り信号が減算器ブロック５
８の中の２つの減算器回路１６０の１つおきの組で反転
されるようにすることである。このように第７図におい
て減算器回路１８４．１８６．１９２、および１９４は
借りチェーンを反転した。借りチェーンを反転した減算
器回路１６０は減算器ブロック５８の負論理部分とここ
に呼ばれるであろう。他の減算器回路１６０、たとえば
借りチェーンを反転しない第７図に図示される減算器回
路１８０．１８２．１８８、および１９０は、減算器ブ
ロック５８の正論理部分とここに呼ばれるであろう。負
論理部分の効果は下記に記述される態様で補償される。
８の中の２つの減算器回路１６０の１つおきの組で反転
されるようにすることである。このように第７図におい
て減算器回路１８４．１８６．１９２、および１９４は
借りチェーンを反転した。借りチェーンを反転した減算
器回路１６０は減算器ブロック５８の負論理部分とここ
に呼ばれるであろう。他の減算器回路１６０、たとえば
借りチェーンを反転しない第７図に図示される減算器回
路１８０．１８２．１８８、および１９０は、減算器ブ
ロック５８の正論理部分とここに呼ばれるであろう。負
論理部分の効果は下記に記述される態様で補償される。
バス６８の減算器ブロック５８の出力は、第２図に関連
して上記に記述されたように３つの比較器回路７０．７
２、および７４の人力に接続される。はとんどフルの比
較器ブロック７２の論理図は第７図に図示される。比較
器ブロック７２は１２の比較器回路１７２を含む。最下
位のビットを比較するための比較器回路１７２は第７図
に左手側に図示されエレメント２００として示される。
して上記に記述されたように３つの比較器回路７０．７
２、および７４の人力に接続される。はとんどフルの比
較器ブロック７２の論理図は第７図に図示される。比較
器ブロック７２は１２の比較器回路１７２を含む。最下
位のビットを比較するための比較器回路１７２は第７図
に左手側に図示されエレメント２００として示される。
次に続く位のビットのための比較器回路１７２は比較器
回路２０２．２０４．２０６．２０８．２１０．２１２
であり、比較器回路２１４は比較ブロック７２の中で最
上位のビットを比較する。
回路２０２．２０４．２０６．２０８．２１０．２１２
であり、比較器回路２１４は比較ブロック７２の中で最
上位のビットを比較する。
比較器回路２００は、第７図においてＧ−１として図示
されるそれのＧ１−１人力が接地に接続される。ＧＯと
して図示されるそれのＧｉ比出力比較器回路２０２のＧ
１−１人力へ接続される。
されるそれのＧ１−１人力が接地に接続される。ＧＯと
して図示されるそれのＧｉ比出力比較器回路２０２のＧ
１−１人力へ接続される。
比較器回路２０２のＧ１として図示されるＧｉ比出力イ
ンバータ２１６の入力へ接続され、それの出力は比較器
回路２０４のＧ１として図示されるＧ１−１人力へ接続
される。同様の態様で、インバータ２１６は比較器チェ
ーンにおいて１比較器回路１７２おきのＧｉ比出力次の
比較器回路１７２のＧ−１人力との間に接続され、１つ
おきの比較器回路１７２とそれの次に続く回路との間の
信号経路を増幅し反転する。インバータ１９６のような
インバータ２１６は、比較器回路１７２間で信号を増幅
するために動作するが、なぜなら比較器回路１７２は増
幅のない伝送ゲートだけからなるからである。
ンバータ２１６の入力へ接続され、それの出力は比較器
回路２０４のＧ１として図示されるＧ１−１人力へ接続
される。同様の態様で、インバータ２１６は比較器チェ
ーンにおいて１比較器回路１７２おきのＧｉ比出力次の
比較器回路１７２のＧ−１人力との間に接続され、１つ
おきの比較器回路１７２とそれの次に続く回路との間の
信号経路を増幅し反転する。インバータ１９６のような
インバータ２１６は、比較器回路１７２間で信号を増幅
するために動作するが、なぜなら比較器回路１７２は増
幅のない伝送ゲートだけからなるからである。
インバータ２１６の効果は比較器ブロック７２を介する
比較信号Ｇｉが２つの比較器回路１７２の１つおきの組
で反転されるようにすることである。このように第７図
において比較器回路２０４．２０６．２１２、および２
１４は比較信号Ｇｉを反転した。Ｇｉの比較信号を反転
した比較器回路１７２は、比較器ブロック７２の負論理
部分とここに呼ばれるであろう。他の比較器回路１７２
、たとえばそれらの比較信号Ｇｉを反転しない第７図に
図示される比較器回路２００．２０２．２０８、および
２１０は比較器ブロック７２の正論理部分とここに呼ば
れるであろう。減算器ブロック５８の負のおよび正の論
理部分のビット位置は、比較器ブロック７２の負のおよ
び正の論理部分のビット位置に対応する。比較器ブロッ
ク７２の負の論理部分の効果は下文に記述される態様で
補償される。最終のインバータ２１８は比較器回路２１
４のＧ１１として図示されるＧｉ比出力接続され、ライ
ン８６の出力信号を形成する。
比較信号Ｇｉが２つの比較器回路１７２の１つおきの組
で反転されるようにすることである。このように第７図
において比較器回路２０４．２０６．２１２、および２
１４は比較信号Ｇｉを反転した。Ｇｉの比較信号を反転
した比較器回路１７２は、比較器ブロック７２の負論理
部分とここに呼ばれるであろう。他の比較器回路１７２
、たとえばそれらの比較信号Ｇｉを反転しない第７図に
図示される比較器回路２００．２０２．２０８、および
２１０は比較器ブロック７２の正論理部分とここに呼ば
れるであろう。減算器ブロック５８の負のおよび正の論
理部分のビット位置は、比較器ブロック７２の負のおよ
び正の論理部分のビット位置に対応する。比較器ブロッ
ク７２の負の論理部分の効果は下文に記述される態様で
補償される。最終のインバータ２１８は比較器回路２１
４のＧ１１として図示されるＧｉ比出力接続され、ライ
ン８６の出力信号を形成する。
第７図の底にほとんどフルのフラグのためのプログラム
値のための個々のビットがあり、第７図において最上位
のビットは右手であり最下位のビットは左手にある。は
とんどフルのレジスタ７２のためのプログラム値は２，
０４１であり、それは２進フオーマツトにおいて最上位
のビットおよび最下位から２番目および３番目のビット
は２進ｒＯＪであり、残余のビットは２進「１」である
ということを意味する。個々の減算器回路１６０と個々
の比較器回路１７２との間の接続のためのアルゴリズム
は、もし特定のビットのためのプログラム値が２進「０
」であれば、減算器回路１６０からのＤｉ出力を比較器
回路１７２のＸｉ人力へ接続し、かつ減算器回路１６０
からのＤＢｉ出力を比較器回路１７２のＸＢｉ入カ入力
続することであり、もしプログラム値が２進「１」であ
れば、減算器回路１６０のＤｉ出力を比較器回路１７２
のＸＢｉ入カ入力続し、かつ減算器回路１６０のＤＢｉ
出力を比較器１７２のＸｉ大入力接続することである。
値のための個々のビットがあり、第７図において最上位
のビットは右手であり最下位のビットは左手にある。は
とんどフルのレジスタ７２のためのプログラム値は２，
０４１であり、それは２進フオーマツトにおいて最上位
のビットおよび最下位から２番目および３番目のビット
は２進ｒＯＪであり、残余のビットは２進「１」である
ということを意味する。個々の減算器回路１６０と個々
の比較器回路１７２との間の接続のためのアルゴリズム
は、もし特定のビットのためのプログラム値が２進「０
」であれば、減算器回路１６０からのＤｉ出力を比較器
回路１７２のＸｉ人力へ接続し、かつ減算器回路１６０
からのＤＢｉ出力を比較器回路１７２のＸＢｉ入カ入力
続することであり、もしプログラム値が２進「１」であ
れば、減算器回路１６０のＤｉ出力を比較器回路１７２
のＸＢｉ入カ入力続し、かつ減算器回路１６０のＤＢｉ
出力を比較器１７２のＸｉ大入力接続することである。
これらの接続は好ましい実施例において金属層で都合よ
くなされ、プログラム値のプログラミングを容品にする
。
くなされ、プログラム値のプログラミングを容品にする
。
比較器回路１７２へのＰｉ人力の接続のためのアルゴリ
ズムは、もしプログラム値が論理「１」でありかつ比較
器回路１７２が比較器ブロック７２の正論理部分にある
ならば、ｖＣＣをＰｉへ接続することであり、もしプロ
グラム値が０であるならＰｉ大入力接地することである
。もし比較器回路１７２が比較器ブロック７２の負の論
理部分にあるならば、Ｐｉ大入力２進「１」のプログラ
ム値について接地に接続され、２進「０」のプログラム
値についてｖＣＣに接続される。この態様で、減算器ブ
ロック５８および比較器ブロック７２の負論理部分の効
果は補償される。
ズムは、もしプログラム値が論理「１」でありかつ比較
器回路１７２が比較器ブロック７２の正論理部分にある
ならば、ｖＣＣをＰｉへ接続することであり、もしプロ
グラム値が０であるならＰｉ大入力接地することである
。もし比較器回路１７２が比較器ブロック７２の負の論
理部分にあるならば、Ｐｉ大入力２進「１」のプログラ
ム値について接地に接続され、２進「０」のプログラム
値についてｖＣＣに接続される。この態様で、減算器ブ
ロック５８および比較器ブロック７２の負論理部分の効
果は補償される。
第７図に図示されるような比較器ブロック７２および減
算器ブロック５８の動作はライン８６のＧＯＵＴ信号で
始めることにより理解され得る。
算器ブロック５８の動作はライン８６のＧＯＵＴ信号で
始めることにより理解され得る。
ライン８６のＧＯＵＴ信号は、もしプログラム値が減算
器ブロック５８からの差よりも大きいのであれば、論理
「１」レベルであろう。もしプログラム値が差に等しい
、またはそれより小さいならば、それならライン８６の
ＧＯＵＴは論理「０」レベルであろう。ＦＩＦＯメモリ
１０のリセットにすぐに続く場合を考慮されたい。この
状態の下で、減算器ブロック５８の出力は論理「０」レ
ベルであろうし、すなわち減算器回路１６０のＤｉ小出
力論理「０」レベルであろうし、かつＤＢｉ出力は論理
「１」レベルであるであろう。ライン８６のＧＯＵＴ信
号から作動し戻ると、比較器回路２１４の出力は比較器
回路２１４へのＧＩＯ入力と同じであろうが、なぜなら
比較器はそれのＧ１−１人力をそれのＧｉ比出力通過す
るであろうからである。前のステージからのＧＩＯ出力
は、比較器回路２１２と同じに構成されるであろう比較
器により与えられるであろう。ビット１０のためのプロ
グラムされた値は論理「１」であるので比較器へのＸＩ
ＯおよびＸｌ０Ｂ入力を与える減算器回路１６０からの
差入力は交換される（それによって減算器回路１１０か
らの出力を反転する）ので、最上位から２番目のビット
のための比較器１７２からのＧＩＯ出力はそれのＰＩＯ
入力と同じであろうし、それはプログラムされた値が論
理「１」でありかつ比較器が負論理部分で動作するので
接地されるであろう。このように、この比較器ＧＩＯの
出力は論理「０」レベルであるであろうし、それは比較
器回路２１４によりインバータ２１８の入力まで通過さ
れるであろうし、それは反転されＧＯＵＴライン８６に
論理「１」レベルを置くであろう。
器ブロック５８からの差よりも大きいのであれば、論理
「１」レベルであろう。もしプログラム値が差に等しい
、またはそれより小さいならば、それならライン８６の
ＧＯＵＴは論理「０」レベルであろう。ＦＩＦＯメモリ
１０のリセットにすぐに続く場合を考慮されたい。この
状態の下で、減算器ブロック５８の出力は論理「０」レ
ベルであろうし、すなわち減算器回路１６０のＤｉ小出
力論理「０」レベルであろうし、かつＤＢｉ出力は論理
「１」レベルであるであろう。ライン８６のＧＯＵＴ信
号から作動し戻ると、比較器回路２１４の出力は比較器
回路２１４へのＧＩＯ入力と同じであろうが、なぜなら
比較器はそれのＧ１−１人力をそれのＧｉ比出力通過す
るであろうからである。前のステージからのＧＩＯ出力
は、比較器回路２１２と同じに構成されるであろう比較
器により与えられるであろう。ビット１０のためのプロ
グラムされた値は論理「１」であるので比較器へのＸＩ
ＯおよびＸｌ０Ｂ入力を与える減算器回路１６０からの
差入力は交換される（それによって減算器回路１１０か
らの出力を反転する）ので、最上位から２番目のビット
のための比較器１７２からのＧＩＯ出力はそれのＰＩＯ
入力と同じであろうし、それはプログラムされた値が論
理「１」でありかつ比較器が負論理部分で動作するので
接地されるであろう。このように、この比較器ＧＩＯの
出力は論理「０」レベルであるであろうし、それは比較
器回路２１４によりインバータ２１８の入力まで通過さ
れるであろうし、それは反転されＧＯＵＴライン８６に
論理「１」レベルを置くであろう。
ＧＯＵＴライン８６は、プログラム値より小さい減算器
ブロック５８からのすべての差について論理「１」レベ
ルのままであるであろう。これらの値の各々について、
比較器回路２０２．２０４、および２１４以外の比較器
回路１７２のうちの少なくとも１つは、それのＰｉ大入
力それのＧｉ比出力接続され、ライン８６のＧＯＵＴ信
号が論理ｒｌＪレベルであるようにするであろう。
ブロック５８からのすべての差について論理「１」レベ
ルのままであるであろう。これらの値の各々について、
比較器回路２０２．２０４、および２１４以外の比較器
回路１７２のうちの少なくとも１つは、それのＰｉ大入
力それのＧｉ比出力接続され、ライン８６のＧＯＵＴ信
号が論理ｒｌＪレベルであるようにするであろう。
減算器ブロック５８からの差がプログラム値に等しいと
き、それなら比較器回路１７２の各々はそれらのＸｉお
よびＸＢｉ入力に信号を有するであろうし、Ｇ ｉ−１
人力はＧｉ比出力通過されるであろうし、比較器回路２
００のＧ−１人力へ接続される接地はインバータ２１６
およびインバータ２１８による反転の後比較器チェーン
を介して通過され、ライン８６に論理「０」信号を置く
であろう。インバータ２１６プラスインバータ２１８の
数は偶数を形成し、このように比較器回路１７２におけ
る接地入力はライン８６に論理「０」を形成する。
き、それなら比較器回路１７２の各々はそれらのＸｉお
よびＸＢｉ入力に信号を有するであろうし、Ｇ ｉ−１
人力はＧｉ比出力通過されるであろうし、比較器回路２
００のＧ−１人力へ接続される接地はインバータ２１６
およびインバータ２１８による反転の後比較器チェーン
を介して通過され、ライン８６に論理「０」信号を置く
であろう。インバータ２１６プラスインバータ２１８の
数は偶数を形成し、このように比較器回路１７２におけ
る接地入力はライン８６に論理「０」を形成する。
減算器ブロック５８からの差がプログラム値より１大き
いとき、それなら比較器回路２０２は２１人力の接地入
力を６１出力へ置くであろうし、比較器回路２００の状
態は無視されるであろう。
いとき、それなら比較器回路２０２は２１人力の接地入
力を６１出力へ置くであろうし、比較器回路２００の状
態は無視されるであろう。
このようにライン８６のＧＯＵＴ信号は論理ｒＯＪのま
まであろう。減算器ブロック５８からのすべての他の、
より大きい差値について比較器回路２０２か、２０４か
、または２１４がそれのＰｉ入力をそれのＧｉ小出力置
（であろうし、ライン８６のＧＯＵＴ信号は論理「０」
レベルであろう。
まであろう。減算器ブロック５８からのすべての他の、
より大きい差値について比較器回路２０２か、２０４か
、または２１４がそれのＰｉ入力をそれのＧｉ小出力置
（であろうし、ライン８６のＧＯＵＴ信号は論理「０」
レベルであろう。
ここで第８図に移ると、デイグリッチ回路９４およびラ
ッチ回路８８の論理図が図示される。デイグリッチ回路
１１４およびラッチ回路８４．９２．１０８、および１
１１は、第８図に図示されるデイグリッチ回路９４およ
びラッチ回路８８と同じ設計図を有する。ライン５０の
ＷＣクロック信号はブランキング回路２２０の入力へ接
続される。ブランキング回路２２０のライン５０のクロ
ック入力は第１のインバータ２２４の入力へ接続され、
それの出力は第２のインバータ２２６の入力へ接続され
る。インバータ２２６の出力は比較器ブロック２２８の
中の第１の比較器回路１７２のＧ−１人力へ接続される
。比較器ブロック２２８は比較器ブロック７０．７２．
７４．９８、および１００と同じ回路であり、比較器回
路１７２のＸｉ大入力接地に接続され、ＸＢｉ入力はＶ
ＣＣに接続される。比較器ブロック２２８の出力はワン
ショット２３０の入力へ接続され、ライン２３１のそれ
の出力は２つのＮＡＮＤゲートの交差結合した配置によ
り形成されるＲＳフリップフロップ２３２の１つの入力
へ接続される。ライン５０のクロック入力はまた第２の
ワンショット２３４の入力へ接続され、ライン２３５の
それの出力はＲＳララッ２３２の第２の入力へ接続され
る。
ッチ回路８８の論理図が図示される。デイグリッチ回路
１１４およびラッチ回路８４．９２．１０８、および１
１１は、第８図に図示されるデイグリッチ回路９４およ
びラッチ回路８８と同じ設計図を有する。ライン５０の
ＷＣクロック信号はブランキング回路２２０の入力へ接
続される。ブランキング回路２２０のライン５０のクロ
ック入力は第１のインバータ２２４の入力へ接続され、
それの出力は第２のインバータ２２６の入力へ接続され
る。インバータ２２６の出力は比較器ブロック２２８の
中の第１の比較器回路１７２のＧ−１人力へ接続される
。比較器ブロック２２８は比較器ブロック７０．７２．
７４．９８、および１００と同じ回路であり、比較器回
路１７２のＸｉ大入力接地に接続され、ＸＢｉ入力はＶ
ＣＣに接続される。比較器ブロック２２８の出力はワン
ショット２３０の入力へ接続され、ライン２３１のそれ
の出力は２つのＮＡＮＤゲートの交差結合した配置によ
り形成されるＲＳフリップフロップ２３２の１つの入力
へ接続される。ライン５０のクロック入力はまた第２の
ワンショット２３４の入力へ接続され、ライン２３５の
それの出力はＲＳララッ２３２の第２の入力へ接続され
る。
ライン２３３のＲＳラッチ２３２の出力はＮＯＲゲート
２３６の一方の人力へ接続され、それの出力は第２図に
図示されるようにライン９３のデイグリッチ回路９４の
出力を形成する。ライン９３のこの出力はラッチ８８の
クロック人力へ接続される。ラッチ８８への０人力は第
８図にＧＩＮとして図示されるライン８６にあり、それ
はまた第７図に図示されるＧＯＵＴライン８６である。
２３６の一方の人力へ接続され、それの出力は第２図に
図示されるようにライン９３のデイグリッチ回路９４の
出力を形成する。ライン９３のこの出力はラッチ８８の
クロック人力へ接続される。ラッチ８８への０人力は第
８図にＧＩＮとして図示されるライン８６にあり、それ
はまた第７図に図示されるＧＯＵＴライン８６である。
ライン４８のリセット信号ＷＲはｎチャネルトランジス
タ２４６のゲートに接続され、それはＲＳラッチ２３２
のライン２３３の出力を書込リセット動作の間接地へ引
張るように動作する。
タ２４６のゲートに接続され、それはＲＳラッチ２３２
のライン２３３の出力を書込リセット動作の間接地へ引
張るように動作する。
ＮＯＲゲート２３６への第２の入力は第２のブランキン
グ回路２２０′からの出力により駆動される。ブランキ
ング回路２２０′はブランキング回路２２０と同じ回路
であり、それのクロック入力へライン４６のＲＣＢ信号
を接続して、それのリセット入力へ接続されるのはライ
ン５４のＲＲ倍信号ある。
グ回路２２０′からの出力により駆動される。ブランキ
ング回路２２０′はブランキング回路２２０と同じ回路
であり、それのクロック入力へライン４６のＲＣＢ信号
を接続して、それのリセット入力へ接続されるのはライ
ン５４のＲＲ倍信号ある。
ラッチ８８のクロック入力はインバータ２４７の入力へ
、および伝送ゲート２４８のｎチャネルゲートへ接続さ
れる。インバータ２４７の出力は伝送ゲート２４８のｎ
チャネルゲートへ接続される。第８図においてライン８
６のＧＩＮ信号であるラッチ８８のＤ入力は伝送ゲート
２４８を通ってインバータ２５０の入力へ通過され、そ
れの出力はライン３２のほとんどフルのフラグ信号、Ａ
ＦＦを形成する。もう１つのインバータ２５２はそれの
入力がインバータ２５０の出力へ接続され、それの出力
はインバータ２５０の入力へ接続されラッチ８８のラッ
チ部分を形成する。簡単さのためにＮＯＲゲート２３６
の出力からラッチ回路８８のクロック入力へのライン９
３の単一のクロック信号が第２図および第８図で図示さ
れたが、好ましい実施例においてインバータ２４７はデ
イグリッチ回路９４の一部であり、ＮＯＲゲート２３６
およびインバータ２４７の出力からなる２つのクロック
ラインはラッチ８８の各々へ経路づけされるということ
が理解されるであろう。
、および伝送ゲート２４８のｎチャネルゲートへ接続さ
れる。インバータ２４７の出力は伝送ゲート２４８のｎ
チャネルゲートへ接続される。第８図においてライン８
６のＧＩＮ信号であるラッチ８８のＤ入力は伝送ゲート
２４８を通ってインバータ２５０の入力へ通過され、そ
れの出力はライン３２のほとんどフルのフラグ信号、Ａ
ＦＦを形成する。もう１つのインバータ２５２はそれの
入力がインバータ２５０の出力へ接続され、それの出力
はインバータ２５０の入力へ接続されラッチ８８のラッ
チ部分を形成する。簡単さのためにＮＯＲゲート２３６
の出力からラッチ回路８８のクロック入力へのライン９
３の単一のクロック信号が第２図および第８図で図示さ
れたが、好ましい実施例においてインバータ２４７はデ
イグリッチ回路９４の一部であり、ＮＯＲゲート２３６
およびインバータ２４７の出力からなる２つのクロック
ラインはラッチ８８の各々へ経路づけされるということ
が理解されるであろう。
第８図において図示されたデイグリッチ回路９４の動作
がここで第９図に関連して記述されるであろう。ＦＩＦ
Ｏメモリ１０が読出クロックまたは書込クロックを受取
っていない間、ＮＯＲゲート２３６の出力は論理「１」
レベルであり、伝送ゲート２４８は導電性であり、ライ
ン８６のＧＩＮ信号はインバータ２５０を通って端子３
２のＡＦＦ信号出力へ通過される。ライン５０の書込ク
ロック信号の立上がり縁の受取りで、ワンショット２３
４は第９図に図示されるようにライン２３５のそれの出
力にパルスを発生する。ライン２３５のこの出力パルス
は、また第９図に図示されるように、ライン２３３のＲ
Ｓラッチ２３２出力を論理「１」レベルにセットする。
がここで第９図に関連して記述されるであろう。ＦＩＦ
Ｏメモリ１０が読出クロックまたは書込クロックを受取
っていない間、ＮＯＲゲート２３６の出力は論理「１」
レベルであり、伝送ゲート２４８は導電性であり、ライ
ン８６のＧＩＮ信号はインバータ２５０を通って端子３
２のＡＦＦ信号出力へ通過される。ライン５０の書込ク
ロック信号の立上がり縁の受取りで、ワンショット２３
４は第９図に図示されるようにライン２３５のそれの出
力にパルスを発生する。ライン２３５のこの出力パルス
は、また第９図に図示されるように、ライン２３３のＲ
Ｓラッチ２３２出力を論理「１」レベルにセットする。
ノード２３３におけるこの論理「１」レベルは伝送ゲー
ト２４８を非導電性にし、したがってＧＩＮライン８６
のどんな変化も、伝送ゲート２４８が再び可能化される
まで、インバータ２５０および２５２がＡＦＦ信号の前
の状態を保存している状態で無視される。ライン５０の
書込クロック信号の立上がり縁はインバータ２２４およ
び２２６を介して通過され、それは書込カウンタブロッ
ク４０を介する遅延を補償する。追加の対のインバータ
が、書込カウンタブロック４０を介する遅延を補償する
ために、もし必要とされるならばインバータ２２４およ
び２２６と直列に置かれてもよいということが理解され
るであろう。インバータ２２６からの出力は、減算器ブ
ロック５８および比較器ブロック７０．７２および７４
を介する遅延を整合するために、比較器チェーン２２８
を通って送られる。
ト２４８を非導電性にし、したがってＧＩＮライン８６
のどんな変化も、伝送ゲート２４８が再び可能化される
まで、インバータ２５０および２５２がＡＦＦ信号の前
の状態を保存している状態で無視される。ライン５０の
書込クロック信号の立上がり縁はインバータ２２４およ
び２２６を介して通過され、それは書込カウンタブロッ
ク４０を介する遅延を補償する。追加の対のインバータ
が、書込カウンタブロック４０を介する遅延を補償する
ために、もし必要とされるならばインバータ２２４およ
び２２６と直列に置かれてもよいということが理解され
るであろう。インバータ２２６からの出力は、減算器ブ
ロック５８および比較器ブロック７０．７２および７４
を介する遅延を整合するために、比較器チェーン２２８
を通って送られる。
都合よく、減算器ブロック５８と比較器ブロック７０．
７２、および７４との両方を介するデータフローは第７
図において左から右への並列移動にあり、したがって遅
延は蓄積するというよりもむしろ連続的である。第９図
には図示されるように、比較器ブロック２２８からの出
力の立上がり縁はワンショット２３０がそれの出力ノー
ド２３１にパルスを発生するように駆動し、それはＲＳ
ラッチ２３２をリセットする。このようにＲＳラッチ２
３２がリセットされるとき、もし伝送ゲート２４８がデ
イグリッチ回路２２０′の動作により同時に不能化され
ていないのであれば、伝送ゲート２４８は再び可能化さ
れる。
７２、および７４との両方を介するデータフローは第７
図において左から右への並列移動にあり、したがって遅
延は蓄積するというよりもむしろ連続的である。第９図
には図示されるように、比較器ブロック２２８からの出
力の立上がり縁はワンショット２３０がそれの出力ノー
ド２３１にパルスを発生するように駆動し、それはＲＳ
ラッチ２３２をリセットする。このようにＲＳラッチ２
３２がリセットされるとき、もし伝送ゲート２４８がデ
イグリッチ回路２２０′の動作により同時に不能化され
ていないのであれば、伝送ゲート２４８は再び可能化さ
れる。
ブランキング回路２２０′の動作はブランキング回路２
２０について記述されたばかりの動作と同じである。
２０について記述されたばかりの動作と同じである。
また第９図に図示されるのは、ビットの１つであり、た
とえば書込カウンタ４０からのＷＱ小出力あるバス５６
からのビット０である。第９図に図示されるように、バ
ス５６のデータビットは書込クロックパルスの立上がり
縁で変化する。対比して、ビットの１つ、たとえば読出
カウンタ４２からのＲＱＮ出力であるバス６６のビット
０は、第９図に図示されるように、読出クロックバー信
号の後縁で変化する。ワンショット２３０′および２３
４’ （ワンショット２３０および２３４と同様の）
は読出クロックバー信号の前縁であるそれらの入力にお
ける降下端縁パルスを無視し、したがってＲＳラッチ２
３２′の状態は続出クロックバー信号の後縁が検出され
るまで変化しない。
とえば書込カウンタ４０からのＷＱ小出力あるバス５６
からのビット０である。第９図に図示されるように、バ
ス５６のデータビットは書込クロックパルスの立上がり
縁で変化する。対比して、ビットの１つ、たとえば読出
カウンタ４２からのＲＱＮ出力であるバス６６のビット
０は、第９図に図示されるように、読出クロックバー信
号の後縁で変化する。ワンショット２３０′および２３
４’ （ワンショット２３０および２３４と同様の）
は読出クロックバー信号の前縁であるそれらの入力にお
ける降下端縁パルスを無視し、したがってＲＳラッチ２
３２′の状態は続出クロックバー信号の後縁が検出され
るまで変化しない。
続出クロックバー信号の後縁のこの立上がり縁で、ブラ
ンキング回路２２０は同時に伝送ゲート２４８が導通す
るのを妨げないと仮定すればワンショット２３４′はＲ
Ｓラッチ２３２′が伝送ゲート２４８を非導通にするよ
うにし、続出クロックバー信号の遅延された後縁はその
後ワンショット２３０′がＲＳラッチ２３２′をリセッ
トするように駆動し再び伝送ゲート２４８を導通にする
。ライン２３１′のワンショット２３０′およびライン
２３５′のワンショット２３４′からの出力、およびラ
イン２３３′のＲＳラッチ２３２′からの出力はまた第
９図に図示される。
ンキング回路２２０は同時に伝送ゲート２４８が導通す
るのを妨げないと仮定すればワンショット２３４′はＲ
Ｓラッチ２３２′が伝送ゲート２４８を非導通にするよ
うにし、続出クロックバー信号の遅延された後縁はその
後ワンショット２３０′がＲＳラッチ２３２′をリセッ
トするように駆動し再び伝送ゲート２４８を導通にする
。ライン２３１′のワンショット２３０′およびライン
２３５′のワンショット２３４′からの出力、およびラ
イン２３３′のＲＳラッチ２３２′からの出力はまた第
９図に図示される。
上に記述されたフラグ発生回路１２は２つの非同期式ク
ロック信号間の時間遅延を示す出力信号を与える。この
指示は２つの非同期式ポインタとプリセット値間の相対
的な差を比較することにより発生される。この回路は同
じ基本回路を使用する多数のステータスフラグの発生を
考慮に入れる。
ロック信号間の時間遅延を示す出力信号を与える。この
指示は２つの非同期式ポインタとプリセット値間の相対
的な差を比較することにより発生される。この回路は同
じ基本回路を使用する多数のステータスフラグの発生を
考慮に入れる。
また１つのセットのカウンタのみが種々のフラグを収容
するのに必要である。
するのに必要である。
さらに−減算器ブロック５８および６２を介する伝搬遅
延と比較器ブロック７０．７２．７４．９８、および１
００を介する伝搬遅延との整合、および２つのブロック
の直列動作に対立するものとしてこれらのブロックを介
する並列動作は高速クロックサイクルタイムを考慮に入
れる。減算器ブロック５８および６２における借りチェ
ーンのための信号経路は比較器ブロック７０．７２．７
４．９８、および１００のための信号経路と整合される
ので、伝搬遅延は整合される。これらの信号経路は等し
い数の伝送ゲートおよびインバータからなる。
延と比較器ブロック７０．７２．７４．９８、および１
００を介する伝搬遅延との整合、および２つのブロック
の直列動作に対立するものとしてこれらのブロックを介
する並列動作は高速クロックサイクルタイムを考慮に入
れる。減算器ブロック５８および６２における借りチェ
ーンのための信号経路は比較器ブロック７０．７２．７
４．９８、および１００のための信号経路と整合される
ので、伝搬遅延は整合される。これらの信号経路は等し
い数の伝送ゲートおよびインバータからなる。
さらに上記の回路により発生されるフラグは破滅的なア
ービトレーション問題がないが、なぜならフラグの発生
はカウンタの現在の状態に基づく連続的な信号次第であ
り、いくつかの先行技術の回路でなされるような、たと
えば読出パルスまたは書込パルス後の２つのカウンタの
状態のサンプリングのような瞬間の事象によらない。さ
らにプログラム値は金属−１または金属−２で容易にプ
ログラムされ、これらのプログラム値の容易な修正を考
慮に入れる。
ービトレーション問題がないが、なぜならフラグの発生
はカウンタの現在の状態に基づく連続的な信号次第であ
り、いくつかの先行技術の回路でなされるような、たと
えば読出パルスまたは書込パルス後の２つのカウンタの
状態のサンプリングのような瞬間の事象によらない。さ
らにプログラム値は金属−１または金属−２で容易にプ
ログラムされ、これらのプログラム値の容易な修正を考
慮に入れる。
さらに他の利点として、Ｔフリップフロップ１３２は最
小の量の回路でＱ信号とＱＮ信号との両方を与え、それ
によってデータにクロックパルスの前縁および後縁の変
化を与える。
小の量の回路でＱ信号とＱＮ信号との両方を与え、それ
によってデータにクロックパルスの前縁および後縁の変
化を与える。
この発明は成る特定の実施例に詳細に言及することによ
り一部記述されたが、そのような詳細は制限的というよ
りむしろ教示的であるように意図され、そのように理解
されるであろう。ここに含まれる教示に開示されるよう
な、この発明の精神および範囲から逸脱することなく、
多くの変形が構造および動作のモードにおいてなされて
もよいということが当業者により理解されるであろう。
り一部記述されたが、そのような詳細は制限的というよ
りむしろ教示的であるように意図され、そのように理解
されるであろう。ここに含まれる教示に開示されるよう
な、この発明の精神および範囲から逸脱することなく、
多くの変形が構造および動作のモードにおいてなされて
もよいということが当業者により理解されるであろう。
たとえばプログラム値がチップについてプログラム可能
にされ得、ＦＩＦＯメモリ１０により発生されるフラグ
信号の選択における非常な多様性を許す。
にされ得、ＦＩＦＯメモリ１０により発生されるフラグ
信号の選択における非常な多様性を許す。
我々の同時係属中の出願の番号
（１９８９年３月３１日に出願されかつページ・ホワイ
ト（Ｐａｇｃ Ｗｈｉｔｅ） ＆ファラ（Ｆａｒｒｅｒ
）参照６５９２２を有する米国一連番号３３２２８８、
および１９８９年３月３１日に出願されかつページ・ホ
ワイト＆ファラ参照６５９１９を有する米国一連番号３
３２２９０に基づく）は、それぞれこの発明の好ましい
実施例で使用される比較器回路およびラッチ回路を開示
し、かつその権利を請求する。
ト（Ｐａｇｃ Ｗｈｉｔｅ） ＆ファラ（Ｆａｒｒｅｒ
）参照６５９２２を有する米国一連番号３３２２８８、
および１９８９年３月３１日に出願されかつページ・ホ
ワイト＆ファラ参照６５９１９を有する米国一連番号３
３２２９０に基づく）は、それぞれこの発明の好ましい
実施例で使用される比較器回路およびラッチ回路を開示
し、かつその権利を請求する。
第１図はこの発明に従うフラグ発生回路を含むＦＩＦＯ
メモリのブロック図である。 第２図は第１図に図示されるＦＩＦＯメモリのフラグ発
生回路のブロック図である。 第３図は第２図に図示されるカウンタブロックの論理図
である。 第４図は第３図に図示されるＴフリップフロップの論理
図である。 第５図は第２図に図示される減算器ブロックの減算器回
路の論理図である。 第６図は第２図に図示される比較器ブロックの比較器回
路の回路図である。 第７図は第２図に図示される減算器ブロックおよび比較
器ブロックのブロック図である。 第８図は第２図に図示されるデイグリッチ回路およびラ
ッチの論理図である。 第９図は第２図および第８図で発生する成る信号のタイ
ミング図である。 図において１０はＦＩＦＯメモリであり、２８はフルフ
ラグ信号であり、３０は空のフラグ信号であり、３２は
ほとんどフルのフラグ信号であり、３４はほとんど空の
フラグ信号であり、３６はハーフフルフラグ信号であり
、４０は書込カウンタブロックであり、４２は読出カウ
ンタブロックであり、５８は第１の減算器ブロックであ
り、７０はハーフフル比較器ブロックであり、９４はデ
イグリッチ回路である。 特許出ａ 人 ニス・ジー・ニス・トムソン・マイクロ
エレクトロニクス・
メモリのブロック図である。 第２図は第１図に図示されるＦＩＦＯメモリのフラグ発
生回路のブロック図である。 第３図は第２図に図示されるカウンタブロックの論理図
である。 第４図は第３図に図示されるＴフリップフロップの論理
図である。 第５図は第２図に図示される減算器ブロックの減算器回
路の論理図である。 第６図は第２図に図示される比較器ブロックの比較器回
路の回路図である。 第７図は第２図に図示される減算器ブロックおよび比較
器ブロックのブロック図である。 第８図は第２図に図示されるデイグリッチ回路およびラ
ッチの論理図である。 第９図は第２図および第８図で発生する成る信号のタイ
ミング図である。 図において１０はＦＩＦＯメモリであり、２８はフルフ
ラグ信号であり、３０は空のフラグ信号であり、３２は
ほとんどフルのフラグ信号であり、３４はほとんど空の
フラグ信号であり、３６はハーフフルフラグ信号であり
、４０は書込カウンタブロックであり、４２は読出カウ
ンタブロックであり、５８は第１の減算器ブロックであ
り、７０はハーフフル比較器ブロックであり、９４はデ
イグリッチ回路である。 特許出ａ 人 ニス・ジー・ニス・トムソン・マイクロ
エレクトロニクス・
Claims (4)
- （１）お互いに関して非同期式である第１のおよび第２
のクロック信号間の時間遅延を示す出力信号を与えるた
めの方法であって、 （ａ）第１のカウンタにおいて前記第１のクロック信号
の第１のクロックパルスの数、および第２のカウンタに
おいて前記第２のクロック信号の第２のクロックパルス
の数をカウントするステップと、 （ｂ）前記第１のカウンタのカウントを前記第２のカウ
ンタのカウントから減算するステップと、（ｃ）ステッ
プ（ｂ）で発生された差を所定の数と比較するステップ
と、 （ｄ）もし前記差が前記所定の数よりも大きいならば前
記出力信号が第１の論理レベルであるようにするステッ
プとを含む方法。 - （２）お互いに関して非同期式である第１のおよび第２
のクロック信号間の時間遅延を示す出力信号を与えるた
めの装置であって、 （ａ）前記第１のクロック信号の第１のクロックパルス
の数をカウントするための第１のカウンタ、および前記
第２のクロック信号の第２のクロックパルスの数をカウ
ントするための第２のカウンタと、 （ｂ）前記第１のカウンタのカウントと前記第２のカウ
ンタのカウントとの間の差を供給するための減算器回路
と、 （ｃ）前記差を所定の数と比較するための比較器回路と
、 （ｄ）もし前記差が前記所定の数よりも大きいならば第
１の論理状態の出力を与えるための出力回路とを含む装
置。 - （３）ＦＩＦＯメモリの相対的充足を示す出力信号を発
生するための方法であって、 （ａ）読出カウンタにおいて読出クロックパルスの数、
および書込カウンタにおいて書込クロックパルスの数を
カウントするステップと、 （ｂ）前記読出カウンタのカウントを前記書込カウンタ
のカウントから減算するステップと、（ｃ）ステップ（
ｂ）で発生された差を所定の数と比較するステップと、 （ｄ）もし前記差が前記所定の数より大きいならば前記
出力信号が第１の論理レベルであるようにするステップ
とを含む方法。 - （４）ＦＩＦＯメモリの充足または空所に関する情報を
提供する出力を発生するための回路のブロックを含む前
記ＦＩＦＯメモリであって、前記回路のブロックは （ａ）前記ＦＩＦＯメモリにより受取られる読出クロッ
クパルスの数をカウントするための第１のカウンタ、お
よび前記ＦＩＦＯメモリにより受取られる書込パルスの
数をカウントするための第２のカウンタと、 （ｂ）前記第１のカウンタのカウントと前記第２のカウ
ンタのカウントとの間の差を供給するための減算器回路
と、 （ｃ）前記差を所定の数と比較するための比較器回路と
、 （ｄ）もし前記差が前記所定の数より大きいならば第１
の論理状態の出力を与えるための出力回路とを含むメモ
リ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US33228989A | 1989-03-31 | 1989-03-31 | |
| US332,289 | 1989-03-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02288509A true JPH02288509A (ja) | 1990-11-28 |
Family
ID=23297591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2087332A Pending JPH02288509A (ja) | 1989-03-31 | 1990-03-30 | ２つの非同期式クロック信号間の時間遅延を示す出力信号を与えるための装置および方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5121346A (ja) |
| EP (1) | EP0390453A3 (ja) |
| JP (1) | JPH02288509A (ja) |
| KR (2) | KR900014984A (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5121346A (en) * | 1989-03-31 | 1992-06-09 | Sgs-Thomson Microelectronics, Inc. | Difference comparison between two asynchronous pointers and a programmable value |
| US5206817A (en) * | 1989-03-31 | 1993-04-27 | Sgs-Thomson Microelectronics, Inc. | Pipelined circuitry for allowing the comparison of the relative difference between two asynchronous pointers and a programmable value |
| US6249481B1 (en) * | 1991-10-15 | 2001-06-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5311475A (en) * | 1991-04-26 | 1994-05-10 | Quality Semiconductor Inc. | High speed full and empty flag generators for first-in first-out memory |
| IT1251031B (it) * | 1991-07-31 | 1995-05-02 | Sgs Thomson Microelectronics | Buffer di memoria fifo ad accesso asincrono con flag di riempimento |
| US5384744A (en) * | 1992-11-23 | 1995-01-24 | Paradigm Technology, Inc. | Look ahead flag for FIFO |
| FR2707790B1 (fr) * | 1993-07-12 | 1995-09-15 | Sgs Thomson Microelectronics | Mémoire à double accès. |
| US5406554A (en) * | 1993-10-05 | 1995-04-11 | Music Semiconductors, Corp. | Synchronous FIFO having an alterable buffer store |
| US6374313B1 (en) * | 1994-09-30 | 2002-04-16 | Cirrus Logic, Inc. | FIFO and method of operating same which inhibits output transitions when the last cell is read or when the FIFO is erased |
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| EP0752642B1 (en) * | 1995-07-07 | 2001-09-26 | Sun Microsystems, Inc. | Method and apparatus for dynamically calculating degrees of fullness of a synchronous fifo |
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| KR0155044B1 (ko) * | 1995-11-03 | 1998-11-16 | 김광호 | 선입선출 메모리를 이용한 램데이타 전송장치 및 그 방법 |
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| US5712992A (en) * | 1995-12-06 | 1998-01-27 | Cypress Semiconductor Corporation | State machine design for generating empty and full flags in an asynchronous FIFO |
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| US5963056A (en) * | 1995-12-14 | 1999-10-05 | Cypress Semiconductor Corp. | Full and empty flag generator for synchronous FIFOs |
| US5850568A (en) * | 1995-12-22 | 1998-12-15 | Cypress Semiconductor Corporation | Circuit having plurality of carry/sum adders having read count, write count, and offset inputs to generate an output flag in response to FIFO fullness |
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| US6480912B1 (en) | 2000-07-21 | 2002-11-12 | Stmicroelectronics, Inc. | Method and apparatus for determining the number of empty memory locations in a FIFO memory device |
| US6658525B1 (en) * | 2000-09-28 | 2003-12-02 | International Business Machines Corporation | Concurrent access of an unsegmented buffer by writers and readers of the buffer |
| JP2004062630A (ja) * | 2002-07-30 | 2004-02-26 | Fujitsu Ltd | Ｆｉｆｏメモリ及び半導体装置 |
| US6990010B1 (en) * | 2003-08-06 | 2006-01-24 | Actel Corporation | Deglitching circuits for a radiation-hardened static random access memory based programmable architecture |
Family Cites Families (14)
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| US3836891A (en) * | 1973-07-05 | 1974-09-17 | Bendix Corp | Tape reader system with buffer memory |
| US4056851A (en) * | 1976-09-20 | 1977-11-01 | Rca Corporation | Elastic buffer for serial data |
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| US4864543A (en) * | 1987-04-30 | 1989-09-05 | Texas Instruments Incorporated | First-in, first-out memory with counter address pointers for generating multiple memory status flags |
| JP2541248B2 (ja) * | 1987-11-20 | 1996-10-09 | 三菱電機株式会社 | プログラマブル・ロジック・アレイ |
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| US4942553A (en) * | 1988-05-12 | 1990-07-17 | Zilog, Inc. | System for providing notification of impending FIFO overruns and underruns |
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| US4935719A (en) * | 1989-03-31 | 1990-06-19 | Sgs-Thomson Microelectronics, Inc. | Comparator circuitry |
-
1989
- 1989-12-21 US US07/454,408 patent/US5121346A/en not_active Expired - Lifetime
-
1990
- 1990-03-23 EP EP19900303171 patent/EP0390453A3/en not_active Withdrawn
- 1990-03-23 KR KR1019900003962A patent/KR900014984A/ko not_active Ceased
- 1990-03-30 JP JP2087332A patent/JPH02288509A/ja active Pending
- 1990-12-21 KR KR1019900021543A patent/KR910013272A/ko not_active Withdrawn
-
1994
- 1994-04-01 US US08/221,986 patent/US5502655A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0390453A3 (en) | 1992-06-17 |
| EP0390453A2 (en) | 1990-10-03 |
| KR900014984A (ko) | 1990-10-25 |
| US5502655A (en) | 1996-03-26 |
| US5121346A (en) | 1992-06-09 |
| KR910013272A (ko) | 1991-08-08 |
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