JPH02288582A - 映像信号処理回路 - Google Patents
映像信号処理回路Info
- Publication number
- JPH02288582A JPH02288582A JP1109399A JP10939989A JPH02288582A JP H02288582 A JPH02288582 A JP H02288582A JP 1109399 A JP1109399 A JP 1109399A JP 10939989 A JP10939989 A JP 10939989A JP H02288582 A JPH02288582 A JP H02288582A
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- JP
- Japan
- Prior art keywords
- signal
- memory
- processing circuit
- signal processing
- color
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ビデオテープレコーダ（以下ＶＴＲと記す）
等に使用できる輝度信号と色信号の処理時間を補正する
映像信号処理回路に関するものである。
等に使用できる輝度信号と色信号の処理時間を補正する
映像信号処理回路に関するものである。
従来の技術
近年、メモリ技術の発展に伴い、各社からマルチ画面や
ＮＲ（ノイズリデューサ）、ＴＢＣ（タイムペースコレ
クタ）などのディジタル機能付ＶＴＲが多数発売されて
いる。
ＮＲ（ノイズリデューサ）、ＴＢＣ（タイムペースコレ
クタ）などのディジタル機能付ＶＴＲが多数発売されて
いる。
前記ＶＴＲの再生映像系について、図面を参照しながら
説明する。
説明する。
第４図は前記ＶＴＲの再生系の回路のブロック図である
。
。
第４図において、６１はビデオヘッド、６２はヘッドか
ら出力された信号を増幅する再生前置増幅器、６３は再
生前置増幅器の出力から輝度信号を分離するＨＰＦ、６
５はＦＭ復調器、６７はＦＭ搬送周波成分を阻止するＬ
ＰＦ、６４は再生前置増幅器の出力から色信号を分離す
るＬＰＦ、ａｓは周波数を高域に変換する周波数変換器
、６８はＢＰＦで、ｅ９はディジタル信号処理回路、７
゜はＬＰＦを用いた遅延回路である。
ら出力された信号を増幅する再生前置増幅器、６３は再
生前置増幅器の出力から輝度信号を分離するＨＰＦ、６
５はＦＭ復調器、６７はＦＭ搬送周波成分を阻止するＬ
ＰＦ、６４は再生前置増幅器の出力から色信号を分離す
るＬＰＦ、ａｓは周波数を高域に変換する周波数変換器
、６８はＢＰＦで、ｅ９はディジタル信号処理回路、７
゜はＬＰＦを用いた遅延回路である。
まず、ヘッド６１の出力は再生前置増幅器６２により増
幅される。次にＨＰＦ６３およびＬＰＦ６４によって輝
度信号と色信号に分離される。そして輝度信号はＦＭ復
調器θ６によりＦＭ復調され、色信号は周波数変換器６
６により高域に変換される。この時、色信号系の方が輝
度信号系の方より処理時間が大きいため、色信号が輝度
信号より遅れてしまう。
幅される。次にＨＰＦ６３およびＬＰＦ６４によって輝
度信号と色信号に分離される。そして輝度信号はＦＭ復
調器θ６によりＦＭ復調され、色信号は周波数変換器６
６により高域に変換される。この時、色信号系の方が輝
度信号系の方より処理時間が大きいため、色信号が輝度
信号より遅れてしまう。
前記信号は、ＮＲ（’ＴＢＣなどのディジタル信号処理
回路６９で信号処理される。この時、色信号はＡ／Ｄ変
換される前に色差復調されＲ−Ｙ信号とＢ−Ｙ信号に分
離されマルチプレクサによシ混合される。この色差復調
のため色信号はさらに輝度信号より遅れることになる。
回路６９で信号処理される。この時、色信号はＡ／Ｄ変
換される前に色差復調されＲ−Ｙ信号とＢ−Ｙ信号に分
離されマルチプレクサによシ混合される。この色差復調
のため色信号はさらに輝度信号より遅れることになる。
前記輝度信号と色信号のタイミングを合わすため、従来
は、輝度信号系に遅延回路としてＬＣで構成されたＬＰ
Ｆｙｏが用いられている。
は、輝度信号系に遅延回路としてＬＣで構成されたＬＰ
Ｆｙｏが用いられている。
発明が解決しようとする課題
しかしながら、上記のような遅延回路では、所望の遅延
時間を持ったフィルタを設計するのに時間を要するとい
う問題と遅延時間を大きくすれば、信号の特性が劣化す
るという問題を有していた。
時間を持ったフィルタを設計するのに時間を要するとい
う問題と遅延時間を大きくすれば、信号の特性が劣化す
るという問題を有していた。
本発明は、上記問題点に鑑み、既にあるディジタル信号
処理回路のメモリの書き込みアドレスと読み出しアドレ
スを制御することにより、信号間のタイミングを調整す
る映像信号処理回路を提供するものである。
処理回路のメモリの書き込みアドレスと読み出しアドレ
スを制御することにより、信号間のタイミングを調整す
る映像信号処理回路を提供するものである。
課題を解決するための手段
上記問題を解決するために本発明の映像信号処理回路は
、輝度信号を記憶する第１のメモリと色信号を記憶する
第２のメモリとを備える映像信号処理回路において、メ
モリの書き込みアドレスと読み出しアドレスを制御する
ことによυ、第１のメモリへ書き込んでから読み出すま
での時間と第２のメモリへ書き込んでから読み出すまで
の時間に差を持たすことで輝度信号と色信号の遅延時間
を調整できるメモリ制御回路を備えたものである。
、輝度信号を記憶する第１のメモリと色信号を記憶する
第２のメモリとを備える映像信号処理回路において、メ
モリの書き込みアドレスと読み出しアドレスを制御する
ことによυ、第１のメモリへ書き込んでから読み出すま
での時間と第２のメモリへ書き込んでから読み出すまで
の時間に差を持たすことで輝度信号と色信号の遅延時間
を調整できるメモリ制御回路を備えたものである。
作 用
本発明は上記した構成により、輝度信号用メモリと色信
号用メモリの書き込みアドレスと読み出しアドレスとの
差を制御することで、輝度信号と色信号とのタイミング
を合わすことができる。
号用メモリの書き込みアドレスと読み出しアドレスとの
差を制御することで、輝度信号と色信号とのタイミング
を合わすことができる。
タイミングを調整する処理は、ディジタル回路であるメ
モリ制御回路で行なっているため、容易に信号間のタイ
ミングを調整することができる。
モリ制御回路で行なっているため、容易に信号間のタイ
ミングを調整することができる。
また、特別に遅延回路を設けることがなく既存のメモリ
を用いた構成であるため、信号の特性が劣化することな
く、しかも低コストで実現できる。
を用いた構成であるため、信号の特性が劣化することな
く、しかも低コストで実現できる。
実施例
以下、本発明の実施例について図面を参照しながら説明
する。実施側止してＴＢＣ機能を備えたＶＴＲの映像信
号再生系について説明する。
する。実施側止してＴＢＣ機能を備えたＶＴＲの映像信
号再生系について説明する。
第１図は本発明の実施例の前記ＶＴＲの再−生糸の回路
のブロック図である。
のブロック図である。
第１図において、１１はビデオヘッド、１２は′ヘッド
から出力された信号を増幅する再生前置増幅器、１３は
再生前置増幅器の出力から輝度信号を分離するＨＰＦ、
１５はＦＭ復調器、１７はＦＭ搬送周波数成分を阻止す
るＬＰＦ、１４は再生前段増幅器の出力から色信号を分
離するＬＰＦ。
から出力された信号を増幅する再生前置増幅器、１３は
再生前置増幅器の出力から輝度信号を分離するＨＰＦ、
１５はＦＭ復調器、１７はＦＭ搬送周波数成分を阻止す
るＬＰＦ、１４は再生前段増幅器の出力から色信号を分
離するＬＰＦ。
１６は周波数を高域に変換する周波数変換器、１８はＢ
ＰＦ、１ｇはディジタル信号処理回路である。
ＰＦ、１ｇはディジタル信号処理回路である。
前記ディジタル信号処理回路は、−水平走査線分のデー
タを蓄積できるラインメモリ（以下１Ｈ長のラインメモ
リと記す）を用いたＴＢＣ処理に加え・、本発明が提供
する輝度信号と色信号とのタイミングを合わす映像信号
処理を行う回路である。
タを蓄積できるラインメモリ（以下１Ｈ長のラインメモ
リと記す）を用いたＴＢＣ処理に加え・、本発明が提供
する輝度信号と色信号とのタイミングを合わす映像信号
処理を行う回路である。
以下、ディジタル信号処、理回路１９について説明する
が、前者のＴＢＣ処理の説明は除き、後者の輝度信号と
色信号のタイミングを合わす映像信号処理について説明
する。
が、前者のＴＢＣ処理の説明は除き、後者の輝度信号と
色信号のタイミングを合わす映像信号処理について説明
する。
第２図はディジタル信号処理回路１９のブロック図であ
る。第２図において、３１は輝度信号から水平同期信号
を分離する水平同期信号分離回路、３２は輝度信号用Ａ
／Ｄ変換器、３３は色信号用Ａ／Ｄ変換器、３４は輝度
信号用１Ｈ長のＦＩＦＯメモリ、３６は色信号用１Ｈ長
のＦＩＦＯメモリ、３６は２つのＦＩＦＯメモリを制御
するライト系制御信号発生回路、３７は２つのＦＩＦＯ
メモリを制御するリード系制御信号発生回路、３８は輝
度信号用Ｄ／Ａ変換器、３９は色信号用Ｄ／Ａ変換器、
４０はクロック発生器である。
る。第２図において、３１は輝度信号から水平同期信号
を分離する水平同期信号分離回路、３２は輝度信号用Ａ
／Ｄ変換器、３３は色信号用Ａ／Ｄ変換器、３４は輝度
信号用１Ｈ長のＦＩＦＯメモリ、３６は色信号用１Ｈ長
のＦＩＦＯメモリ、３６は２つのＦＩＦＯメモリを制御
するライト系制御信号発生回路、３７は２つのＦＩＦＯ
メモリを制御するリード系制御信号発生回路、３８は輝
度信号用Ｄ／Ａ変換器、３９は色信号用Ｄ／Ａ変換器、
４０はクロック発生器である。
以上のように構成されたディジタル信号処理回路につい
て、以下第２図及び第３図を用いて動作を説明する。
て、以下第２図及び第３図を用いて動作を説明する。
第３図は、第２図の各部の信号波形を示すタイミングチ
ャートで（ａ）と（ｂ）は、ディジタル信号処理回路に
入力される輝度信号ＹＩＮと色信号Ｃ工Ｎであり、（Ｃ
）は両方のＦＩＦＯメモリのライトリセットパルスＷＲ
３Ｔ であシ、（ｄ）と（ｅ）は輝度信号用ＦＩＦＯ
メモリのリードリセットパルスＹＲＲ３Ｔと色信号用Ｆ
ＩＦＯメそりのリードリセットパルスヌＣＲＲ５Ｔであ
シ、（ｆ）と（ｑ）はテ゛イジタル信号処理回路から出
力された輝度信号ＹＯＵＴと色信番ｃＯＵＴテする。デ
ィジタル信号処理回路に、（ａ）と（ｂ）のようなタイ
ミングのずれた輝度信号ＹＩＮと色信号ＣＩＮ、が入力
されたとする。この場合、色信号の方が輝度信号よりΔ
ｔだけ遅れている。
ャートで（ａ）と（ｂ）は、ディジタル信号処理回路に
入力される輝度信号ＹＩＮと色信号Ｃ工Ｎであり、（Ｃ
）は両方のＦＩＦＯメモリのライトリセットパルスＷＲ
３Ｔ であシ、（ｄ）と（ｅ）は輝度信号用ＦＩＦＯ
メモリのリードリセットパルスＹＲＲ３Ｔと色信号用Ｆ
ＩＦＯメそりのリードリセットパルスヌＣＲＲ５Ｔであ
シ、（ｆ）と（ｑ）はテ゛イジタル信号処理回路から出
力された輝度信号ＹＯＵＴと色信番ｃＯＵＴテする。デ
ィジタル信号処理回路に、（ａ）と（ｂ）のようなタイ
ミングのずれた輝度信号ＹＩＮと色信号ＣＩＮ、が入力
されたとする。この場合、色信号の方が輝度信号よりΔ
ｔだけ遅れている。
まず、ＹＩＮとＣ工ＮはＡ／Ｄ変換器３２ 、３３でＡ
／ Ｄ変換される。
／ Ｄ変換される。
次に、ライト系制御信号発生回路３６で発生する水平同
期信号ＨＳＹＮＣに同期したライトリセラ）パｚｔｚス
ＷＲ３Ｔ でＹ用ＦＩＦｏメモ！Ｊ ３４とＣ用ＦＩＦ
Ｏメモリ３６の書き込みアドレスを同時に初期化して、
上記のＡ／Ｄ変換された信号を各４のＦＩＦＯメそりに
書き込む。
期信号ＨＳＹＮＣに同期したライトリセラ）パｚｔｚス
ＷＲ３Ｔ でＹ用ＦＩＦｏメモ！Ｊ ３４とＣ用ＦＩＦ
Ｏメモリ３６の書き込みアドレスを同時に初期化して、
上記のＡ／Ｄ変換された信号を各４のＦＩＦＯメそりに
書き込む。
そして、リード系制御信号発生回路３７で発生する水平
同期信号Ｈ３ＹＮＣに同期しＷＲ３Ｔパルスよシ各々任
意の時間だけ遅れたＹ用す−ドリセッｌパルスＹＲＲ３
Ｔ（ｄ）、！：Ｃ用リーすセットパルスＣＲＲ３Ｔ（ｅ
）でＹ用ＦＩＦＯメモリとＣ用ＦＩＦＯメモリの読み出
しアドレスを初期化して、各々のＦＩＦＯメモリからデ
ータを読み出す。ここでＹＲＲ３ＴパルスをＣＲＲ３Ｔ
パルスよりΔｔだけ遅れたタイミング関係で発生させる
ことにより、Ｙ信号がＣ信号よりもΔｔだけ遅れＤ／Ａ
変換器３９．３９でＤ／Ａ変換された輝度信号ＹｏＵＴ
（ｆ）と色信号Ｃ０ＵＴ（（１）は、タイミングの合っ
たものとなる。
同期信号Ｈ３ＹＮＣに同期しＷＲ３Ｔパルスよシ各々任
意の時間だけ遅れたＹ用す−ドリセッｌパルスＹＲＲ３
Ｔ（ｄ）、！：Ｃ用リーすセットパルスＣＲＲ３Ｔ（ｅ
）でＹ用ＦＩＦＯメモリとＣ用ＦＩＦＯメモリの読み出
しアドレスを初期化して、各々のＦＩＦＯメモリからデ
ータを読み出す。ここでＹＲＲ３ＴパルスをＣＲＲ３Ｔ
パルスよりΔｔだけ遅れたタイミング関係で発生させる
ことにより、Ｙ信号がＣ信号よりもΔｔだけ遅れＤ／Ａ
変換器３９．３９でＤ／Ａ変換された輝度信号ＹｏＵＴ
（ｆ）と色信号Ｃ０ＵＴ（（１）は、タイミングの合っ
たものとなる。
リード系制御信号発生回路にＹＲＲ８ＴパルヌとＣＲＲ
３Ｔパルスのタイミング関係を調整するためのオフセッ
ト値入力を設けることにより、容易に輝度信号と色信号
のタイミングが調整できる。
３Ｔパルスのタイミング関係を調整するためのオフセッ
ト値入力を設けることにより、容易に輝度信号と色信号
のタイミングが調整できる。
従って、種々の信号処理を組み合わせる場合、その組み
合わせによシＹ信号とＣ信号との遅延時間が異なるが、
本実施例の場合、オフセット値を変更するだけで容易に
タイミングを合わすことができる。
合わせによシＹ信号とＣ信号との遅延時間が異なるが、
本実施例の場合、オフセット値を変更するだけで容易に
タイミングを合わすことができる。
本実施例では、輝度信号用と色信号用のライトリセット
を同一にして、輝度信号と色信号のリードリセットをず
らすことによシ輝度信号と色信号のタイミングを合わせ
たが、逆にリードリセットを同一にして輝度信号と色信
号のライトリセットをずらしてタイミングを合わす構成
も可能である。
を同一にして、輝度信号と色信号のリードリセットをず
らすことによシ輝度信号と色信号のタイミングを合わせ
たが、逆にリードリセットを同一にして輝度信号と色信
号のライトリセットをずらしてタイミングを合わす構成
も可能である。
また、本実施例では、ＦＩＦＯメモリを用いたが、汎用
のメモリを用いることも可能である。この場合、メモリ
制御回路からメモリに書き込みアドレスと読み出しアド
レスとを入力する構成となる。
のメモリを用いることも可能である。この場合、メモリ
制御回路からメモリに書き込みアドレスと読み出しアド
レスとを入力する構成となる。
発明の効果
以上のように本発明によれば、容易に輝度信号と色信号
のタイミングを調整することができる。
のタイミングを調整することができる。
また、特別に遅延回路を設けていす、既存のメモリを用
いた構成であるため、信号の特性が劣化することなく、
しかも低コストで実現できる。
いた構成であるため、信号の特性が劣化することなく、
しかも低コストで実現できる。
第１図は本発明の実施例のディジタル機能としてＴＢＣ
機能を備えたＶＴＲの映像信号の再生系のブロック図、
第２図は第１図のディジタル信号処理回路１９の詳細を
示すブロック図、第３図は第２図のタイミング波形図、
第４図は従来のディジタｌし機能付ＶＴＲの映像信号の
再生系のブロック図である。 １１・・・・・・ヘッド、１２・・・・・・再生前置増
幅器、１３・・・・・・ＨＰＦ、１４・・・・・・ＬＰ
Ｆ、１５・・・・・・ＦＭ復調器、１ｅ・・・・・・周
波数変換器、１７・・・・・・ＬＰＦ１１８・・・・・
・ＢＰＦ、１９・・・・・・ディジタル信号処理回路、
３１・・・・・・水平同期信号分離回路、３２・・・・
・・輝度信号用Ａ／Ｄ変換器、３３・！・・・・色信号
用Ａ／Ｄ変換器、３４・・・・・・輝度信号用１Ｈ長Ｆ
ＩＦＯメモリ、３５・・・・・・色信号用１Ｈ長ＦＩＦ
Ｏメモリ、３６・・・・・・ライト系制御信号発生回路
、３７・川・・リード系制御信号発生回路、３８・・・
・・・輝度信号用Ｄ／Ａ変換器、３９・・・・・・色信
号用Ｄ／Ａ変換器、４０・・・・・・クロック発生回路
。
機能を備えたＶＴＲの映像信号の再生系のブロック図、
第２図は第１図のディジタル信号処理回路１９の詳細を
示すブロック図、第３図は第２図のタイミング波形図、
第４図は従来のディジタｌし機能付ＶＴＲの映像信号の
再生系のブロック図である。 １１・・・・・・ヘッド、１２・・・・・・再生前置増
幅器、１３・・・・・・ＨＰＦ、１４・・・・・・ＬＰ
Ｆ、１５・・・・・・ＦＭ復調器、１ｅ・・・・・・周
波数変換器、１７・・・・・・ＬＰＦ１１８・・・・・
・ＢＰＦ、１９・・・・・・ディジタル信号処理回路、
３１・・・・・・水平同期信号分離回路、３２・・・・
・・輝度信号用Ａ／Ｄ変換器、３３・！・・・・色信号
用Ａ／Ｄ変換器、３４・・・・・・輝度信号用１Ｈ長Ｆ
ＩＦＯメモリ、３５・・・・・・色信号用１Ｈ長ＦＩＦ
Ｏメモリ、３６・・・・・・ライト系制御信号発生回路
、３７・川・・リード系制御信号発生回路、３８・・・
・・・輝度信号用Ｄ／Ａ変換器、３９・・・・・・色信
号用Ｄ／Ａ変換器、４０・・・・・・クロック発生回路
。
Claims (2)
- （１）輝度信号を記憶する第１のメモリと色信号を記憶
する第２のメモリとを備える映像信号処理回路であって
、メモリの書き込みアドレスと読み出しアドレスを制御
することにより、第１のメモリへ書き込んでから読み出
すまでの時間と第２のメモリへ書き込んでから読み出す
までの時間に差を持たすことで輝度信号と色信号の遅延
時間を調整するメモリ制御回路を備えたことを特徴とす
る映像信号処理回路。 - （２）時間差はメモリ制御回路により、メモリの範囲内
で自由に設定できることを特徴とする請求項１記載の映
像信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1109399A JPH02288582A (ja) | 1989-04-28 | 1989-04-28 | 映像信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1109399A JPH02288582A (ja) | 1989-04-28 | 1989-04-28 | 映像信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02288582A true JPH02288582A (ja) | 1990-11-28 |
Family
ID=14509261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1109399A Pending JPH02288582A (ja) | 1989-04-28 | 1989-04-28 | 映像信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02288582A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03186090A (ja) * | 1989-12-15 | 1991-08-14 | Sony Corp | ビデオ信号再生装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331390A (ja) * | 1986-07-25 | 1988-02-10 | Canon Inc | 画像メモリ装置 |
-
1989
- 1989-04-28 JP JP1109399A patent/JPH02288582A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331390A (ja) * | 1986-07-25 | 1988-02-10 | Canon Inc | 画像メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03186090A (ja) * | 1989-12-15 | 1991-08-14 | Sony Corp | ビデオ信号再生装置 |
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