JPH0228860A

JPH0228860A - データ転送用の動的バースト制御装置

Info

Publication number: JPH0228860A
Application number: JP1089548A
Authority: JP
Inventors: Wing M Chan; ウィン　エム　チャン
Original assignee: Tandem Computers Inc
Current assignee: Tandem Computers Inc
Priority date: 1988-04-07
Filing date: 1989-04-07
Publication date: 1990-01-30
Also published as: CA1322420C; EP0336577A2; EP0336577A3; US4998198A; AU3221689A; AU614345B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、一般に、データ処理システムのプロセッサと
周辺装置との間でデータを転送することに関する。より
詳細には、本発明は、プロセッサユニットと周辺装置と
の間でデータを転送するためのデータ転送サイクルを他
の装置制御器の動作状態に基づいて実行し、優先順位の
低い周辺装置へデータを転送するためのアクセスを与え
ながらも実際上非常に高いデータレートを許すような方
法、及びこの方法を実施する装置に関する。

従来の技術今日のデータ処理システムは、膨大な量のデータを処理
することができる。然し乍ら、このデータは、プロセッ
サユニット自体の一次記憶領域（即ち、メモリ）には記
憶されず、通常は、テープ装置やディスク駆動装置等の
周辺装置の形態の二次記憶領域に記憶される。データ処
理システムは、典型的に、少なくとも１つ又はそれ以上
のプロセッサユニットを備えており、これらプロセソサ
ユニットは入力／出力（Ｉｌｏ）バスによって複数の装
置制御器に接続され、そしてこれら装置制御器はＩ１０
バスを周辺装置（即ち、上記のテープ装置及びディスク
装置や、プリンタや、通信装置、等）に接続する。

良く知られているように、ある周辺装置（例えば、ディ
スク装置）は、他の周辺装置（例えば、通信装置やプリ
ンタ等）よりも相当に高いデータレートでデータを転送
することができる。多数の周辺装置、特に、多数の種々
の形式の周辺装置が（装置制御器を介して）Ｉ１０バス
に接続されたときには、１つの周辺装置がデータ転送サ
イクル中にＩ１０バスを占有して他の装置を除外し、そ
の結果として、データのロスを招いたりすることは望ま
しくない。例えば、周辺装置をＩ１０バスに接続する装
置制御器は、典型的に、１１０バスが別の装置制御器／
周辺装置の組合せによって使用されている場合に被制御
周辺装置からプロセッサユニットへ転送されるべきデー
タを一時的に保持するためにバッファ機能（−次記憶機
能）を含むことができる。然し乍ら、上記能の周辺装置
がデータ転送に非常に長時間を要する場合には、Ｔ１０
バスへのアクセスを待機している装置制御器がデータの
オーバーラン（即ち、バッファが処理できる以上のデー
タを受は取ってデータのロスを招く）をこうむることが
ある。

データオーバーランの１７１１題を回避するための１つ
の解決策は、限定された数のデータワードの短いバース
ト又はブロックでデータ転送を行なえるようにし、その
後に、他の周辺装置がアクセスできるに充分な時間が経
過するまで当該周辺装置が■／○バスへのアクセスを断
念しそしてこのようなアクセスから除外するようにする
ことである。

これは、全ての装置によってデータを転送できるように
し且つデータオーバーランの問題を回避できるようにす
る。

発明が解決しようとする課題然し乍ら、この解決策の欠点は、データ転送サイクルの
「オーバーヘッド」　（これは、データワードブロック
転送に続くＴ１０バスへのアクセスからの除外時間−″
ホールド・オフ″周期と称することもあるーを含む）に
よって有効なデータレートが実質的に低下することであ
る。多数の小さなデータワードブロックを転送すること
より成るデータ転送は、各々、転送時間自体よりもしば
しば大きくなるホールド・オフ周期が（＝１随するため
に、データ転送に１つの周辺装置が含まれるだけであっ
ても有効データ転送レートが公称値よりもかなり低いも
のとなる。

もちろん、バッファするための各装置制御器に得られる
一時的記憶の量を増加し、各バースＩ・周期ごとに転送
されるデータワードブロックを増加し、そしてホールド
・オフ周期を減少することにより兼ね合いをとることが
できる。Ｔ１０バスによってプロセッサユニットに接続
された周辺装置が特定の混合状態で与えられると、これ
らの変数を操作することによって最適なデータレ−１・
を得ることができる。然し乍ら、不都合なことに、これ
によってシステムの構成が固定されてしまい、グレード
アップするが又は伺加的な装置制御器を直列に追加する
ことによってこの構成を変えようとすると、システム全
体の性能に影響が及んでしまう。

課題を解決するための手段本発明は、プロセッサユニットと周辺装置との間で転送
されるデータのバースト長さを自動的に調整する方法、
及びこの方法を実施する装置を提供することである。上
記の調整は、装置制御器によってＴ１０バスに接続され
た他の周辺装置のアクセス要求に基づいて行なわれる。

本発明の方法は、Ｔ１０バスによって複数の装置制御ユ
ニットに接続されたデータプロセッサユニットを有する
形式のデータ処理システムにおいて実施される。各装置
制御ユニットは、１つの装置制御ユニットによって発生
された要求信号が先に続く周辺装置データ転送を制御す
るように作動する。本発明の方法は、一般に、次の通り
である。

１、データ転送サイクル中に、データ転送を制御する装
置制御器は、他の装置制御器からの要求信号の発生に対
し、Ｔ１０バスを監視する。

２、要求信号の発生が検出されて、１つ以」二の他の装
置制御器がデータ転送サイクルを要求していることを指
示する場合には、現在データ転送サイクルが次の事象の
後に割り込みを行なう。

ａ）所定数のデータワードの転送、又はｂ）転送される
べき残りのデータワードの転送のうちのいずれが少ない
方。

割り込まれた装置制御器は、Ｔ１０バスへのアクセスを
要求する前にある時間（ホールド・オフ）″待機し、他
の周辺装置がプロセッサユニットとのデータ転送サイク
ルに加われるようにする。

本発明の別の実施例においては、絶対使用量カウンタが
設けられていて、（別の装置制御器からの再接続信号を
検出した後に）転送された最小数のワードに加えて、最
大データ転送バーストを確率できるようになっている。

本発明によって多数の効果が得られることが当業者に明
らかであろう。例えば、データ転送サイクルを要求して
いる周辺装置１りの数が少ない場合には、制御器の有効
データレートか増加される。

周辺装置又はＩ１０バスの数が増加するときでも、制御
器の有効データレートは、固定のバーストデータ転送及
び固定のホールド・オフ時間を有する既存のシステムよ
りも大きいか又は最悪でもそれに等しい。実際に、本発
明のデータレートの下限は、このような既存のシステム
のデータレートであると考えられる。

それ故、本発明は、Ｉ１０バスへのアクセス需要に応じ
て、データ転送サイクル１１弓こ転送されるデータワー
ドの数を動的に調整することができる。

本発明の他の効果及び重要な特徴は、添付図面に関連し
た本発明の以下の詳細な説明から当業者に明らかであろ
う。

実施例添付図面の特に第１図には、データ処理システムが参照
番号１０で一般的に示されており、このシステムにおい
ては、プロセッサユニット１２が入力／出力（Ｉｌｏ）
バス２０によって多数の装置制御ユニット１４．１６及
び１８に接続されている。これらの装置制御ユニットは
、一般に、特定の形式の１つ以上の周辺装置を制御する
ように作動できるという点で従来式のものであるが、本
発明はこれに限定されるものではない。例えば、装置制
御ユニット１４は、プロセッサユニット１２と１つ以上
のディスクドライブユニット２２との間のデータ転送を
制御するように作動する。同様に、装置制御ユニット１
６は、プロセッサユニット１２と１つ以」二のテープ装
置２４との間のデータ転送を制御するように動作するが
、装置制御ユニット１８は、通信装置２６とのデータ転
送を制御する。

Ｉ１０バス２０は、プロセッサユニット１２と装置制御
器１４−］８との間で命令（コマンド）やハンドシェイ
ク信号やマルチピットデータワードを通信するための複
数の信号ラインで形成された形式のものである。常時で
はないが、しばしばプロセッサユニットは、データ転送
サイクルのより一般的なタスクの幾つかを取り扱うため
に■１０バスをプロセッサユニット１２に接続するよう
動作するチャンネル２８を組み込んでいる。データは、
Ｉ１０バス２０の１６本のＤＡＴＡライン３０（第２Ａ
図）上を１６ビツトデータワードにおいて転送され、一
方、コマンドは、４本の信号ライン３２（第２図）によ
って形成された「Ｔバス」と称するＩ１０バス２．０の
一部分である二次バス」二を転送される。

典型的に、周辺装置２２−２６の１つにデータを送るべ
きであるか又はそこからデータを得るべきであることを
プロセッサユニット１２が判断すると、データ転送が開
始される。プロセッサユニットは、Ｔバス信号ライン３
２にコマンドを発生し、ＤＡＴＡライン３０上に発生す
るアドレスによって周辺装置を識別する。又、Ｔバスコ
マンドは、転送の方向（即ち、プロセッサユニット１２
から周辺装置へ或いはその逆）も指示する。プロセッサ
ユニット１２は、通常、特定の周辺装置がデータ転送サ
イクルに加わる用意ができるまで多量の処理時間を待機
しなければならない。従って、装置制御器は、これがデ
ータ転送を設定する間にプロセッサユニット１２が他の
タスクを実行できるように構成される。装置制御器がそ
の設定したタスクを完了したときには、Ｉ１０バス２゜
の信号ライン３４　（第２図）に再接続（ＲＣアクティ
ブ・ロー信号）信号を発生して、Ｉ１０バス２０へのア
クセスとデータ転送サイクルとを要求することによりプ
ロセッサユニット１２に通知する。この要求は、プロセ
ッサユニット１２によって気付かれ、プロセッサユニッ
ト１２がそれに応答するに適した時間を見つけたときに
最終的に処理される。

第２Ａ図には、装置制御ユニット１４の内部構造がブロ
ック図の形態で示されている。他の装置制御ユニット１
６及び１８も本質的に同じであり、以下の説明が等しく
適用される。第２Ａ図は、装置制御ユニット１４がマイ
クロプロセッサ４゜を含むものとして示しており、この
マイクロプロセッサはアドレスバス４４を経てアドレス
論理回路４２に接続されると共に、モード選択（ＭＯＩ
）Ｅ　　ＳＥＩ、）バス４８を経てボート論理回路４６
にも接続されている。アドレス論理回路４２は、バッフ
ァメモリ５０に接続され、そしてこのメモリは、ボート
論理回路４６及び内部データバス５２によってＩ１０バ
ス２０に接続されている。

アドレス論理回路４２は従来設計のものであり、転送さ
れるべきデータの中のバッファ５０の開始及び終了アド
レスでプリセットされるように構成される。アドレス論
理回路４２は、状態マシーン（図示せず）のような制御
論理回路（図示せず）を備えており、これは、アドレス
論理回路４２がマイクロプロセッサ４０によって発生さ
れた情報でそしてボート論理回路４６の［スタート／ス
トップ」制御のもとて自律的に動作できるようにする。

第２Ａ図に示されたように、ストップ転送（Ｓ　ＴＯＰ
　　Ｘ　ＦＲ）信号は、ボート論理回路４６からアドレ
ス論理回路４２によって受は取られる。この５ＴＯＰ　
　ＸＦＲ信号は、アクティブなときに、アドレス論理回
路４２の動作を停止するように作用する。アドレス論理
回路がそのタスクを完了すると（一般的には、データが
転送されたときである）、ＤＭＡＥＮＤ信号が発生され
る。

明らかなように１．ｍ　（７）　Ｄ　Ｍ　Ａ　Ｅ　Ｎ　
Ｄ信号は、５ＴＯＰ　　ＸＦＲ信号をアクティブにさせ
る。

装置制御器１４に取り付けられた周辺装置の制御は、装
置制御論理回路６０によって行なわれる。この装置制御
論理回路は、マイクロプロセッサ４０により命令バス５
５を経て送られる命令に応答して、これに接続された周
辺装置を制御すると共に、その取り付けられた装置とバ
ッファ５０との間のデータ転送を制御するように作動す
る。

上記したように、Ｔバス信号ライン３２は、プロセッサ
ユニット１２によって発生されたコマンドを搬送する。

プロセッサ１２のチャンネル２８といずれかの周辺装置
との間のデータ転送に関する厳密なプロトコルは、本発
明を理解する」−で必要ではないが、本発明にとって重
要な幾つかの信号がある。その１つは、装置制御器がデ
ータ転送のためにＩ１０バス２０へのアクセスを要求し
て発生する再接続（ＰＣＩ）信号である。

このＲＣＩ信号と同様の信号に割り込み要求（Ｉ　　Ｒ
Ｑ）信号があり、これは、データ転送サイクル（又は他
のＩ１０動作）が完了したことを指示するために装置制
御器１４、・・・１８のいずれか１つによって発生され
る。然し乍ら、説明」二、ＩＲＱ信号は、ＰＣＩ信号と
同じ結果を生じるように木質的に同様に作用するものと
する。従って、ＰＣＩ信号のみについて説明する。

前記したように、全てのデータ転送は、プロセッサユニ
ット１２のチャンネル２８から指定の装置制御器及びそ
れに取り付けられた周辺装置へ送られるコマンドによっ
て開始される。装置制御器は、データ転送コマンドを実
行するように設定すると、ＰＣＩ信号をＩ１０バス２０
の信号ライン３４に発生することによりＩ１０バス２０
へのアクセスを要求する。プロセッサユニット１２は、
いずれの装置制御ユニット１４、・・・１８がＲＣＩ信
号を発生したかを決定しく２つ以上の場合には、プロセ
ッサユニットは所定の優先順位ベースで１つを選択する
）そしてデータ転送サイクルを開始する。

データ転送自体に伴って、信号ライン３６．３８を各々
へて送られるサービス・アウト（ＳＶＯ）及びサービス
・イン（ｓｖＢ信号を用いて、プロセッサユニットと装
置制御ユニットとの間で「ハンドシェイク」動作が行な
われる。ＳＶＯ及びＳＶ■のハンドシェイク信号は、各
々、データ転送に対し、Ｉ１０バス２０のデータライン
ー１−でデータが安定するとき及びそのデータを受は取
るユニットによってそのデータが受は入れられたときを
指示する。

このハンドシェイクシーケンスは、データ転送サイクル
１［弓こ行なわれるハンドシェイクを示した第２Ｂ図に
示されている。即ち、データは、プロセッサユニット１
２により、例えば、Ｉ１０バス２０の１６本のＤＡＴＡ
ライン３０に送られ、ＳＶＯ信号（■１０バス２０の信
号ライン３６によって搬送される）は、安定すると、ｉ
ｔ’ｉ＋レベルになる。装置制御ユニット１４は、デー
タを受は人れ、このときに、ＳＶ■信号に応答する。デ
ータプロセッサは、Ｓ■０ラインをドロップし、これに
より、装置制御ユニットは、次のハンドシェイクまでＳ
ＶＩラインをドロップさせる。使用される特定のプロト
コルのより完全な説明は、米国特許節４，２２８，４９
６号に開示されている。

前記したように、データ転送についての公知の技術は、
同じＩ１０バス上にある他の装置制御ユニットがデータ
を転送する時間を与えるために所定数のデータワードの
短いバースト（ワード直列、ビット並列）に限定されて
いた。従って、所定数基」二のデータワードを転送すべ
き場合には、多数のバーストが必要であり、このような
転送の有効データレートに悪影響が及んでいた。然し乍
ら、本発明の好ましい形態によれば、データ転送は、次
の２つの事象の一方が生じるまで継続される。即ち、（
１）装置制御ユニットがバス上の別の装置制御ユニット
によって発生されたデータ転送サイクルの要求を検出す
るか、又は（２）転送されるべき全てのデータが転送さ
れた。明らかなように、本発明の別の実施例では、デー
タ転送サイクルを終了することのできる第３の事象、即
ち（３）制御ユニットが所定の最大数（全数未満）のデ
ータワードを転送する、が導入される。

第３図には、本発明の実施に用いられる幾つかの要素が
示されている。第３図に示されたように、デコード論理
回路４６は、゛１゛バス信号ライン３２及びＤＡＴＡラ
インを経て送られるコマン１く信号を受は取ってデコー
ドするためのデコーダ回路６０を備えている。コマンド
の１つである装置選択コマンドは、選択（アクティブ・
ロー）信号（Ｓ　　Ｅ　　Ｌ）を発生するようにデコー
ドされ、この信号は、ＲＣＩラッチ６２のり１，１７　
（Ｃ１，、Ｉ−？、）入ツノに送られる。このＳＥｒ、
信号の高−低遷移は、ＰＣＩラッチ６２をクリアし、該
ラッチのＱ出力を強制的に低レベルにする。ｒ＜ｃｒク
ラッチ２のセット（ＳＥＴ）入力は、マイクロプロセッ
サ４０（第２Ａ図）からノアブーｈ　６１　ａを経てＭ
ＯＤＥ　　ＳＥＬ信号を受は取る。Ｍ　ＯＩ）　Ｉ＞　
　ＳＥ　Ｌ　Ｅ　ＣＴ信号は、高レベルにあるときに、
［＜ｃ■ラッチ６２をセットする（Ｑ出力を高レベルに
することにより）。

ＰＣＩラッチのＳＥＴ入力は、ノアゲート６１ａを経て
、アンドゲート６１ｂの積も受は取る。

アンドゲート６１ｂによりこれが受は取る２つの信号５
ＴＯＰ　　ＸＦＲ及びＤＭＡ　ＥＮＤに課せられた一致
条件に合致すると、Ｒ（、Ｉラッチがセットする。

ＲＣＩラッチ６２のＱ出ツノは、オープンコレクタノア
ゲート６３の一方の入力に送られ、その出力は、外部（
ボート論理回路４６に対して）のプルアップ抵抗Ｒに接
続されると共に、ＰＣＩ信号を搬送するＩ１０バス２０
の信号ライン３４に接続される。プルアップ抵抗Ｒは、
他の装置制御ユニットのオープンコレクタ装置に接続さ
れ、「ワイヤーオアイング」として典型的に知られてい
るものを許容する。

ナントゲート６３の第２の入力は、タイマ６９の桁」二
げ（Ｇｏ）出力を受は取る。ナントゲート６３の出力は
、負入力のオアゲート６５の２つの負入力の一方に接続
される。その他方の入力は、Ｉ１０バス２０からＲＥＱ
信号を受は取る。

オアゲート６５の出力は、４ビツトカウンタ６４のイネ
ーブル（ＥＮ）に接続される。カウンタ６４のクロック
（ＣＫ）入力は、遅延回路６６からＳＶＩ信号を受は取
る。（このＳｖＩ信シシ−は、第３図に示されたように
、Ｉ１０バス２０の信シシーライン３６からのＳｖＯ信
号を単に遅延したものである一第２Ｂ図参照。）カウン
タ６４の桁」−げ（ＣＯ）出力は、２人力オアゲート６
７の一力の入力に接続され、その他方の入力はアドレス
論理回路４２からのＤＭＡＥＮＤ信号を受は取る。オア
ゲート６７は、Ｓ　Ｔ　ＯＰ　　Ｘ　ＦＲ倍信号発生し
、これはアドレス論理回路に送られて、バッファ５０の
継続アクセス（即ち、読み取り又は書き込み）を終了さ
せる。従って、Ｓ　Ｔ　ＯＩ）　　Ｘ　Ｆ　＋’＜信号
の発生は、（１）カウンタ６４からのＣｏ信号によるか
、又は（２）アドレス論理回路４２が転送されるべきデ
ータの終りに達したことを（１）ＭΔ１・：ＮＤ倍信号
介して）知らせることによって決まる。

又、デコード回路６０によって発生された信号Ｓ　Ｅ　
Ｌは、Ｓ　Ｅ　Ｌ　Ｅ　ＣＴラッチ６８のＳＥＴ入力に
送られる。信号ＳＥＬがドロップすると、５ＥＬＥＣＴ
ラツチ６８がセットされ、該ラッチのＱ出力が高レベル
になる。５ＥＬＥＣＴラツチ６８のＱ出力は、遅延回路
６６のイネーブル（ＥＮ）入力に接続され、該遅延回路
６６をイネーブルして、入ってくるＳｖＯ信号を受は取
ると共に、そこからＳＶＩクロックを発生できるように
する。

Ｓ　Ｅ　Ｌ　ＥＣＴラッチのＱ出力が低レベルになると
、遅延回路６６がディスイネーブルされ、プロセッサユ
ニット１２によって選択された装置制御ユニットのみに
よってＳｖＯ信号からＳＶＩ信号が発生されるようにな
る。

更に、ボート論理回路４６は、オアゲート６７によって
Ｓ　Ｔ　ＯＰ　　Ｘ　Ｆ　Ｒ信号が発生されることによ
りトリガされるタイマ回路６９を備えている。明らかな
ように、タイマ回路６９は、データ転送が終了した後で
あって、Ｉ１０バス２０へのアクセスを要求できる前に
装置制御ユニットが守らねばならないホールド・オフ時
間の長さを決定する。

作動に際し、本発明の方法は、一般的に、次のように進
められる。即ち、上記したようにデータ転送サイクルが
開始される。コマンド（所望の動作を示す）がＴバス３
２に発生されると共に、所望の周辺装置の識別がＩ１０
バス２０のＤ　Ａ　ｉ”Ａライン３０に発生される。コ
マンドは、装置制御ユニット１４、・・・１８によって
デコードされ、指定の装置制御ユニットは、次いで、要
求されたデータ転送サイクルに対してそれ自身を準備し
始める。選択された装置制御ユニットの準備が終ると、
マイクロプロセッサ４０は、ＭＯＤＥＳＥＬ信号を発生
して、ＲＣＩラッチ６２をセットしくオアゲート６１ａ
を経て）、該ラッチのＱ出力を高レベルにする。アンド
ゲート６３により（タイマ６９の出力は時間切れしない
ときに高レベルである）、現在準備のできた装置制御ユ
ニット１４、・・・１８は、ＲＣＩ信号を発生すること
によってＩ１０バスへのアクセスを要求する。

ＰＣＩ信号に応答して、プロセッサユニット１２は、Ｔ
バス３２及びＤＡＴＡライン３０を経て送られる情報に
より装置制御器の選択を行なう。デコード論理回路６０
によってデコードされると、ＲＣＩラッチ６２がクリア
され（選択された装置制御器のＲＣＩ要求信号を終らせ
る）、そして５ＥＬＥＣＴラツチがセットされて、遅延
回路６６をイネーブルする。

説明上、プロセッサユニット１２から指定の装置制御器
（例えば、装置制御器１４）に取り付けられた周辺装置
へデータを転送するものと仮定する。転送されるべき各
データワードがＩ１０バス２０のＤＡＴＡラインに出さ
れたときには、プロセッサユニット１２がＳＶＯライン
を高レベルにし、データがＤＡＴＡ信号ライン上に存在
して安定状態であることを指示する。装置制御器は、Ｄ
ＡＴＡライン３０にそのとき現われているデータを、Ｓ
ＶＯ信号の遅延されたものでらるＳＶＩ信号と共に、ア
ドレス論理回路４２によって指定された位置においてバ
ッファ５０ヘロードする。

全ての装置制御器１４、・・・１８がＳＶｏ信号を受は
取るが、選択された装置制御器のみがｓｖＩ信号を導出
し、これは、それに対応するカウンタ６４、ひいてはそ
の選択された装置制御器をクロックする。５ＥＬＥＣＴ
ラツチ６８をそれが働くようにセットする選択動作によ
り、遅延回路は、受は取ったＳＶｏ信号をＳＶＩ信号と
して通すことができる。

選択された装置制御器によって発生されたＳＶｌ信号は
、Ｉ１０バス２０の信号ライン３８を経てプロセッサユ
ニット１２へ返送され、データが受は入れられて装置制
御器が次のデータワードに対して準備ができたことをプ
ロセッサに知らせる。

データ転送サイクルは、次の２つの事象のうちの１つが
生じるまで続けられる。即ち、（１）データワードの全
ブロックが中断なく転送されるか又は（２）別の装置制
御器（例えば、１６又は１８）がＰＣＩ信号の介在によ
りＩ１０バス２０へのアクセスを要求した。（他の装置
制御器のＰＣＩラッチ６２と同一ではないにせよ同様で
あるラッチは、ＲＣＴ信号を発生する。）前者の場合に
は、ＤＭＡＥＮＤ信号がアドレス論理回路４２（第２Ａ
図）から送られて、データ転送サイクルの終りを知らせ
、そして後者の場合には、■／○バスへのアクセスの要
求がアクティブ・ロー人力のオアゲート６５によって感
知される。これにより、４ビツトカウンタ６４がイネー
ブルされる。データ転送サイクルは、別の装置制御器に
よるＩ１０バス１０へのアクセス要求に拘りなく、カウ
ンタ６４がＣｏ出力を高レベルにさせるカウントに達し
て、ＰＣＩ信号の発生を知らせてから所定数（ここでは
、１６）のデータワード転送の後にデータ転送サイクル
の終了を通知するまで、続けられる。Ｓ　Ｔ　ＯＰ　　
Ｘ　Ｆ　Ｒ信号はアドレス論理回路４２をディスエイプ
ルする。

第３図に示されたように、４ビツトカウンタ６４からの
Ｃｏ出力はタイマ６９をイネーブルする。」１記した゛
ホールド・オフ′″周期を決定するタイマ６９によるカ
ウント動作中に、タイマ６９のＣｏ出力は低レベルとな
る。これにより、アンドゲート６３はディスエイプルさ
れる。然し乍ら、５ＴＯＰ　　ＸＦＲ信号は、転送の終
了によって生じるのではなく（この場合は、ＤＭＡＥＮ
Ｄ信号が高レベルである）、他の装置制御器がデータ転
送サイクルを要求することによって生じる。従って、５
ＴＯＰ　　ＸＦＲ及びＤＭ　八　ＥＮｒｌ）の２つの信
号は、ＰＣＩラッチ６２を再びセットするように作用す
る。然し乍ら、Ｉ１０バスへのアクセスの要求は、タイ
マ６９が時間切れするまでなされず、時間切れすると、
タイマのＣｏ出力か高レベルとなる。ここで、装置制御
器は、プロセッサユニット１２がデータ転送サイクルを
選択するのを待機する。このプロセスは、装置制御器が
転送されるべき全てのデータワードを転送できるように
なるまで続けられる。

４ビツトカウンタ６４が時間切れする前にデータワード
が転送される場合には、Ｄ　Ｍ　Ａ　Ｅ　Ｎ　＋’）信
号が高レベルとなって、終了Ｓ　ＴＯＰ　　Ｘ　Ｉ”　
Ｒ＝２８信号を発生する。

プロセッサｌＯが装置制御器の注意を引く必要があると
き又は反対に装置制御器がデータ転送以外の理由でプロ
セッサの注意を引こうとするときは何回もある。この場
合には、ＲＥＱ信号が要求信号として用いられる。この
ＲＥＱ信号の発生により、ＰＣＩ信号の場合と同じ上記
の動作が行なわれる。データ通信サイクルの割り込みを
伴うからである。

第４図は、Ｉ１０バス２０について他の要求がない場合
に転送されるデータワードの数を選択可能な最大値に制
限するような本発明の別の実施例を示している。第４図
に示すように、第３図に示された本発明の好ましい実施
例の基本的な概念は保持される（即ち、４ビツトカウン
タ６４の形態の）。この別の実施例においては、８ビツ
トカウンタ８０が追加されて使用され、１つのデータ転
送サイクル中に（Ｉ１０バスへのアクセスに対する別の
要求が存在しない）装置制御器が転送できるデータワー
ドの数に対して］１限を形成することが明らかである。

ここでは、上限は２５６デタワードである。従って、明
らかなように、たとえデータ転送サイクルが割り込みさ
れずにｂ′コいても、転送されるデータワードの最大数
は８ビットカウンタ７０によって制限される。

第４図の実施例において、４ビツトカウンタ６４は、前
記したように、ゲート６５の出力（これは、第３図のＰ
ＣＩラッチ６５を選択することによる）によってイネー
ブルすることができる１゜然し乍ら、更に別の態様、特
に、この別の実施例との組合せがあることを示すために
、４ビットカウンタ６４及び８ビツトカウンタ７０はど
ちらも５ＥＬＥＣＴラツチ６８のＱ出力をそれらの各々
のイネーブル（ＥＮ）入力で受は取るように接続されて
いる。従って、両カウンタ６４及び７０は、Ｓ　Ｅ　Ｌ
　ＥＣＴラッチ６８をセットすることによってイネーブ
ルされる。４ビットカウンタ６４及び８ビツトカウンタ
７０のクロック（ＣＫ）人力は、ＳＶＩ信号を受は取る
（これは、第：３図に示すように、遅延回路６６によっ
て発生され、該回路も第３図に示すように、Ｓ　Ｅ　Ｌ
　Ｅ　ＣＴラッチ６８のＱ出力によってイネーブルされ
る）。

４及び８ビツトカウンタ６４．７０の桁上げ（Ｃｏ）出
力は、３つのアンドゲート各々７４．７６及び７８のう
ちの２つの対応入力に受は取られ、オアゲート７２の出
力は、第３の２人力アンドケート・７６の入力に接続さ
れる。３つ全部のアンドゲート７４．７６及び７８の出
力は、３人力オアゲート８０の入力に接続され、該ケー
トは、第３図について説明したＳ　ＴＯＰ　　Ｘ　Ｆ　
＋を信号（同じさ用を果たす）を発生する。

信号ライン８４を経てマイクロプロセッサ４０（第２図
）にアクセスできる３ビツトモードレジスタ８２は、デ
ータ転送サイクルを行なう条件がどのようなものである
かを選択的に決定するように働く幾つかの［フラグＪを
保持する。モードレジスタ８２の内容は、アンドゲート
７４．７６及び７８′を選択的にイネーブル又はディス
エイプルして動作モードを選択するように働く。例えば
、ビット位置８２ｃの１と、他のビット位置の０は、ア
ンドゲート７８をイネーブルし、８ビツトカウンタのＣ
ｏ出力が５ＴＯＰ　　ＸＦ、Ｒ信号を発生できるように
する。このモードにおいては、２５６個のデータワード
が転送されてしまうが又は転送されるべき全てのデータ
ワードのいずれか短い方のときに終了する。これに対し
、８ビツトカウンタ７０の動作は、モードレジスタのビ
ット位置８２ｃにＯを書き込むことによって効果的にデ
ィスエイプルして、アントゲ−１・７８における８ビツ
トカウンタの作用を禁止することができる。

他の動作モードは、モードレジスタ８２の内容に基づい
て次のものを含むことができる。ビット位置８２ｂに１
を読み込むと共に、ピッＩ・位置８２ａ及び８２ｃにＯ
を書き込むことにより、アンドゲート７６をイネーブル
し、そしてアンドケート７４及び７８をディスエイプル
する。これにより、制御器は、Ｔ１０バスに対する別の
要求か検出されたときに（ＩＲＱ又はＲＯＩ信−シシの
一方、他方又はその両方か発生することにより）、４ビ
ツトカウンタ６４の内容によって指示された数のデータ
ワードが転送されると（又はデータ転送を完了するに必
要なデータワード数、のいずれか小さい方）現在のデー
タ転送サイクルを終了させる形態に入れられる。これに
対し、ビット位置８２ａに１を書き込みそしてビット位
置８２ｂ及び８２ｃにＯを書き込むことにより、制御器
は、今日の制御器をエミュレートする形態に入れられる
。即ち、各々のデータ転送サイクルが１６個のデータワ
ードに制限され、継続のために設定時間待機しなければ
ならないことになる。

もちろん、当業者に明らかなように、モードレジスタ８
２の書き込みにより」１記した制御器形態の組合せを得
ることができる。従って、モードレジスタ８２のビット
位置８２ｂ及び８２ｃの１（及びビット位置８２ａのＯ
）は、制御器がデータ転送サイクルの割り込みに従うが
１つのデータ転送サイクルを割り込みがない場合に２５
６ワードに制限するような制御器形態をとらせる。

この別の実施例の動作は、第３１２１について説明した
ものと本質的に同じであるが、データ転送サイクルを上
記した（第４図について）形態にすることができる。即
ち、主たる相違は、その形態に基づくものである。従っ
て、データ転送サイクルは、プロセッサユニツ’ｌ−１
２（第１図）によって要求され、制御器１４、・・・１
８の７ｊ＋二備ができると、その制御器に関連したＲＣ
Ｔラッチ６２をセットしてＰＣＩ信号をアクティブにす
ることによりＩ１０バス２０へのアクセスを要求する。

制御器１４、・・・１８が選択情報（Ｉ１０バス２０の
ＤＡＴＡ及びＴバス信号ラインを経て受は取った）によ
って選択されたときには、それに１νｊ連したＲＣＩラ
ッチ６２かクリアされ、Ｓｌ・：１．１・：ＣＴクラッ
チ８がＳＥＩ、信号によってセットされる。ここで、４
ビツト及び８ビットカウンタ６２及び６８は、ＳＶＩク
ロック信号を受は取った際にカウントをするようにイネ
ーブルされ、遅延回路６６は、ＳＶＴ信号を発生できる
ようにイネーブルされる。

上記したように、各々の転送されたデータワードは、Ｓ
ｖＩ信号のパルスを付随する。従って、４ビツト及び８
ビツトカウンタは、ＳＶＩ信号に応答して作動して、デ
ータ転送サイクル中に転送されるデータワードの数をカ
ウントする。マイクロプロセッサ４０がモードレジスタ
８２に何を書き込むかに基づいて、第４図の実施例は、
上記した形態に基づいて動作する。

第３図に示されて上記した本発明の実施例の更に好まし
い形態が第５図に示されている。第３図の説明を想起す
れば、その実施例では、装置制御器は、データ転送サイ
クルが割り込まれると、ＰＣＩ信号の開始によりＩ１０
バス２０への更に別のアクセスを要求する前に所定の「
ホールド・オフＪ時間（タイマ６９によって決定された
）を待機することが必要であった。然し乍ら、割り込み
アクセス要求が非常に短い場合には、全ホールド・オフ
時間を待機する必要がない。これは、第５図の実施例の
要点である。

第５図を参照すれば（第５図及び第３図の共通の要素は
同じ番号で示されている）、第３図と第５図の実施例の
主たる相違は、第５図において感知回路９０が追加され
てことであり、これは、２人カアンドゲート９２及び２
人力オアブート９４を含んでいる。アントゲ−１・９２
は、１１りＱ及びＲＣＩ信号を受信する。オアゲート９
４は、アンドゲート９２の出力とタイマ６９のＣＯ出力
とを受は取る。オアゲート９４によって発生された信号
（高レベル）は、ＰＣＩラッチ６０がセットされた場合
にＲＣＴ信号をアクティブにするようにナントゲート６
３をイネーブルする。。

第５図に示されたポート論理回路４６の実施例の動作は
、次の点を除いて、第３図について述べたものと実質的
に同じである。即ち、データ転送サイクル中に、別の装
置制御器がＩ’２　ＣＩ信壮の開始によってＩ１０バス
２０へのアクセスを要求しそして割り込まれた装置制御
器がＳ　ＴＯｌ）Ｘ　Ｆ　Ｒ信号でデータ転送を一時的
に終了して、転送されるべき更に別のデータを残すとき
には、−１記したようにタイマ６９が時間切れしたとき
に、Ｉ１０バスへのアクセスを１１）び要求する。然し
ノ１ら、更に、データ転送を割り込まれた装置制御器が
サービスを要求する唯一のものである場合には、それが
プロセッサユニット１２によって選択されたときに、Ｒ
ＣＩラインが高レベルになる。これと同時に、ＩＲＱ信
号も高レベルとなり、それ故、アンドゲート９２の出力
に高レベルが現われ、これはオアゲート９４を通過して
ノアゲート６３をイネーブルし、これにより、ＰＣＩ信
号の介在によりＩ１０バス２０へのアクセス要求を開始
する。

従って、Ｉ１０バス２０へのアクセスに対する別の要求
を開始する前にタイマ６９によってセットされた時間待
機する必要なく、第５図のボート論理回路４９を組み込
んだ装置制御器は、割り込みを発している装置制御器が
選択されると共にアクセスについての他の保留要求がな
いときに、要求を直ちに開始することができる。この重
畳方法は、ここに開示した本発明の方針に従って構成さ
れた装置制御器により制御される周辺装置と、プロセッ
サユニットとの間のデータ転送速度を著しく高めること
が当業者に明らかであろう。

以上の記載に関連して、以下の各項を開示する。

（ａ）第１の回路手段は、中央処理ユニットによって発
生された割り込み信号の発生に応じて信号を発生するた
めの手段を備えている請求項ｌに記載の装置。

（ｂ）第２の回路手段は、第１の所定数の転送データワ
ードをカウントするためのカウンタ手段を備えている請
求項１に記載の装置。

（ｃ）第２の回路手段は、」１配信号がない場合に、１
つの装置制御ユニットによりデータ転送サイクル中に転
送されたデータワードの第２の所定数の転送後に、終了
信号を発生する手段を備えており、上記第２の所定数は
第１の所定数よりも大きなものである請求項１に記載の
装置。

（ｄ、）要求信号を開始するように作動する要求手段を
備えた請求項１に記載の装置。

（ｅ）上記要求手段は、上記終了信号に応答して上記１
つの装置制御器による要求信号の開始を所定の時間中禁
止するための手段を備えた前記の（ｄ）項に記載の装置
。

（ｆ）ｌ記終了信号の発生後であって、上記１つの装置
制御器が要求信号の発生によってデータ転送サイクルを
要求できるようにする前に、所定時間待機する段階を備
えた請求項３に記載の方法。

（ｇ）発生段階は、更に、第２の所定数のデータワード
が転送され、」１記信号の発生がなくそしてデータ転送
サイクルが完了したときに、終了信号を発生する段階を
含む請求項３に記載の方法。

【図面の簡単な説明】

第１図は、本発明を効果的に利用することのできるプロ
セッサユニット及び多数の装置制御器を含んだデータ処
理システムを示す図、第２Ａ図は、第１図の装置制御器
の制御部を示すブロック図、そして第２Ｂ図は、データ
転送サイクルを開始するのに用いるハンドシェイクのタ
イミング図、第３図は、本発明の方法を実施するための論理回路を示
すブロック図、第４図は、各データ転送サイクルごとに最大のバースト
長さを含んだ本発明の別の実施例を含む論理図、そして第５図は、本発明の方法を実施するように構成された別
の論理回路を示すブロック図である。１０・・・データ処理システム１２・・・プロセッサユニット１４．１６．１８・・・装置制御ユニット２０・・・Ｉ
１０バス２２・・・ディスクドライブユニット２４・・・テープ装置２６・・・通信装置　　２８・・・チャンネル３０・・
・ＤＡＴＡライン３２・・・Ｔバス信号ライン４０・・・マイクロプロセッサ４２・・・アドレス論理回路４４・・・アドレスバス４６・・・ボート論理回路４８・・・モード選択バス５０・・・バッファメモリ５２・・・内部データパス手続補正書（方式）１、事件の表示平成１年特許願第８９５４８号２、発明の名称データ転送用の動的バスト制御装置３、補正をする者事件との関係出願人４、代理人５、補正命令の日付平成１年７月２５日全図面

Claims

【特許請求の範囲】

（１）入力／出力バスによって相互接続された中央処理
ユニット及び複数の装置制御ユニットを有する形式のデ
ータ処理システムにおいて、上記装置制御ユニットの各
々は、要求信号を発生することによりプロセッサユニッ
トとのデータ転送サイクルのために入力／出力バスへア
クセス要求を発しそしてデータ転送サイクル中に、中央
処理ユニットと上記装置制御ユニットに接続された周辺
装置との間での多数のデータワードの転送を制御するよ
うに動作し、上記装置制御ユニットの少なくとも１つは
、他の装置制御ユニットからの要求信号の発生に応答し
てデータ転送サイクルを早目に終了させて上記他の装置
制御ユニットが入力／出力バスにアクセスできるように
する装置を有しており、この装置は、データ転送サイクル中に発生される要求信号の発生検出
を表わす信号を発する第１回路手段と、上記信号の発生
に応答して、この信号発生の存在から第１の所定数の転
送データワードの後に終了信号を発生するように作動す
る第２回路手段と、上記終了信号の発生か又はデータ転送サイクルの完了か
のどちらかが先に生じたときにデータ転送サイクルを終
了させる制御手段とを具備することを特徴とするデータ
処理システム。
（２）入力／出力バスによって複数の装置制御器に接続
された中央処理ユニットを有するデータ処理システムに
おいて、上記装置制御器の各々は、データ転送サイクル
を開始する前に要求信号を発生した後に少なくとも１つ
の周辺装置と上記処理ユニットとの間のデータ転送を制
御するように作動できる形式のものであり、各データ転
送サイクルは、データワードのブロック（Ｎ）の転送よ
り成り、更に、少なくとも１つの装置制御器内にあって
他の装置制御器の要望に応じてデータワードバーストを
調整するための装置を具備し、該装置１つ以上の他の装
置制御器によって発生された要求信号の存在の指示を与
える検出手段と、上記指示及び（データクロック）を受
け取るように接続され、データワード転送の残りの数を
カウントするためのカウンタ手段と、上記カウンタに接続され、上記残りの数のデータワード
が転送された後にデータ転送を終了させる回路手段とを
備えたことを特徴とするデータ処理システム。
（３）複数の装置制御器に接続されたプロセッサユニッ
トを含む形式のデータ処理システムにおいて、各々の装
置制御器は、プロセッサユニットによって開始されたデ
ータ転送サイクル中に上記制御器に接続された周辺ユニ
ットとプロセッサユニットとの間の多数のワードデータ
転送を制御するように動作することができ、上記装置制
御器は、更に、要求信号の発生によってデータ転送サイ
クルを要求するように動作することができ、上記装置制
御器の１つとプロセッサユニットとの間のデータ転送サ
イクルの発生を、他の装置制御器の１つが要求信号の発
生によってデータ転送サイクルを要求したときに終了さ
せる方法が、上記要求信号の発生を示す信号を発し、上記信号の発生後に第１の所定数のデータワードが転送
されるか又はデータ転送サイクルが完了するかのどちら
かが先に生じたときに終了信号を発生し、そして上記終了信号が存在するとき又は全てのデータワードが
転送されたときにデータ転送サイクルを終了させること
を特徴とする方法。