JPS6339072A - デ−タ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の頭注で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、従来技術 Ｃ０発明が解決しようとする問題点 り０問題点を解決するための手段 Ｅ、実施例 Ｅｌ。　代表的実施例 Ｅ２．　　Ｉ／Ｏ制御装置 Ｆ９発明の効果 Ａ、産業上の利用分野 本発明はディジタル・データ処理システムに関し、さら
に具体的には、ディジタル・データ処理システムの入出
力（Ｉｌｏ　）制御装置がデータをシステム・メモリ装
置に転送する方法に関する。

Ｂ、従来技術 ディジタル計算機の入出力（Ｉｌｏ）制御装置から主メ
モリ装置へもしくはこの逆にデータを転送するための直
接メモリ・アクセス（ＤＭＡ）法及びサイクル・スチー
ル（ｃｙｃｌｅ　　ｓｔｅａｌｉｎｇ）法はよく知られ
ている。代表的なサイクル・スチール法では、例えば計
算機もしくはプロセッサのＩ／Ｏバスに接続したＩ／Ｏ
制御装置がプロセッサにデータ転送要求信号を送る。主
メモリが使用可能になシ、プロセッサが進行可能状態に
なった時に、プロセッサはＩ／Ｏ制御装置に肯定応答信
号を送シ戻し、データ転送を進行させてよいことを告げ
る。次にＩ／Ｏ制御装置はメモリ・アドレス及びデータ
・ワードをＩ／Ｏ制御装置から主メモリ装置にもしくは
この逆方向に転送する。このプロセスは転送されるべき
各データ・ワードについて繰返される。

このタイプのＩ／Ｏ／Ｏ０効率は、いわゆるパケット転
送法を使用することによって改良されることが提案され
た。この場合は各データ転送要求ごとに唯うつのデータ
・ワードでなく、いくつかのデータ・ワードのシーケン
スが主メモリ装置へ、もしくはこれから逆に転送されて
いる。換言すれば、メモリへの書込み動作の場合は、工
／Ｏ制御装置は単一の開始アドレスに続き、いくつかの
データ・ワードのシーケンスを送っている。メモリから
の読出し動作の場合は、■７０制御装置が単一の開始ア
ドレスを主メモリ装置に送シ、主メモリ装置がＩ／Ｏ制
御装置にいくつかのデータ・ワードのシーケンスを送シ
戻している。

このパケット転送法の使用には問題がある。この方法を
効率的に、回路の複雑さを最小にして具体化するために
は、パケットあたシのデータ・ワードの数が主メモリ装
置のデータ・ワードのライン・サイズに一致する必要が
ある。換言すると、パケットあたシのデータ・ワード数
は主メモリ装置の単一のメモリ動作中に主メモリ装置に
よって取扱われるデータ・ワードの数と同じでなければ
ならない。実際には異なる型のＩ／Ｏ制御装置では時と
してデータ転送サイズ（パケットあたりのデータ・ワー
ド数）が異なるという問題がある。

又、主メモリ装置が異なった、一致しないメモリ・ライ
ン・サイズを有するようなデータ処理システム中で所定
のデータ転送サイズを有するＩ／Ｏ制御装置を使用する
ことが時に望まれる。

異なるタイプのプロセッサがすべて同一のメモリ・ライ
ン・サイズを有するととを要求することは一般に望まし
くない。それは動作条件が異なるプロセッサがより効率
的なメモリ動作が出来なくなるからである。同じように
、すべてのＩ／Ｏ制御装置が同じパケット・サイズを有
することは望ましくない。というのは、そのことは特定
の応用にとって最もコスト効率の高いＩｌｏの具体化を
さまたげるからである。

Ｃ１発明が解決しようとする問題点 本発明の目的は所与のパケット転送型Ｉ／Ｏ制御装置を
、メモリ装置ライン・サイズが異なる種々のデータ処理
システムとともに使用可能にする新規な機構を与えるこ
とにある。

本発明の他の目的は、Ｉ／Ｏ制御装置が自動的にそのデ
ータ転送サイズ（パケットあたシのデータ・ワード数）
を調整して、工／Ｏ制御装置が結合されたデータ処理シ
ステムのメモリ装置ライン・サイズに一致させる新規な
機構を与えることにある。

Ｄ６問題点を解決するだめの手段 上述の目的は、データ処理システム中に、Ｉ／Ｏ制御装
置に向けてシステム・メモリ装置のライン・サイズを表
わすライン・サイズ信号を送る機構を与え、一方Ｉ／Ｏ
制御装置中に、このライン・サイズ信号に応答してＩ／
Ｏ制御装置のデータ転送サイズを調整してシステム・メ
モリ装置のライン・サイズに一致させる機構を与えるこ
とによって達成される。

Ｅ、実施例 Ｅ　１．　　代表的実施例 第１図を参照するに、本発明に従って構成されたデータ
処理システムの代表的な実施例が示されている。このシ
ステムは並列に多線プロセッサ・バス１２に並列に結合
された上位プロセッサ／Ｏ及びシステム（主）メモリ装
置１１を含む。バス１２はバス制御装置１３に接続され
ている。主メモリ装置１１は上位プロセッサ／Ｏのため
の１次読取り／書込みメモリである。

プロセッサ・バス１２はバス制御装置１３を介して多線
システム・バス１４に接続されている。

システム・バス１４には並列に種々のＩ／Ｏ制御装置１
５．１６．１７及び１８が結合されている。

Ｉ／Ｏ装置１９．２０．２１及び２２が夫々異なるＩ／
Ｏ制御装置１５．１６．１７及び１８に結合されている
。

と９わけ重要なことは、システム・バス１４がＩ／Ｏ制
御装置１５−１８をバス制御装置１６に及ヒプロセッサ
・バス１２を介して主メモリ装置１１に結合するのに使
用されていることである。

システム・バス１４は例えば多ビット・データ・バス、
多ビット・アドレス・バス、多ビツト指令バス、多ビッ
ト・ステータス・バス及び種々の雑制御線及び初期接続
手順信号線等を含んでいる。

以下に説明する実施例のようなある実施例では、別個の
アドレス及びデータ・バスに代って単一の時間多重化ア
ドレス／データ・バスが使用される。

同じように、２つの別個のバスに代って単一の時間多重
化指令／ステータス・バスが使用される。

プロセッサ番バス１２及びシステム・バス１４の１方か
ら他方に、データ・ワード、アドレス等を通過させる以
外に、バス制御装置１３は又工／Ｏ制御装置１５−１８
の２つもしくはそれ以上が同時にシステム・バスの使用
を求めた時に、そのウチノトれにシステム・バス１４の
使用を許可するかを決定するバス調停機構を含む。Ｉ／
Ｏ制御装置がシステム・バス１４を使用したいときには
、システム・バス中の要求線をアクチペートする。

２もしくはそれ以上の要求が同時に出された場合には、
バス制御装置１３は予定の選択アルゴリズムを適用して
、最初に進むことが許されるＩ／Ｏ制御装置を選択する
。次にバス制御装置はシステム・バス１４中の適切な肯
定応答線を介して選択したＩ／Ｏ制御装置に肯定応答信
号を送る。選択されたＩ／Ｏ制御装置は次にシステム・
バス１４の使用を開始する。中間辱では他の要求は受付
け′られないので、第２のＩ／Ｏ制御装置は最初の工／
Ｏ制御装置が完了した時にシステム・バス１４の使用が
可能になる。この技術分野では種々のＩ／Ｏ制御装置選
択アルゴリズム及び機構が知られているので、ここでの
説明の必要はないであろう。

Ｉ／Ｏ制御装置１６．１７及び１８の各々はパケット転
送タイプのものである。従って各々は時系列のデータ・
ワードのパケットを、正規のデータ転送の目的のために
要求してシステム・バスの使用が許可されるたびに、シ
ステム・メモリ装置１１へもしくはこれから逆に転送を
行う。例えば。

Ｉ　／　Ｏ制御装置は２ワード（２Ｗ）パケットの工／
Ｏ制御装置１７は４ワード（４Ｗ）のパケットの、Ｉ／
Ｏ制御装置１８は８ワード（８Ｗ）のパケットの転送を
行うものと仮定する。これ等の仮定は本発明が存在しな
い場合の正規の動作の場合のものである。ここでワード
とはデータ・ワードのことである。さらに各パケットは
システム（主）メモリ装置１１のための開始アドレスを
含む初期アドレス・セグメントもしくはフィールドを含
む。

Ｉ／Ｏ制御装置１６及び１７のための代表的なパケット
を第２図の一番下の行に示す。ここでＡはアドレス・ワ
ード及びＤはデータ・ワードを示す。

Ｉ／Ｏ制御装置１５の仮定された正規の動作モードでは
システム・メモリ装置に開始アドレスが送られるたびに
１データ・ワードを転送する。便宜上ここでは、この転
送を１ワード・パケット転送と呼ぶ。勿論、この１７−
ド・パケット・タイプの転送は一般に知られているサイ
クル・スチール法で主に行われているものである。換言
すると、一般のサイクル１スチール法では、各開始アド
レスがシステム・メモリ装置に送られるたびに１データ
・ワードが転送される。

多ワード・パケットの利点は第２図の一番の行を眺める
ことによって明らかであろう。即ち、開始アドレスごと
によシ多くのデータが転送されている。又Ｉ／Ｏ制御装
置がシステム・バス従ってシステム・メモリ装置へアク
セスできるようにするために行われる各要求／肯定応答
信号ごとによシ多くのデータが転送される。

第２図に示したアドレス・ワード及びデータ・ワードは
多ビット・ワードである。各ワードは例えば４バイト（
３２ビツト）と各バイトごとに付加したパリティ・ビッ
トよシ成る。本発明の実施例では、アドレス・ワード及
びデータ・ワードの両方に単一の時間多重化バスを使用
する。このアドレス／データ（Ａ／Ｄ　）バスは３６ビ
ツト１１ハス（３２情報ビツト及び４パリテイ・ビット
）であるものとする。パリティ・ビットを使用しない通
常の場合には、このＡ／Ｄバスは５２ビツト・バスであ
る。プロセッサ・バス１２も又６２ビツト（実際には５
６ビツト）アドレス／データ・バスであシ同じアドレス
及びデータ・ワードをシステム・メモリ装置１１へもし
くはこれから転送している。各ワードのすべての３２ビ
ツトは並列に制御装置からシステム・メモリ装置、もし
くはこの逆方向に転送される。

システム・バス１４は非同期バスであ’ｔｓ”／Ｏ制御
装置からシステム・メモリ装置にアドレス及びデータ・
ワードを移動する時、逆方向にデータ・ワードを移動す
る時には選択／作動可能初期接続手順ルーチンを使用す
る。この初期接続手順は第２図のタイミング図に示され
ている。Ｉ／Ｏ制御装置はシステム・バス１４上にアド
レス・ワードを置き、バス制御装置１３へＡＳＥＬ（ア
ドレス選択）信号を発生する。バス制御装置１３はアド
レスを受取った時、作動可能（ＲＤＹ）信号で応答する
。システム・メモリ装置の書込み動作の場合には、工／
Ｏ制御装置はデータ・ワードをシステム・バス１４　上
に置ｅ　％　ハス１４中（７）ＤＳＥＬ制御線を介して
バス制御装置１３へＤＳＥＬ（データ選択）信号を送る
。その後、バス制御装置１３はデータ・ワードを受取っ
た時に他の作動可能信号で応答する。とのＤＳＥＬ／作
動可能シーケンスはパケット中の各追加のデータ・ワー
ド毎に繰返される。

システム・メモリ装置の読取シ動作の場合には。

データ・ワードは反対方向、即ちシステム・メモリ装置
１１からＩ／Ｏ制御装置へ移動する。この場合には、Ｄ
ＳＥＬ信号はＩ／Ｏ制御装置がデータ・ワードを受取る
ことが可能なこと、結果の作動可能信号は有効なデータ
・ワードがバス制御装置１３によってシステム・バス１
４上に置かれたことを示す。このようにして、選択／作
動可能初期接続手順がアドレス及びデータ・ワードの移
動の歩調を整える。Ｉ／Ｏ制御装置によってＤＥＮＤ（
データ終シ）と呼ばれる追加の信号が別個のバス制御線
上に発生され、バス制御装置１３に転送されつつあるワ
ードがパケット中の最後のワードであることが知らさせ
る。

第２図に示された例では、パケットの終りは次のパケッ
トと連続しているものとして示されているが、相継ぐパ
ケット間には時間のギャップがあシ、この間はシステム
・バス１４は遊休状態にある。

本発明に従えば、第１図のデータ処理システムはＩ／Ｏ
制御装置にシステム・メモリ装置１１のライン・サイズ
を表わすライン・サイズ信号を供給する手段を含む。本
実施例においては、この手段には１対の信号線ＬＬＩＯ
及びＬＬｌｌを含むこし等の線はシステム・バス１４の
一部として含まれ、−緒になって、ワード数によってシ
ステム・メ％　ＩＪ装置１１のライン・サイズを表わす
複数ビット、の２進コード・ライン・レンズ表示（ＬＬ
り信号を与える。もしシステム・メモリ装置１１に誤り
検出訂正（ＦＣＣ）機構を使用する時は、システム・メ
モリ装置の「ライン・サイズ」はＥＣＣコード・フィー
ルドもしくはセグメントを伴うシステム・メモリ装置中
に記憶されるデータ・ワードの数である。この場合、ラ
イン・サイズはＦＣＣワード当りのデータ・ワードの数
である。

ＥＣＣ機構を使用しない場合には、システム・メモリ装
置のライン・サイズは該メモリ装置のアクセス中に該メ
モリから読取られもしくはこれに書込まれるワードの数
である。

ライン・レンズ表示（ＬＬＩ）線ＬＬＩＯ及びＬＬＩ１
は適切な線を電源＋Ｖに接続し、接地することによって
、システム・メモリ装置のライン・サイズに従って予じ
めプログラムされている。

図示の例では、ＬＬｒＯ線は接地線２３によって接地さ
れ、ＬＬｌｌ線は抵抗器２４によって正の電源＋Ｖに接
続されている。これによってＬＬＩ線は２進値／Ｏを与
えている。例えば、このことはシステム嗜メモリ・ユニ
ットのライン・サイズが４ワード（４データ・ワード）
であることを示している。本発明に使用されるコード機
構はコード００が１ワード・ライン・サイズを、コード
０１は２ワード・ライン・サイズを、コード／Ｏが４ワ
ード・ライン・サイズを、コード１１が８ワード・ライ
ン・サイズを表わすものとする。勿論、他のコード機構
を使用してもよい。又必要になった時は、３本以上のＬ
ＬＩ線を使用する。

図示の実施例では、ラインーサイズ信号はシステム・バ
ス１４に関連し、ライン・サイズ信号を与える目的のた
めに専用される別個の専用信号線ＬＬＩＯ及びＬＬｒｌ
を介して供給される。時々便法として使用される代替方
法はシステム・バス１４を介して、Ｉ／Ｏ制御装置に送
られるステータス・バスを介してライン・サイズを供給
する方法である。多くのシステムは既にシステム・バス
の一部として、ステータス情報をバス制御装置とＩ／Ｏ
制御装置間で転送するステータス・バスを含んである。

この場合、システムの初期設定の一部として、システム
・メモリ装置のライン・サイズを表わす特定のステータ
ス・バイトがバス制御装置からシステム・バス１４中に
含まれるステータス・バスを介してＩ／Ｏ制御装置に送
られる。

この動作はシステムの電力オンに続いて直ちシステムの
初期設定もしくは初期ロードの一部として行われる。こ
のステータス・バイトのライン・レングス表示部分は各
Ｉ／Ｏ制御装置に存在するＬＬＩレジスタによって受取
られ、保持される。このレジスタのＬＬＩ値はその後、
第１図に示したＬＬＩＯ及びＬＬｌｌによって与えられ
るＬＬＩ値と同じように使用される。

本発明に従うデータ処理システムはＩ／Ｏ制御装置１５
−１８の少なくとも１つの中に存在し、ライン・サイズ
信号（ＬＬＩ信号）に応答して、Ｉ／Ｏ制御装置のデー
タ転送サイズを調整して、システム・メモリ装置のライ
ン・サイズに一致させる装置を含む。「データ転送サイ
ズ」という用語はＩ／Ｏ制御装置によるメモリ要求毎に
Ｉ／Ｏ制御装置とシステム・メモリ装置間で転送される
データ・ワードの数を意味する。本実施例ではこの用語
は考えている特定のＩ／Ｏ制御装置に対するパケット当
シのデータ・ワードの数を意味する。

Ｅ２．　　Ｉ／Ｏ制御装置 第３図を参照するに、第１図のＩ／Ｏ制御装置の１つの
内部論理装置の一部の詳細が示されている。第３図には
本発明の理解に必要な内部論理装置のみが示されている
。従って完全なＩ／Ｏ制御装置は通常は種々の雑多な他
の機能を遂行するための追加の論理装置を含んでいるこ
とを理解されたい。

第３図のＩ／Ｏ制御装置は並列に多線マイクロプロセッ
サ・バス２８に結合されたマイクロプロセッサ２５、読
取シ専用メモ’）（ＲＯＭ）装置２６、及びランダム・
アクセス・メモリ（ＲＡＭ）装置２７を含む。ＲＯＭ２
６はＩ／Ｏ制御装置の内部動作を監視し制御する制御プ
ログラムを含んでいる。ＲＡＭ２７は糧々のレジスタ、
バッファ、一時記憶域等を含み、Ｉ／Ｏ制御装置内の種
々の機能を遂行する時に使用される。

第３図のＩ／Ｑ制御装置は又システム・メモリ装置の開
始アドレスを保持するアドレス・レジスタ装置３０を含
む。転送されるべきパケットのためのアドレス・ワード
は、本実施例の目的のためにはＲＡＭ装置２７に存在す
るソフトウェア・カウンタであるものと仮定されるアド
レス・カウンタからこのレジスタ３０にロードされる。

このソフトウェア・カウンタはアドレス−ワードがレジ
スタ３０にロードされる度に更新され、次のパケットの
ための開始アドレスを与える準備をする。

第３図のＩ　／　Ｏ制御装置はさらに複数のデータ・ワ
ードを保持するバッファ装置を含む。このバッファ装置
は所定のアクセス中に完全なデータ・ワードを読取りも
しくは書込みできる小さなランダム・アクセス・メモリ
装置の形の多ワード・バッファ３１によって示されてい
る。バッファ３１と関連して、バッファ・アドレス・カ
ウンタ３２が存在し、バッファ３１中でアクセスされる
べきワード位置を選択するアドレスを与えている。例え
ば、バッファ５１は８個の別個のアドレス可能なデータ
・ワードを記憶できる８ワード・バッファである。この
場合、バッファ・アドレス・カウンタ３２は最大カウン
トを越えた時に０に戻る３ピツト・カウンタである。カ
ウンタ３２にはマイクロプロセッサ・バス２８を介して
マイクロプロセッサ２５によって並列にロードされる。

システム・メモリへの書込み動作の場合には、バッファ
３１にはパケット転送が開始する前に完全なパケットに
必要なデータ・ワードの数がロードされる。各ワードが
並列にロードされた後に、マイクロプロセッサ２５はバ
ッファ・アドレス・カウンタ３２を、線３３及びＱＲ回
路３４によってカウンタ３２のＩＮＣ（インクレメント
）入力に供給される信号によってインクレメントする。

この信号はデータ・ワードをバッファ３１にロードさせ
る線３５上の同じマイクロプロセッサ（ＭＰ）パルスの
後縁でよい。カウンタ３２のＩＮＣ入力にある大きな中
空のドツトはこの入力が負に進むもしくは後縁における
信号の遷移に応答することを示している。バッファ３１
にロードされるデータ・ワードはＲＡＭ２７中の一時記
憶域から得られる。

システム・メモリからの読取り動作の場合には、多ワー
ド・バッファ３１は最初中であシ、導入されるパケット
のデータ・ワードはシステム・バス１４からバッファ３
１にロードされる。この動作については、以下詳細に説
明する。

第３図のＩ／Ｏ制御装置はこれがシステム・バスの使用
を要求した時にシステム・バスに結合するバス要求装置
を含む。このバス要求装置はセット−リセット型のフリ
ップ・フロップ（ＦＦ　）回路３６を含む。その出力は
駆動装置（Ｄ）３７によって、第１図のシステム・バス
１４中の制御線の１本である要求（ＲＥＱ）制御線３８
に結合されている。要求フリップ・フロップ３６はバス
２８及び線３９を介してマイクロプロセッサ２５によυ
セット（Ｓ）入力に供給される信号によってセット状態
に置かれる。セット状態にある時、７リツプ・フロップ
３６は要求線をアクチベートして、第３図のＩ／Ｏ制御
装置によるシステム・バス１４の使用を要求する。

第３図のＩ／Ｏ制御装置はさらにシステム・バス１４の
使用をＩ／Ｏ制御装置に対して許容する肯定応答信号を
受取るため、システム・バス１４に結合されたバス肯定
応答装置を含む。このバス肯定応答装置はセット−リセ
ット型フリップ・フロップ（ＦＦ）回路４０を含み、そ
のセット（Ｓ）入力は受信（Ｒ）装置４１によってシス
テム・バス１４の一部である肯定応答（ＡＣＫ）制御線
４２によって受信（Ｒ）装置４１に結合されている。

第１図のバス制御装置１３が第３図のＩ／Ｏ制御装置へ
のアクセスを許容を決定する時に、ＡＣＫ線４線上２動
化する。この動作は、ＡＣＫフリップ−７０ツブ４０を
セット状態にする。とシわけ、この活動化は要求７リツ
プ・フロップ３６をリセツ）（Ｒ）して、第３図のＩ／
Ｏ制御装置要求を要求制御線３８から除去する。

第３図のＩ／Ｏ制御装置はアドレス・レジスタ３０及び
バッファ装置３１に結合され、受取った各ＡＣＫ制御線
４２上の肯定応答信号に応答して第３図のＩ／Ｏ制御装
置と第１図のシステム・メモリ装置１１間にデータ・パ
ケットの転送を生ずる第１の論理装置（時に本明細書で
パケット転送制御装置と呼ばれる）を含む。時間的スケ
ールでみると、各データ・パケットはシステム・メモリ
装置の開始アドレス・フィールド（ワード）これに続く
一連のデータ・ワードよシ成る。各アドレス・ワードは
アドレス・レジスタ３ｏの出力をマルチプレクサ（ＭＵ
Ｘ）４４及び１組の駆動装置／受信装置回路４５によっ
てアドレス／データ（Ａ／Ｄ）バス４３に結合すること
によってシステム・バス１４上に置かれる。Ａ／Ｄバス
４！Ｉはシステム・バス１４の一部である。レジスタ３
ｏからのアドレス・ワード及びバッファ３１からのデー
タ・ワードはマルチプレクサ４４によってこのバス４３
上に時間多重化される。ＡＳＥＬ信号がマルチプレクサ
４４のセットを制御するのに使用される。ＡＳＥＬ信号
線がアクティブである時は、レジスタ３０が駆動装置／
受信装置回路４５に接続される。そうでない時はデータ
・ワード・バッファ３１が駆動装置／受信装置回路４５
に結合される。

駆動装置／受信装置回路４５はマルチプレクサ４４とＡ
　／　Ｄバス４３間で信号を転送するための１組の駆動
装置回路及び別個の並列な受信装置回路の組を含む。方
向（ＤＩＲ）制御信号が駆動装置もしくは受信装置のど
ちらが任意の時刻に活動状態であるかを決定する。これ
は相互に排他的な条件である。駆動装置及び受信装置の
両方は同時に活動状態であることはない。図示の実施例
では。

ＤＩＲ信号が高い時には受信装置回路が活動化され、Ａ
／Ｄバス４３からの信号をマルチプレクサ４４に転送す
る。逆に、ＤＩＲ信号が低いと駆動装置回路が活動化さ
れ、信号を逆方向、即ちマルチプレクサ４４からＡ／Ｄ
バス４３に転送する。

上述のことは同じように駆動装置／受信装置回路４５に
供給されるイネーブル（ＥＮ）制御信号の使用によって
制限される。もし、イネーブル（ＥＮ）信号が高いと、
方向（ＤＩＲ）信号が活動化されることによって選択さ
れる回路の組がアクチベートされ、その信号転送機能を
与える。もし他方、イネーブル（ＬＡＮ）信号が低い時
は、駆動装置／受信装置回路４５は完全に使用禁止にさ
れ、どちらの方向にも転送は行われない。この使用禁止
状態中に、駆動装置／受信装置回路４５はＡ／Ｄパス４
３に対して高インビーダス条件を提示する。

システム・メモリ動作からの読取シを行う時は、データ
・ワード拳バッファ３１は１組のゲート信号転送回路４
６によって、マルチプレクサ４４に結合される。システ
ム・メモリへの書込み動作を行う時は、バッファ３１中
のデータ・ワードが読出され、レジスタ４７及び１組の
信号転送ゲート４８によって１時に１ワードずつ、マル
チプレクサ４４に転送される。

読取シ／書込み（Ｒ／Ｗ）制御フリップ−フロップ５０
がバッファ３１及びマルチプレクサ４４間の信号経路の
うちどちらがアクティブであるかを決定する。クリップ
・フロップ５０に関して、「読取シ」はデータが第１図
のシステム・メモリ装置１１から読出され、第３図のＩ
／Ｏ制御装置への転送されることを意味する。フリップ
−フロップ５０の出力に示した用語「書込み」はデータ
が多ワード・バッファ３１から読出されて、システム・
パス１４を介して第１図のシステム・メモリ装置１４に
転送されることを意味する。換言すると、用語読取シ及
び書込みはシステム・メモリ装置１１に対して行われる
動作をさす。Ｒ／Ｗフリップ−フリップ５０はパケット
の転送のための初期設定の一部としてマイクロプロセッ
サ２５によって適切なセットもしくはリセット状態に置
かれる。これ等の状態の１つは読取り出力線を活動化し
、他方は書込み出力線を活動化する。

システム・メモリの読取シ動作の場合は、データ・ワー
ドは駆動装置／受信装置回路４５、マルチプレクサ４４
及び１組のゲート回路４６を介して多ワード・バッファ
３１に転送される。システム（ＳＹＳ　）ロード信号が
各導入データ・ワード毎に、フリップ−フロップ５０の
読取シ出力によって条件付けられたＡＮＤ回路５１によ
ってバッファ３１に供給される。各ワードのローデング
はＡＮＤ回路５１の第２の入力に供給される作動可能（
ＲＤ　Ｙ　）　ハルスの前縁によって開始される。

システム・メモリの書込み動作中は、バッファ３１中の
データーワードはレジスタ４７へ一時に１ワード、ロー
ドされる。このような書込み動作中は１組のゲート回路
４８が連続的にイネーブルされ、レジスタ４７中のデー
タ・ワードはこのようなゲート回路４日、マルチプレク
サ４４及び駆動装置／受信装置回路４５によってアドレ
ス／データ・バス４３に転送される。レジスタ４７のロ
ーディングはフリップ−フロップ５０からの書込み信号
によって制御されるＡＮＤ回路５２によって制御される
。各ワードのローディングはＡＮＤ回路５２の第２の入
力に供給される作動可能（ＲＤＹ）信号の後縁によって
開始される。この第２の入力の中空の円はＲＤＹ信号が
ＡＮＤ回路５２へ印加される前に反転されることを示し
ている。

これによって、ＲＤＹ信号の後縁がアクチベート縁とな
る。

ここで、第４図のタイミング図を参照すると動作の説明
が明らかになろう。第４図は第３図の■／Ｏ制御装置の
異なる点における種々の信号波形を示す。ＲＥＱ　　Ｆ
Ｆ波形は要求フリップ・フロップ３６の出力における信
号を示し、他方ＡＣＫＦＦ波形は肯定応答フリップ・フ
ロップ４ｏの出力の信号を示す。ＡＣＫ　　ＦＦ信号が
高くなると、要求７リツプー７０ツブ３６をリセットし
、ＲＥＱ　　ＦＦ信号は低くなることに注意されたい。

このリセットによって、第３図のＩ／Ｏ制御装置のため
のシステム・バス使用要求はシステム・バス要求線３８
から除去される。

必要とされる１つのことは、各データ・パケット中のア
ドレス・サイクルとデータ・ワード・サイクルを区別す
る何等かの手段を与えることである。この区別はアドレ
ス・サイクル・７リツプ・フロップ回路５３によって達
成される。このフリップ・フロップ回路５３はＡＣＫ　
　ＦＦ　　４０の出力に現われる肯定応答信号の前縁に
よってセット（Ｓ）状態に置かれる。アドレス・サイク
ル・フリップ・７０ツブ回路５３は第１図のバス制御装
置１，３から受取られる作動可能（ＲＤＹ）信号中の次
に生ずる正に向う遷移によってリセット（Ｒ）される。

このＲＤＹ信号はシステム・バス１４中の作動可能線５
４によって、第３図のＩ／Ｏ制御装置中の受信（Ｒ）装
置回路５５に供給される。受信装置回路５５はそのイネ
ーブル（ＥＮ）制御端子の信号レベルが高くなった時だ
け信号を通過できる。ＡＣＫ７リツプ・フロップ４０の
出力はこのＥＮ端子に接続されていて、特定のパケット
のためのパケット転送動作の略すべての期間中受信装置
回路５５がイネブールされるようになっている。

次にバス制御装置１３と通信するのに使用するアドレス
選択（ＡＳＥＬ）及びデータ選択（ＤＳＥＬ）信号の発
生方法を説明する。これ等の信号は夫々ＡＳＥＬフリッ
プ・フロップ回路５６及びＤＳＥＬフリップ・７０ツブ
回路５７によって発生される。ＡＳＥＬ及びＤＳ　ＥＬ
フリップ・フロップを制御する論理装置はクロック・パ
ルス発生装置５８を含む。この発生装置５８はその個別
の出力線上に、データ・パケットの各アドレス・サイク
ル及び各データ・サイクルのためのタイミング・パルス
の系列を発生する。これ等のタイミング・パルスは第４
図のクロック波形によって示さ々のタイミング・パルス
Ｃｏ、ＣＩ、０２等はクロック発生装置５８の出力線の
異なる１つ上に発生する。このクロック発生装置５８は
一定周波数パルス発生装置によって駆動される例えばリ
ング・カウンタの形をなしてもよい。クロック発生装置
５８は各アドレスもしくはデータ・サイクルの開始時に
ＡＮＤ回路５９によって与えられるリセット信号によっ
てゼロにリセットされる。ＡＮＤ回路５９はフリップ・
フロップ４０からの肯定応答信号によってイネーブルさ
れる。クロック発生装置５８のリセットはＡＮＤ回路５
９の他の端子に供給される作動可能信号の負に向う縁即
ち後縁によって達成される。各サイクルの開始時におけ
るクロック発生装置５８のこのリセットはクロック発生
装置５日をアドレス及びデータ転送毎に歩調を整える助
きをする。

アドレス選択（ＡＳＥＬ）７リツプーフロツプ５６はＡ
ＮＤ回路６０の出力に高レベルが発生することによって
セット状態にされる。このセントはＲＤＹ信号が低い時
の０２クロツク・パルスの発生、アドレス・サイクル・
フリップ・フロップ５３がセット状態にある（このこと
はアドレス・サイクルにあることを示す）時に生ずる。

Ａｓ　ＥＬフリップ・フロップ５６はＡＮＤ回路６１の
出力に正に向う信号が出現することによってリセットさ
れる。この正に向う遷移はＣ６クロック・パルス及びＣ
６クロック・パルスが発生しなければならない、アドレ
ス・サイクルの後半に通常そうであるようにＲＤＹ信号
が高い時に発生する。フリップ・フリップ５６の出力に
発生する結果のＡＳＥＬパルスは第４図のＡＳＥＬ波形
によって示されている。このパルスは各データ・パケッ
トのアドレス・サイクル中にのみ発生する。このＡＳＥ
Ｌ信号は駆動装置回路６２を介してシステム・バス１４
中のＡＳ　ＥＬ制御線６３に供給される。駆動装置回路
６２はクリップ・７０ツブ４０からのＡＣＫ信号によっ
てイネーブルされた時にのみ信号を通過させる。ＡＣＫ
信号はパケット転送間隔の略全期間を通じて存在する。

データ選択（ＤＳＥＬ）クリップ・フロップ５７はＡＮ
Ｄ６４の出力に出現する正に向う信号遷移によってセッ
ト状態に置かれる。このセット状態はＣ２クロック・パ
ルスの発生、ＡＣＫ信号が高いこと、ＲＤＹ信号が低い
こと、アドレス・サイクル・フリップ・７０ツブ５３の
出力がアドレス・サイクルでないことによって発生され
る。ＤＳＥＬフリップ・フロップ５７はＡＮＤ回路６１
によってリセットされる。ＡＮＤ回路６１のリセットは
通常Ｃ６クロック・パルスの発生時に生ずる。ＤＳＥＬ
７リツプ・７０ツブ５７の出力に現われる結果の波形は
第４図のＤＳＥＬ波形によって示されている。明らかに
、ＤＳＥＬパルスは各データ・サイクルの発生中に生ず
る。これ等のＤＳＥＬパルスは駆動装置回路６５によっ
て該回路６５がＡＣＫ信号によってイネーブルされた時
にシステム・バス１４中のＤＳＦ：Ｌ制ｍＫＪＭ！６６
に供給される。

ＡＳＥＬ信号はバス制御装置１５に、Ａ／Ｄバス４３上
に有効なアドレス・ワードが存在することを知らせるの
に使用される。システム・メモリへ書込み動作の場合に
は、ＤＳＥＬパルスはＡ／Ｄバス４３上に有効なデータ
・ワードが存在することをバス制御装置１３に知らせる
。読取シ動作の場合には、各ＤＳＥＬパルスはバス制御
装置１３に第３図のＩ／Ｏ制御装置がデータ・ワードを
受取る準備状態にあることを示す。アドレス・サイクル
の場合は、バス制御装置１３から返送して受取られる作
動可能パルスは第５図のＩ／Ｏ制御装置にアドレス・ワ
ードが受取られたことを示す。

読取シ型のデータ・サイクル中は、作動可能パルスはＩ
　／　Ｏ制御装置に対して有効なデータがＡ／Ｄバス４
５上に存在し、取入れられてよい状態にあることを示す
。第４図の細い曲線の矢印によって示したように、選択
パルスと作動可能パルスは握手をするように互に調歩す
るようになっている。

ＡＳＥＬ及びＤＳＥＬパルスは又第３図の■／Ｏ制御装
置内の種々の他の装置を制御するのに使用される。例え
ばＡＳＥＬパルスはアドレス・サイクルの発生中にマル
チプレクサ４４からアドレス・レジスタ３０の方向に切
換えるのに使用される。ＡＳＥＬパルスが存在しない時
には、マルチプレクサ４４はゲート４６及び４８に接続
されるように切換えられる。ＤＳＥＬパルスは例えばＡ
ＮＤ回路６７に供給され駆動装置／受信装置回路４５の
ための信号転送方向を制御する。従って、読取シ動作の
発生中に各ＤＳＥＬパルスは駆動装置／受信装置４５を
受信モードに置いて、Ａ／Ｄバス４３からデータ・ワー
ドをマルチプレクサ４４を通過させるように働く。そう
でない時は、Ｄ／Ｒ回路４５はＡ／Ｄバス４３を駆動す
る駆動モードにある。

システム・メモリ読取り動作の場合は、到来するデータ
・ワードを多（データ）ワード・バッファ３１にロード
する瞬間は第４図の「ロード・データ・イン」波形によ
って表わされている。矢印によって示したように、デー
タ・ワードは作動可能パルスの前縁の発生によってバッ
ファ３１にロードされる。この瞬間はバッファ３１のシ
ステムロード（ＳＹＳロード）端子を駆動するＡＮＤ回
路５１によって決定される。システム・メモリ書込み動
作中にレジスタ４７にロードする瞬間は第４図の「ロー
ド・データ・アウト」波形によって表わされている。矢
印によって示したように、各作動可能パルスの負に向う
縁即ち後縁がその時バッファ３１の出力に現われるデー
タ・ワードをレジスタ４７にロードする働きをする。こ
れ等のロードの瞬間はＡＮＤ回路５２によって決定され
る。

ＡＮＤ回路５２はレジスタ４７のロード端子を駆動し、
その入力の１つとしてローディングの瞬間を制御する作
動可能（ＲＤＹ）信号を受取る。

フリップ・フロップ５７によって発生するＤＳＩｒＬＳ
Ｉｒ型要な機能はバッファ・アドレス・カウンタ３２を
インクレメント（ＩＮＣ）ｊ、て、バッファ３１中の次
のデータ・ワード位置をアクセスさせることである。こ
のＤＳＥＬ信号はＯＲ回路３４を介し七、カウンタ３２
のインクレメント（ＩＮＣ）端子に供給される。この入
力端子の中空の円によって示したように、ＤＳＥＬ信号
の後縁が１カウントだけインクレメントするのに使用さ
れる。インクレメントの各瞬間は第４図のＩＮＣカウン
ト波形上の矢印によって表わされる。

システム・メモリへの書込み動作が遂行されつつあす、
マイクロプロセッサ２５がバッファ３１中に４つのデー
タ・ワードを既にロードされる瞬間を仮定する。さらに
マイクロプロセッサがカウンタ３２を０にセットしてい
るものとする。、このゼロ・カウントはバッファ３１中
の最初のワードのワード位置をアクセスし、この内容を
レジスタ４７に利用可能にする。データ・サイクルの開
始時に生ずる作動可能パルスの稜縁はこの最初のデータ
・ワードをレジスタ４７にロードし、カウンタ３２はこ
の同一のデータ・サイクル中に生ずるＤＳＥＬパルスの
後縁によってインクレメントする。カウント３２は次に
バッファ３１中の第２のワード位置をアクセスし、第２
のデータ・ワードをレジスタ４７にロードに可能にする
。第２のデータ・ワードのロード後に１　カウンタ３２
は再びインクレメントされバッファ３１中の第３のデー
タ・ワードをアクセスする。このように、ＤＳＥＬパル
スの後縁はカウンタ３２をインクレメントし、最後にす
べてで４つのデータ・ワードがアクセスされてシステム
・メモリ装置に送られる。カウンタ３２のＤＳＥＬイン
クレメントは又システム・メモリ読取υ動作にも与えら
れる。この場合、インクレメントは第３図のＩ／Ｏ制御
装置によって受取られる相継ぐデータ・ワードをバッフ
ァ３１の相継ぐ位置に記憶させる。

本発明に従い、第３図のＩ／Ｏ制御装置はさらに第１の
論理装置（パケット転送制御装置）に結合され、システ
ム・メモリ・ライン・サイズ信号に応答して、各パケッ
トとともに転送されるデータ・ワードの数を制限し、転
送されるデータ・ワードの数がシステム・メモリ装置の
ライン・サイズを越えないようにする第２の論理装置（
本明細書では時にパケット・サイズ調節装置）を含む。

このパケット・サイズ調節装置はパス制御装置１３によ
って与えられるシステム・メモリ・ライン・サイズ信号
を受取る解読回路７０を含む。さらに、解読装置７０の
入力端子は個別の受信装置回路７１及び７２を介して第
１図のＬｌ、／Ｏ及びＬＬＩＩ信号線の夫々に結合され
ている。これ等の信号線は複数ピットの２進符号化ライ
ン・サイズ信号は形成するビット信号を与える。解読装
置７０をこのライン・サイズ信号を解読して、種々の出
力線７３−７６の唯１つをアクチベートする。

線７３はＬＬｌの符号が１ワードのライン・サイズを示
す時にアクチペートされる。出力＠７４はＬＬＩの符号
が２ワードのライン・サイズを示す時に、活動化される
。出力線７５はＬＬＩの符号が４ワードのライン・サイ
ズを示す時にアクチペートされる。出力線７６はＬＬＩ
が８ワードのライン・サイズを示す時にアクチペートさ
れる。

パケット・サイズ調節装置はメモリ・システムのライン
・サイズをバッファ・アドレス・カウンタ３２中の値と
比較するだめの装置を含む。この比較装置はＡＮＤ回路
７７．７８，７９及び８０の組よシ成る。解読装置出力
線７３−７６の各々はこれ等のＡＮＤ回路７７−８０の
異なる１つに接続されている。第１のＡＮＤ回路７７を
除き、これ等のＡＮＤ回路の入力にはバッファ・アドレ
ス・カウンタ３２の出力線の１つもしくは２以上が接続
される。ＤＳ　ＥＬフリップ・フロップ５７によって発
生されるデータ選択（ＤＳＥＬ）信号がＡＮＤ回路７７
−８０の各々に供給される。このことは比較機能がＤＳ
ＥＬパルスがオンの間にイネーブルされるだけであるこ
とを意味する。ＡＮＤ回路７７−８０の出力はＯＲ回路
８１の同じ番号の入力に接続される。

ＯＲ回路８１の出力に現われる信号はデータ終ｆｉ　（
ＤＥＮＤ’を信号と呼ばれる。ＤＥＮＤ信号の出現はパ
ケットの終りに達したことを意味する。

このことはＤＥＮＤ信号がＡＮＤ回路７７−８０の１つ
から得られ、転送がメモリのライン境界で開始するなら
ば、転送されたデータ・ワードの数がシステム・メモリ
のライン・サイズに等しくなったことを意味する。いう
迄もなく、とのＤＥＮＤ信号は現在のパケットのための
パケット転送動作を終らせるのに使用される。第２図も
しくは第４図から明らかなように、とのＤＥＮＤパルス
は各パケットの最後のＤＳＥＬパルスと時間的に一致す
る。

システム・メモリ・ライン・サイズが１ワードの値を有
する時には、解読装置の出力線７３が活動化され、ＡＮ
Ｄ回路７７がアドレス・レジスタ３０中のアドレス・ワ
ードの転送に続く、最初に発生したＤＳＥＬパルスのた
めのＤＥＮＤ信号を発生する。この場合はバッファ・ア
ドレス・カラ　、フタ３２中のカウンタ値を参照する必
要はない。

それはＤＳＥＬパルスの発生が１つのデータ・ワードが
転送されつつあることを示しているからでる。

システム・メモリ・ライン・サイズ値が２７−ドの場合
には、解読装置の出力線７４がアクチベートされ、ＡＮ
Ｄ回路７８がバッファ・アドレス・カウンタ中のカウン
トが第２のデータ・ワードが転送されつつあることを示
す時にＤＥＮＤ出力パルスを発生する。もしライン・サ
イズが４ワードの時は、ＡＮＤ回路７９が、第４のデー
タ・ワードが転送されつつある時にＤＥＮＤパルスを発
生する。ライン・サイズが８ワードの時は、　ＡＮＤ回
路８０が第８のデータ・ワードが転送されつつあるある
時に［）ＥＮＤパルスを発生する。

例 のワードを転送したい時に有用である。換えば、システ
ム・メモリのライン・サイズは４ワードであるが、Ｉ／
Ｏ制御装置はわずか２個の転送すべきデータ・ワードを
有するものと仮定する。この場合には、ワード・カウン
タ８２にカウント値１をロードして、各ＤＳＥＬパルス
の後縁によってデクレメントする。従って、カウンタ８
２は最初のＤＳＥＬパルスの終シに０にデクレメントす
る。

この０値はＡＮＤ回路８３に印加される出力信号を発生
し、次に発生するＤＳｇＬパルス（第２のＤＳＥＬパル
ス）によってＡＮＤ回路８３はＤＥＮＤパルスを発生し
、このパルスがＯＲ回路８１に印加される。フリップ・
フロップ回路８４は数値がワード・カウンタにロードさ
れない時にＡＮＤ回路８３がＤＥＮＤ信号を発生するの
を防止する。７リツブ・フロップ回路８４はワード・カ
ウンタ８２がロードされた時にセット状態に置かれ、Ａ
ＮＤ回路８３によって発生する出力パルスの後縁によっ
てリセットされる。フリップ・フロップ８４がリセット
状態になると、ＡＮＤ回路８３は使用不能化される。

ＯＲ回路８１の出力に発生するＤＥＮＤ信号はバス制御
装置１３に供給され、データ・パケットの終シに知らせ
る。この動作は駆動回路°８５及びシステム・バス１４
中のＤＥＮＤ信号線８６によって達成され、駆動装置８
５の出力によって信号８６に接続される。ＯＲ回路８１
の出力ＤＥＮＤ信号は肯定応答フリップ・フロップ４０
のリセット端子にも供給される。ＤＥＮＤ信号の負に向
うもしくは後縁はＡＣＫフリップ・フロップ４０をリセ
ットする。これによって第３図のＩ／Ｏ制御装置はデー
タ転送の目的に関する限シ、データ・バス１４から切断
される。ＤＥＮＤ信号は又マイクロプロセッサ・バス２
日によってマイクロプロセッサ２５に供給され、これに
パケット転送が完了したことを告げる。

他のデータ・パケットを転送するためには、第３図のＩ
　／　Ｏ制御装置は再び要求線３８をアクチベートして
、ＡＣＫ線４線上２上定応答信号を待たなければならな
い。換言すると、上述の形式の要求／肯定応答動作はデ
ータ・パケットを第３図のＩ／Ｏ制御装置から第１図の
システム・メモリ装置へもしくはこの逆に転送したい度
毎に繰返される。

第３図のＩ／Ｏ制御装置は又Ｉ／Ｏ制御装置から指令ワ
ードバス制御装置１３に転送し、バス制御装置１３から
第３図の制御装置にステータス・ワードを転送する装置
を含む。この目的のために、第３図のＩ／Ｏ制御装置は
マルチプレクサ８９に結合された指令レジスタ８７及び
ステータス・レジスタ８８を含む。マルチプレクサ８９
は次に駆動装置／受信装置回路９０を介して指令／ステ
ータス（Ｃ／Ｓ　）バス９１に結合される。Ｃ／Ｓバス
９１はシステム・バス１４の一部である。第４図に示し
たように指令ワードは各パケットのアドレス・サイクル
中にバス制御装置１３に送られる。

さらに第４図に示したように、ステータス・ワードはバ
ス制御装置１３からパケットの各データ・サイクル中に
受取られる。

指令レジスタ８７はマイクロプロセッサ・バス２８を介
してマイクロプロセッサ２５から並列にロードされる。

パケットのアドレス・サイクル中に、指令レジスタ８７
中の指令ワードはマルチプレクサ８９及び駆動装置／受
信装置回路９ｏ中の駆動装置回路によってＣ／Ｓバス９
１に供給される。ＡＳＥＬ信号はマルチプレクサ８９を
指令レジスタ８７に切換え、この期間中に駆動装置／受
信装置回路９０の駆動装置部分をアクチベートする。パ
ケットの各データ・サイクル中は、駆動装置／受信装置
回路９０の受信装置部分が活動化され、マルチプレクサ
８９はステータス・レジスタ８８に切換えられる。各導
入ステータス・ワードにロードされＡＮＤ回路９２によ
って与えられるロード信号によってステータス・レジス
タ８Ｂにロードされる。このＡＮＤ回路９２はＤＳＥＬ
パルスによってイネーブルされ、作動可能信号の前縁が
ステータス・レジスタ８８のロードを開始する。レジス
タ８８中のステータス・ワードはバス２８を介してマイ
クロプロセッサ２５に利用可能なる。

第３図のＩ／Ｏ制御装置に関連するＩ／Ｏ装置はこのＩ
／Ｏ装置をＩ／Ｏ制御装置中に存在する駆動装置／受信
装置回路９７へ接続することによって結合される。

上述のパケット・サイズ調節機構の主目的はパケット当
りのデータ・ワードの数を制御してパケット当シの数が
システム・メモリ装置１１のライン・サイズを越えない
ようにすることである。例えば、システム・メモリ装置
１１のライン・サイズを４ワードとし、第３図のＩ／Ｏ
制御装置の正規のデータ転送サイズをパケット当シ８ワ
ードとする。さらに転送動作はシステム・メモリ装置へ
の書込み動作とし、システム・メモリ装置１１の開始ア
ドレスはシステム・メモリのライン・アドレス境界に対
応するものとする。この場合マイクロプロセッサ２５は
８個のデータ・ワードをバッファ３１にロードする。バ
ッファ・アドレス弗カウンタ３２を最初０のカウントに
セットする。この後上述のように１時に１データ・ワー
ドをバッファ５１からＡ　／　Ｄパス４３に転送して、
各データ・ワードが転送されるたびにバッファ・アドレ
ス・カウンタ３２を１カウントだけインクレメントする
ようにしてデータ転送動作が進行する。仮定した４ワー
ドのメモリ・ライン・サイズの場合は、ライン・レング
ス表示信号はＬＬＩＯ及びＬＬｒｌが解読装置７０の４
ワード出力線７５をアクチペートする。データ転送はバ
ッファ・アドレス・カウンタ３２中のカウントが第４の
データ・バイトが転送されつつあることを意来する０１
１の２進カウントになる迄続けられる。これによってバ
ッファ・アドレス・カウンタ３２の出力からＡＮＤ回路
７９に至る２本の信号線９３及び９４をアクチベートす
る。解読装置７ｏから４つのワード出力線７５も上述の
ようにアクチペートされているので、ＡＮＤ回路７９は
第４のデータ・ワードの転送中に生ずるＤＳ　ＥＬパル
スによって出力信号を発生する。この信号はＯＲ回路８
１に供給され、その出力線上にＤＥＮＤ（データ終り）
を発生する。これによってパケット転送動作は終了し、
第３図のＩ／Ｏ制御装置をＡ／Ｄバス４３から切断する
。残った４データ・ワードを転送するためには第３図の
Ｉ／Ｏ制御装置は再びシステム・バスの使用を要求し、
ＡＣＫ線４線上２上らしい肯定応答信号の受取りを待つ
。このようにしてパケット・サイズはパケット当９４つ
のデータ・ワードを越えないように制限する。

第３図に示したＩ／Ｏ制限装置はパケット当りデータ・
ワード数を制限し、システム・メモリ装置ライン・アド
レス境界にまたがらない。もしパケット転送がシステム
・メモリのライン内で開始して、ライン境界に向かって
インクレメントされる時は第３図のＩ／Ｏ制御装置はパ
ケットの転送を終了し、自分自身をシステム・パスから
切断する。もし転送すべきデータが残った時は、第３図
のＩ／Ｏ制御装置は新らしいシステム要求を発生して新
らしいパケットの転送を開始する。一度パケットがシス
テムの両ライン境界と整列すると、第３図はＩ／Ｏ制御
装置はシステム・メモリのライン・サイズに等しいか、
これ未満の全パケットを転送したことになる。

上述のように、正規のパケット・サイズがＬＬエライン
・レングス表示信号によって示されるサイズよシも大き
いＩ／Ｏ制御装置はシステム・メモリのライン・サイズ
値に到達する度に自分自身を切断し、新らしいシステム
・バス要求を発生しなければならない。この動作はシス
テム・メモリのライン境界をまたがないように行われる
。各折らしいパケットがライン境界で開始する限シ、パ
ケット・サイズがメモリ・ユニット・ライン・サイズを
越えないように制限され、次のライン境界は自動的に越
えられることがない。

パケット転送が中央で開始して、開始点で開始しない時
は興味あることが生ずる。この場合は、バッファ・アド
レス・カウンタは最初０にリセットされず、システム・
メモリ・アドレス・レジスタ３０にロードされるのと同
じ、低い値のアドレス・ビットがロードされる。この値
はアドレス・レジスタ３０に対して与えられるのと同じ
メモリ・ライン境界のオフセットを与える。この結果、
ＤＥＮＤデータ終シ信号はバッファ・アドレス・カウン
タ３２が次のメモリ装置ライン境界迄インクレメントす
る時に発生する。従って、ＡＮＤ回路７７−８０によっ
て与えられる比較動作はバッファ・アドレス・カウンタ
３２に最初メモリ装置アドレス・レジスタ３０に与えら
れるのと同じアドレス・オフセットが与えられる限シラ
イン境界の交差が防止される。

転送すべき残シのデータ・ワードの数が全パケット未満
である場合も興味ある事柄が生ずる。例えばライン・レ
ングス表示信号によって許容されるパケット・サイズが
４ワードであるが、唯２つのデータ・ワードの転送が残
っているものとする。

システムは勿論上述のように動作が許され、４ワード・
パケットを転送するに必要なすべてのステップが行われ
る。この場合最後の２つのワードは有効なデータを含ま
ないという意味でブランク・ワードが送られる。このこ
とは若干時間を要することである。

このような非効率性はワード・カウンタ８２によって除
去される。データ転送セツションのための予備セットア
ンプの一部として、ワード・カウンタ８２はその後デー
タ・ワードが転送される度にインクレメントされる。カ
ウンタ８２中のカウントが０の値に達する時、ＡＮＤ回
路８３は最後に転送されるデータ・ワードのためのＤＳ
ＥＬ信号によってＤＥＮＤデータ終シ信号を発生する。

上述のように、これによってパケット転送動作が終了し
て、第３図のシステム・バスからＩ／Ｏ制御装置を切断
する。従って、上述の実施例の場合に、ＡＮＤ回路７９
がＤＥＮＤ信号を発生する準備状態にある前に最後のデ
ータ・ワードが転送されつつある時には、とのＤ　ＥＮ
Ｄ信号はワード・カウンタ８２及びＡＮＤ回路８５によ
って発生される。

ｒ、／Ｏ制御装置の正規の動作におけるデータ転送サイ
ズ（パケット当シのデータ・ワード）がシステム・メモ
リのライン・サイズ未満である場合についても考慮して
おかなければならない。仮えば、第３図のＩ／Ｏ制御装
置の正規の動作が２ワードのデータ・パケットを転送す
るものであシ、システム・メモリ・ライン・サイズが４
ワードであると仮定する。動作の１モードでは、この２
ワードＩ／Ｏ制御装置は２ワードのデータ・パケットの
転送を続ける。この動作はパケット転送要求を発生すべ
き時にバッファ・アドレス・カウンタ３２及びデータ・
ワード・バッファ３１を２７−ド転送のために準備され
る。この準備はバッファ・アドレス・カウンタをＱでな
ぐ２の初期カウントにすることによって達成される。こ
れによって第２のデータ・ワードが転送される時に所望
のＤＥＮＤデータ終了信号が発生される。

データ・ワード・バッファ３１のサイズが十分大きい場
合には、より効率的な動作モードが可能になり　％　　
Ｉ　／　ｏ制御装置は２ワード・パケットでなく４ワー
ド・パケットが転送出来る。この場合は、ＬＬＩライン
・レングス表示信号はマイクロプロセッサ・バス２８に
含められる線９５及び９６によってマイクロプロセッサ
２５に供給される。

従ってマイクロプロセッサ２５はシステム・メモリのラ
イン・サイズを知シ、データ・ワード・バッファ３１及
びバッファ・アドレス・カウンタ３２を操作してこのシ
ステム・メモリのライン・サイズと一致させることが出
来る。システム・メモイ４１ りの書込み動作の場合には、豐えば、マイクロプロセッ
サ２５はワード・バッファ３１にＬＬＩライン・レング
ス表示信号によって示された適当なワード数をロードし
、バッファ・アドレス・カウンタ３２を０にリセットし
、パケットはライン境界で開始するものとする。この動
作モードの場合は、■／Ｏ制御装置は自動的にＬＬＩラ
イン・レングス表示信号によって表示されるシステム・
メモリ・ライ、ン・サイズに自身を適合させる。

Ｆ０発明の効果 以上のように、本発明によれば、所与のパケット転送型
Ｉ／Ｏ制御装置を、メモリ装置のライン・サイズが異な
るデータ処理システムとともに使用可能にする新規な機
構が与えられる。

【図面の簡単な説明】

第１図は本発明に従って構成されるデータ処理システム
の概略的ブロック図である。第２図は第１図の実施例の
動作を説明するタイミング図である。第３図は第１図の
ｒ７０制御装置の内部構造の詳細を示した概略的なブロ
ック図である。第４図は第３のＩ／Ｏ制御装置の動作を
説明するタイミング図である。 ／Ｏ・・・・上位プロセッサ、１１・・・・主メモリ装
Ｗ＊　　１２・・・・プロセッサ・バス、１３・・・・
バス制Ｈ装置、１４・・・・システム・バス、１５，１
（５，１７，１８・・・・Ｉ／Ｏ制御装置、１９．２０
．２１．２２・・・・Ｉ／Ｏ装置。 出願人　　インターナショナル・ビジネス・マシーンズ
働コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims (2)

【特許請求の範囲】
1. （１）Ｉ／Ｏ制御装置をシステム・メモリ装置に結合す
   るシステム・バスを有するデータ処理システムにおいて
   、 （ａ）Ｉ／Ｏ制御装置にシステム・メモリ装置のライン
   ・サイズを表示するライン・サイズ信号を供給する装置
   と、 （ｂ）Ｉ／Ｏ制御装置の少なくとも１つ中に存在し、ラ
   イン・サイズ信号に応答してＩ／Ｏ制御装置のデータ転
   送サイズを調節して、システム・メモリ装置のライン・
   サイズに一致させる装置、 とを具備するデータ処理システム。
2. （２）上記ライン・サイズ信号が複数ビット２進コード
   信号である特許請求の範囲第（１）項記載のシステム。